JP2002176082A

JP2002176082A - 半導体検査装置およびそれを用いた半導体装置の検査方法および半導体装置の製造方法

Info

Publication number: JP2002176082A
Application number: JP2000379762A
Authority: JP
Inventors: Masafumi Okubo; 雅史大久保; Hiroyuki Tenmyo; 浩之天明; Susumu Kasukabe; 進春日部; Naoya Isada; 尚哉諌田; Hiroyuki Hozoji; 裕之宝蔵寺; Kosuke Inoue; 康介井上; Yoshihide Yamaguchi; 欣秀山口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-12-08
Filing date: 2000-12-08
Publication date: 2002-06-21

Abstract

(57)【要約】【課題】LSIなど半導体素子等の高密度集積化、高速度
化による、検査対象物の、端子サイズの縮小、狭ピッチ
化、端子数の増大化及び、動作周波数の高周波数化に対
応するプローブ構造を持つ検査装置とそれを用いた検査
方法及びその検査装置を用いた半導体素子及び半導体装
置の製造方法を提供することにある。【解決手段】半導体検査装置は、基板上に絶縁体であり
かつ弾力に富む下地層を形成し、その上に、検査対象物
の端子に対応した位置に突起を形成し、突起表面から基
板上の電極端子まで導電回路を形成したプローブを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体検査装置お
よびそれを用いた検査方法または半導体装置の製造方法
に関する。

【０００２】

【従来の技術】従来のLSIなどの半導体素子及び半導体
装置のウェハ上における検査では、高さばらつきを軽減
し、良好な接触が得られるように、プローブに摺動性や
適正な加圧力の保持を持たせた構造、例えばタングステ
ン線を長く延ばして配置させたプローブや、スプリング
を内蔵したスプリングプローブピンを用いて検査してい
る。

【０００３】また、別の例として、１９８８年度のInte
rnational Test Conferenceの論文集（MEMBRANE PROBE
CARD TECHNOLOGY）の６０１〜６０７頁記載のように、
ホトリソグラフィー技術により信号配線と突起電極用の
ビアホールを形成、めっき技術によりビアホールに突起
電極を形成、板バネを用いて半導体素子と圧着接触し、
検査する方法がある。

【０００４】

【発明が解決しようとする課題】しかし、近年ではLSI
などの半導体素子及び半導体装置の高密度集積化、高速
度化に伴い、検査対象物の接触端子サイズの縮小、接触
端子間隔の狭ピッチ化や端子数の増大化が進んでいる。
その結果、従来のタングステンプローブピンやスプリン
グプローブピンを用いた検査装置では、プローブピンサ
イズの縮小化が難しく、狭ピッチ、多ピン化された検査
対処物には対応できないという問題があった。

【０００５】また、LSIなどの半導体素子及び半導体装
置の動作周波数の上昇により、検査周波数も高クロック
化の必要があるが、従来のプローブピンでは裸線部分が
長いため、数百ＭＨｚ以上などの高周波数域の検査信号
は波形が遅延によりひずみ、高周波数駆動の半導体素子
及び半導体装置の検査が困難であるという問題があっ
た。

【０００６】また、１９８８年度のInternational Test
Conferenceの論文集（MEMBRANE PROBE CARD TECHNOLOG
Y）の６０１〜６０７頁記載の場合では、めっきによる
突起電極の形状が平坦もしくは半球状となり、半導体素
子及び半導体装置の電極もしくははんだ表面に形成され
る酸化膜により接触が不安定となる問題があった。ま
た、板バネを用いて半導体素子及び半導体装置と圧着接
触させるが、半導体素子及び半導体装置の電極もしくは
はんだに高さばらつきがある場合、接触しない部分が出
てくるため、正確に半導体素子及び半導体装置の検査が
できないという問題があった。

【０００７】さらに、これらの半導体素子及び半導体装
置の検査の問題により、半導体素子及び半導体装置の製
造が複雑、困難になるという問題が生じていた。

【０００８】本発明の目的は、半導体素子及び半導体装
置の高さばらつきを吸収し、かつ高密度な半導体素子及
び半導体装置の検査を実現することである。

【０００９】

【課題を解決するための手段】我々は、これまでの研究
により、かかる問題を解決するためには半導体検査装置
おいて、弾力性を有する絶縁層を有し、かつ検査対象物
に対応した位置に突起を有するプローブ構造が重要であ
ることを明らかにした。

【００１０】すなわち、上記目的は、特許請求の範囲に
記載された発明によって達成される。具体的には、半導
体素子または半導体装置の検査装置であって、基板と、
該基板の上に形成された弾力性を有する絶縁層と、該絶
縁層の上に形成された複数の突起と、該突起と該基板の
電極を電気的に接続する配線とを有するものである。

【００１１】また、半導体素子または半導体装置の検査
装置であって、基板と、該基板の上にマスクを用いて印
刷形成された絶縁層と、該絶縁層の上に形成された複数
の突起と、該突起と該基板の電極を電気的に接続する配
線とを有するものである。

【００１２】また、前記絶縁層の厚さが３５マイクロメ
ートルから１５０マイクロメートルであるものである。

【００１３】また、前記絶縁層が粒子を有するものであ
る。

【００１４】また、前記突起の高さが約５マイクロメー
トルから約２００マイクロメートルであるものである。

【００１５】また、前記複数の突起の間隔が約５マイク
ロメートルから約５０マイクロメートルであるものであ
る。

【００１６】また、前記複数の突起の隣り合う領域にあ
る絶縁層に溝を設けたものである。

【００１７】また、前記絶縁層の一部にグランド配線と
接続されるグランド層を有するものである。

【００１８】また、半導体装置の検査方法であって、基
板と、該基板の上にマスクを用いて印刷形成された絶縁
層と、該絶縁層の上に形成された複数の突起と、該突起
と該基板の電極を電気的に接続する配線とを有する半導
体検査装置を用い、該突起を半導体素子または半導体装
置の電極に押し当てて検査を行なうものである。

【００１９】また、半導体装置の検査方法であって、基
板と、該基板の上に形成された弾力性を有する絶縁層
と、該絶縁層の上に形成された複数の突起と、該突起と
該基板の電極を電気的に接続する配線とを有する半導体
検査装置を用い、該突起を半導体素子または半導体装置
の電極に押し当てて検査を行なうものである。

【００２０】また、半導体装置の製造方法であって、基
板と、該基板の上にマスクを用いて印刷形成された絶縁
層と、該絶縁層の上に形成された複数の突起と、該突起
と該基板の電極を電気的に接続する配線とを有する半導
体検査装置を用い、該突起を半導体素子または半導体装
置の電極に押し当てて検査を行なう検査工程を有するも
のである。

【００２１】また、半導体装置の製造方法であって、基
板と、該基板の上に形成された弾力性を有する絶縁層
と、該絶縁層の上に形成された複数の突起と、該突起と
該基板の電極を電気的に接続する配線とを有する半導体
検査装置を用い、該突起を半導体素子または半導体装置
の電極に押し当てて検査を行なう検査工程を有するもの
である。なお、本明細書では、弾力性を有する絶縁層を
応力緩和層という。

【００２２】

【発明の実施の形態】以下、本発明の一実施例について
図を併用しつつ説明する。なお、全ての図において、同
一符号は同一部位を示しているため、重複する説明を省
いている場合があり、また説明を容易にするため各部の
寸法比を実際とは変えてある。

【００２３】図１ａ、ｂは、半導体検査装置に採用され
るプローブの第一の実施形態を拡大した図であり、図１
ａは断面図、図１ｂは斜視図である。なお、図１ｂでは
図１ａにある最表面の保護膜７を省いて図示してある。
また、図２は半導体検査装置の一実施例を示す図であ
る。

【００２４】図１ａ、ｂに示すように、本実施例にかか
る半導体検査装置に採用されるプローブには、シリコ
ン、ガラスやポリイミドを主成分とした基板１上に、絶
縁層３（以下、応力緩和層３という。）が形成されてい
る。この応力緩和層３により、ウエハ上の電極の高さば
らつきを軽減し、プローブ加圧力を均一化させることが
できる。なお、応力緩和層３は弾力を有するポリイミド
材料やゴム系材料により形成され、その膜厚は１０乃至
２００マイクロメートルが望ましく、更に好ましくは３
５乃至１５０マイクロメートルである。

【００２５】ここで使用している応力緩和層３の形成用
の材料は、ゴム系材料等があるが、例えばペースト状の
ポリイミドであり、保護膜２の上に印刷塗布された後に
加熱することで硬化することが出来る。また、このペー
スト状のポリイミドは、ポリイミドの前駆体と溶媒から
なる。また、必要に応じて応力緩和層３に多数のポリイ
ミドの微小粒子を含有させてもよい。微粒子としては、
望ましくは粒径約１乃至約２マイクロメートルであり、
最大でもその粒径は約１０マイクロメートルである。本
実施例に用いられているポリイミドの前駆体は、硬化す
るとポリイミドの微小粒子と同一材料となるので、ペー
スト状のポリイミドが硬化した際には、一種類の材料か
らなる均一な応力緩和層３が形成されることとなる。こ
れにより、応力緩和層の形状を制御し易くなる。なお、
応力緩和層と異なる材料の微粒子を包含させて、応力緩
和層の厚さ方向で物性値を変化させてもよい。

【００２６】また、ペースト状のポリイミド中にポリイ
ミド微小粒子を分散させることで材料の粘弾特性を調整
することが可能となるため、印刷性に優れたペーストを
使用することが出来る。微小粒子の配合を調整すること
で、ペーストのチキソトロピー特性を制御することが可
能となるため、粘度の調整と組み合わせることで、印刷
特性を改善することが出来る。また、応力緩和層３の傾
斜角度を調節することもできる。

【００２７】本実施例で好適なペーストのチクソトロピ
ー特性は、回転粘度計を用いて測定した回転数１rpmで
の粘度と回転数１０rpmでの粘度の比から求めた、いわ
ゆるチクソトロピーインデックスが２．０から３．０の
範囲にあることが望ましい。なお、チクソトロピーイン
デックスに温度依存性が現れるペーストの場合、チクソ
トロピーインデックスが２．０から３．０の範囲になる
ような温度領域で印刷すると高成績が得られる。なお、
チクソトロピーインデックスが２．０から３．０の範囲
になるよう、フィラーなど応力緩和層の材料と異なる材
料の成分を入れて調整してもよい。

【００２８】この応力緩和層の上に、プローブピンの先
端に相当する突起４を形成する。この突起４の高さは５
マイクロメートルから２００マイクロメートル、ピッチ
の最小は５マイクロメートルであるが、その値は突起４
の製造方法によって異なる。

【００２９】例えば、応力緩和層の上に感光性ポリイミ
ドやエポキシ樹脂等による層を形成した後に、その層を
フォトリソ技術を用いてパターニングして突起を形成す
る場合、突起の高さは５マイクロメートルから５０マイ
クロメートル、より好ましくは１０マイクロメートルか
ら３０マイクロメートルであり、ピッチの最小幅は約５
マイクロメートルである。突起４の高さが５マイクロメ
ートル以下であると、応力緩和層の上に突起４を形成し
ても、ウエハ上の電極、例えばアルミパッドの高さばら
つきに対応することができないが、１０マイクロメート
ル以上の高さがあればウエハ上およびウエハのアルミパ
ッドに形成される１０マイクロメートルの厚さをもつ保
護層の高さばらつきを吸収することができる。なお、５
０マイクロメートル以上の高さを持つ突起は１、２回の
塗布では形成するのが困難であり、また塗布回数を増し
た場合は突起の形状を精度良く形成することが難しい。

【００３０】ホトリソグラフィ技術を用いてプローブと
なる突起を形成すると、隣り合う突起は検査する半導体
装置に対応して狭ピッチに形成することができる。例え
ば、従来スプリングプローブ等では検査端子が１５０マ
イクロメートルピッチ以下の半導体装置の検査は困難で
あったが、本実施例によるプローブでは検査端子ピッチ
が約５マイクロメートル以上である半導体素子及び半導
体装置を検査することができる。

【００３１】厚膜の応力緩和層自身をエッチング等によ
りパターニングし突起を形成する場合は、突起の高さを
１０マイクロメートルから２００マイクロメートルで形
成することができる。ただし、エッチングによりサイド
エッチが発生するので、突起の高さの約２倍の大きさが
突起の最小ピッチとなる。

【００３２】応力緩和層３と同様の材料を応力緩和層３
の上にパターン印刷して突起４を形成する場合は、高さ
１０マイクロメートルから１００マイクロメートル、ピ
ッチの最小は５０マイクロメートルとすることができ
る。

【００３３】なお、図示していないが、応力緩和層３の
表面の凸凹による突起4の高さばらつきを一層少なくす
るため、突起4と応力緩和層３との間に他の絶縁層を形
成してもよい。例えば、この絶縁層はポリイミド系材料
等により形成し、その厚さは約５マイクロメートルから
５０マイクロメートルである。

【００３４】また、突起4はその特性を変化防止という
観点から、その最終硬化温度は３００℃以下の材料が望
ましく、さらに好ましくは２５０℃以下、最も好ましく
は２００℃以下である。

【００３５】突起４と基板１の電極は例えば銅配線（導
電回路５）により電気的に接続される。また、その突起
４の表面もしくは先端部は、例えば金や白金、ニッケ
ル、ニッケル合金、ロジウム、ベリリウム銅等の金属で
覆うようにしてもよい。

【００３６】導電回路５の幅は、使用する電流容量、電
気特性、材質、厚みにより変化するが、２０マイクロメ
ートル以下、望ましくは１０マイクロメートル程度であ
る。かかる配線幅は導電回路５をフォトリソグラフィ技
術により形成することにより可能である。

【００３７】導電回路５には、マイクロストリップライ
ン構造やスタックドペア配線構造を用いた。ここで、ス
タックドペア配線構造とは、図１ｂに示すように個々の
信号線（導電回路５）のすぐ隣にグランドライン２０を
一定間隔を保ったまま配置する構造である。このグラン
ドラインは個々の信号線と対になっている。図１ｂで
は、信号線の隣に対となるグランドラインを配置した
が、例えば図３ａのようにグランドライン２０を下の層
に、対となる信号線を上層に配置しても良い。図示しな
いが、グランドラインと信号線を逆にしたり、信号線の
さらに上層に、一定の絶縁層を介してグランドラインま
たはグランド層（面）を設けて３層構造としても良い。

【００３８】また、マイクロストリップライン構造と
は、図３ｂに示すように信号線の下層にグランド層２２
を配置した構造である。このグランド層２２は全面に形
成してもよいが、例えば、より下層からの信号や電源線
等を引き回す場合には、それらが結線できるように一部
取り除いてもよい。また、図示しないが、信号線のさら
に上層にグランド層（面）を設けても良い。

【００３９】スタックドペア配線構造やマイクロストリ
ップライン構造を用いることにより、信号線で伝達され
る信号の配線遅延分が極力抑えられ、高周波信号を扱う
ことが可能となる。

【００４０】プローブと半導体検査装置本体とは、検査
信号のやり取りを行うため、基板１上の電極端子６とテ
スタ部とが電気的に接続される。その際にも、高周波数
域の信号がやり取りできるよう、配線間、すなわちプロ
ーブ、テスタ部、その間の配線３０部分のインピーダン
ス整合が考慮される。また配線３０にも、プローブと同
様にスタックドペア配線構造やマイクロストリップライ
ン構造、もしくは同軸ケーブル状にするのが望ましい。
ただし、基板１上の電極端子６とテスタ部へと続く電極
端子２７（もしくはコネクタ）との距離が検査に影響を
及ぼさない程度に短ければ、ワイヤボンディングや通常
使われるような線材等で結線してもよい。また、基板１
が多層配線基板等で、電極端子６を裏面に設けられれ
ば、ＢＧＡ（ＢａｌｌＧｒｉｄＡｌｌａｙ）等のは
んだ接続やコネクタ接続でもよい。

【００４１】また、プローブ自体は、図１ａの様にプロ
ーブ保持台２５を介すか、直接Ｘ、Ｙ、Ｚ、θステージ
に固定される。ただし、半導体素子を固定するステージ
にＸ、Ｙ、Ｚ、θの微動機能が備わっているなら、プロ
ーブを可動しないステージに固定してもよい。

【００４２】本実施例によれば、プローブの高密度、多
ピン、平滑性に優れ、検査対象物の高さばらつきを吸収
し、さらに高周波信号に対応したプローブを持つ検査装
置を提供することができる。

【００４３】また、プローブとなる突起および導電回路
等をホトリソグラフィ技術を用いて形成することによ
り、最小約５マイクロメートル、好ましくは約２０マイ
クロメートル以上のピッチをもつプローブを形成でき、
狭ピッチの半導体素子及び半導体装置の検査が可能とな
る。

【００４４】次に、本実施例にかかる半導体検査装置の
プローブの製造方法の一実施例を図６から図１０を用い
て説明する。

【００４５】第一工程：図６ａまず、基板１の上に、必要に応じて保護層２を形成す
る。この基板１は、有機樹脂、または無機樹脂から形成
されており、例えば有機樹脂としてはエポキシ樹脂やポ
リイミド樹脂等、無機樹脂としてはシリコン、アルミ
ナ、ガラス等が考えられる。

【００４６】また、基板１は基板の内部に配線を形成し
た多層配線基板や基板の表層のみに配線を形成した基
板、もしくは配線を形成していない基板等が用いられ
る。配線を形成した基板にはプローブ外部にあるテスタ
部と電気的に接続されるための端子（パッド）が設けら
れており、配線が形成されていない基板には電極端子６
が後に形成される。

【００４７】保護層２は、無機材料または、有機材料を
用いて形成される場合もあり、また、更に無機材料の上
に有機材料を用いて重ねて形成する場合もある。この保
護層は、絶縁膜としての機能も果たす。さらに、次に説
明する応力緩和層３と基板１との密着層としての機能が
付加される場合もある。

【００４８】第二工程：図６ｂ続いて、基板１の上（基板1の上に保護膜２を形成した
場合は保護膜２の上）に応力緩和層３を形成する。応力
緩和層の膜厚は望ましくは３５乃至１５０マイクロメー
トルである。この応力緩和層は、例えば図７に示すステ
ンシルマスクを用いて、弾力を有するペースト状材料を
図８ａ及び図８ｂに示すように印刷して形成することが
できる。なお、この応力緩和層３の材料としては、熱硬
化性樹脂を用いるのがよい。

【００４９】また、応力緩和層３は印刷形成のほかにシ
ート状に加工された材料の貼り付け加工によっても形成
可能である。印刷によれば張り付けより多数個同時作成
時の形成時間を抑えられ、形成位置精度も高くなる。シ
ートの貼り付けによれば印刷よりも均一な膜圧分布と表
面荒さを抑えることができる。

【００５０】第三工程：図９ａ本工程においては突起４を形成する。

【００５１】突起４の第一の形成方法としては、感光性
ポリイミドやエポキシ樹脂等を基板１及び応力緩和層３
の全面に塗布して絶縁層を形成した後に、その絶縁層を
露光し、滴下やスプレー方式等による現像処理をするこ
とでパターン形成を行い、突起4を形成する。

【００５２】この方法では、高さが５マイクロメートル
から５０マイクロメートル、幅が３マイクロメートルか
ら５０マイクロメートルの突起を精度よく形成すること
ができる。

【００５３】また、突起４の第二の形成方法としては、
応力緩和層３自身をウエットやドライエッチングするこ
とにより突起４を形成する。

【００５４】この方法では、高さが１０マイクロメート
ルから１００マイクロメートル、幅が２０マイクロメー
トルから２００マイクロメートルの突起を形成すること
ができる。また、この方法では、応力緩和層３の上に他
のポリイミドからなる層を形成する必要がなく、工程数
を削減できる。なお、応力緩和層３を複数回印刷して形
成することにより、突起の高さを大きくすることができ
る。

【００５５】また、パターン印刷による加工、シートの
張り付け加工、レーザーによる加工、別個に形成した突
起４の転写などで突起４を形成してもよい。パターン印
刷による加工ではレジストレスによる安価な製造、シー
トの張り付け加工では突起４の高さばらつき精度の改
善、レーザーによる加工ではサイドエッチ消失によるピ
ッチ間隔の縮小化、別個に形成した突起４の転写では突
起４の金属形成化による硬度の増大等の利点が得られ
る。

【００５６】第四工程：図９ｂ続いて、突起４と基板１の電極を電気的に接続する配線
（導電回路５）を形成するためのシード膜９（給電膜
９）をスパッタ等の方法で形成した。

【００５７】配線の形成方法の一例として、電気めっき
を用いた方法を図９ｂ、ｃ、ｄを用いて示す。電気めっ
きに用いるためのシード膜９（給電膜９）をスパッタ等
の方法で形成した後に、配線の逆パターンをレジスト層
１０を用いて形成する。本実施例では導電回路５は、電
気銅めっきと電気ニッケルの２層とした。ここでは、
銅、ニッケルとも電気めっきを用いて導体を形成する方
法を示したが、無電解めっきを用いることも可能であ
る。

【００５８】まず、電気めっきを実施するためのシード
膜９を第三工程が完了したものの表面全体に形成する。
ここでは、蒸着や、無電解銅めっき、ＣＶＤなども用い
ることが可能であるが、ポリイミドとの接着強度が強い
ためスパッタを用いた。本実施例におけるスパッタ膜と
しては、クロム（７５ナノメートル）／銅（０．５マイ
クロメートル）の多層膜を形成した。ここでのクロムの
機能は、その上下に位置する銅と応力緩和層３や突起４
等との接着を確保することにあり、その膜厚はそれらの
接着を維持する最低限でかまわない。なお、本実施例で
使用したクロム膜に代えてチタン膜やチタン／白金膜、
タングステンなどでも代替できる。

【００５９】一方、スパッタ膜の銅の膜厚は、後の工程
で行う電気銅めっき及び電気ニッケルめっきを行ったと
きに、膜厚分布が生じない最小限度の膜厚が好ましく、
めっき前処理として行なう酸洗などでの膜減り量も考慮
に入れたうえで膜厚分布を誘発しない膜厚を決定する。
銅の膜厚を必要以上に厚くした場合、例えば１マイクロ
メートルを越える銅厚の場合には、スパッタ時間が長く
なって生産効率が低下するという問題に加えて、後の工
程で実施するシード膜９のエッチング除去の際に長時間
エッチングが避けられず、その結果として導電回路５の
サイドエッチングが大きくなる。

【００６０】第五工程：図９ｃ次に、ホトリソグラフィー技術を用い、導電回路５を形
成する部分のみが開口した配線の逆パターンをレジスト
１０を用いて形成する。本実施の形態では、図中のαで
示した応力緩和層３のエッジ部におけるレジストの膜厚
は、斜面部から流れ出たレジストにより、他の場所と比
べ厚くなる。このため、解像度を確保するためには、ネ
ガ型の方が好ましい。

【００６１】第六工程：図９ｄこのシード膜９および配線の逆パターンを利用して電気
めっきを行う。本実施例では、導電回路５は電気銅めっ
き１３と電気ニッケルめっき１２の２層とした。電気銅
めっきは、硫酸・硫酸銅めっき液を用い、界面活性剤に
よる洗浄、水洗、希硫酸による洗浄、水洗を行った後、
シード膜９を陰極に接続し、リンを含有する銅板を陽極
に接続して実施した。電気ニッケルめっきは、シード膜
９を陰極に接続し、ニッケル板を陽極に接続して行っ
た。電気ニッケルめっき前に、界面活性剤による洗浄、
水洗、希硫酸による洗浄、水洗を行うと良好な膜質の電
気ニッケルめっき膜が得られる場合がある。また、導電
回路５の電気銅めっき１３の部分は銅以外に、金または
銀を包含するものであってもよく、電気ニッケルめっき
１２の部分はニッケル合金であってもよい。電気銅めっ
きの厚さは、流れる検査電流等により変わるが、ここで
は１um以上とした。電気ニッケルめっき１２の厚さは
０．８マイクロメートルから５.０マイクロメータであ
ることが望ましい。

【００６２】なお、銅、ニッケルとも電気めっきを用い
て導体を形成する方法を示したが、無電解めっきを用い
ることも可能である。

【００６３】次に、電気銅めっきおよび電気ニッケルめ
っきを行ったのち、レジストを使用した配線の逆パター
ンを除去し、エッチング処理をすることで予め成膜した
シード膜９の余分な部分を除去し、導電回路５を形作
る。銅とクロムからなるシード膜９の銅部分のエッチン
グには、塩化鉄、アルカリ系エッチング液等の種類があ
るが、本実施例では硫酸／過酸化水素水を主成分とする
エッチング液を用いた。１０秒以上のエッチング時間が
ないと制御が困難となって実用的観点では不利である
が、あまりに長い時間エッチングを行なうと、例えば５
分を越えてエッチングするような場合には、サイドエッ
チングが大きくなったりタクトが長くなるという問題も
生じるため、エッチング液およびエッチング条件は、適
宜実験により求めるのがよい。続いてシード膜９のクロ
ム部分のエッチングには、本願発明では過マンガン酸カ
リウムとメタケイ酸を主成分とするエッチング液を用い
た。

【００６４】上記工程により導電回路５の配線幅を１０
マイクロメートルから２０マイクロメートルで形成でき
る。また、導伝回路のそれぞれの配線幅は検査する半導
体素子または半導体装置の電極に合わせて変えてもよ
い。例えば、半導体素子のグランド電極、電源となる電極
を検査する突起を接続する配線の幅は広く、半導体素子
の信号線となる電極を検査する突起を接続する配線の幅
は狭く形成してもよい。

【００６５】第七工程：図１０ａ次に、必要に応じて、保護膜７を形成する。保護膜７
は、主に導電回路５を保護するため、突起４の部分には
形成しない。保護膜７を形成することにより、導電回路
５のゴミ等によるショートや環境による腐食を防止する
ことができる。ただし、コスト的、プロセス的に保護膜
７は形成しないことも多々ある。この保護膜７は感光性
ポリイミドを使用し、ホトリソグラフィー技術を用いて
形成することができる。

【００６６】第八行程：図１０ｂ最後に、突起４の表面または先端部に表面金属層１６を
形成する。表面金属層１６は、金や白金、ニッケル、ニ
ッケル合金、ロジウム、ベリリウム銅等といった金属で
できており、無電解めっきや電気めっき、スパッタ、蒸
着、ＣＶＤ等いろいろな方法で形成する。なお、無電解
めっき以外の方法では、第六行程の電気ニッケルめっき
１２形成後、レジスト除去前に上記表面金属層１６を形
成した方が効率がよい。

【００６７】また、表面金属層１６としてニッケルを使
用する場合には、銅とニッケルからなる導電金属５のニ
ッケル層を利用することにより、新たに表面金属層１６
としてニッケル層を形成する必要がなくなる。

【００６８】なお、表面金属６を導電回路５の表面全体
に形成し、その後突起４の表面または先端を除く部分に
表面保護層を形成するようにしてもよい。

【００６９】本実施例によれば、端子電極の高さばらつ
きがある場合でも、ばらつきを吸収して正確に検査対象
物と接触でき、また高周波数の半導体素子及び半導体装
置を検査することができる検査装置を容易に製造でき
る。

【００７０】また、フォトリソグラフィ技術によりプロ
ーブの先端を形成するので、従来よりも狭ピッチなプロ
ーブを精度良く形成できる。

【００７１】続いて、検査装置の他の製造方法を図を用
いて示す。本実施例では、導電回路５を構成する中で、
銅部分をめっきではなくスパッタとエッチングにより形
成する。なお、第一の実施例と共通する第一工程から第
三工程までは省略し、本実施例にかかる配線形成方法の
方法を図１１を用いて説明する。

【００７２】第四工程：図１１ａ第四工程において、応力緩和層３の上にスパッタを用い
て金属膜１１を形成する。本実施例では、第一の実施例
と異なり、この金属膜１１をエッチングして導電回路５
の銅層を形成する。従って、銅の膜厚を厚くする必要が
あり、本実施例では、金属膜を下層からクロム（７５ｎ
ｍ）、銅（５マイクロメータ）とした。なお、この銅の
膜厚については、検査対象物に必要としている電流値に
よって決定する必要がある。

【００７３】第五工程：図１１ｂ続いて、導電回路５となる部分にレジスト１０を形成
し、ウェットエッチングにより配線パターンとならない
金属膜１１の不要部分を除去した。

【００７４】本実施例では、エッチングにより導電回路
５を形成するので、逆レジストパターンを用いた場合の
実施例１とはレジスト１０が形成される部分が正反対に
なる。

【００７５】銅のエッチングとして、塩化第二鉄を主体
としたエッチング液、硫酸・過酸化物の混合物を主体と
したエッチング液、燐酸・硝酸・酢酸・水の混合物から
成るエッチング液の何れも用いることができる。その
後、クロム部分のエッチングには、本願発明では過マン
ガン酸カリウムとメタケイ酸を主成分とするエッチング
液を用いた。最後に、レジストを剥離し、所望とする導
体回路５の銅部分を形成した。

【００７６】第六工程：図１１ｃ前工程までの工程で形成した銅配線の上に、無電解ニッ
ケルめっきを用いて、ニッケル層１４を形成した。以降
は、実施例１と同様である。

【００７７】なお、無電解もしくは電気ニッケルめっき
によりエッチング処理を行う前の金属膜１１の上にニッ
ケル膜を形成して、その上にレジスト１０を形成し、さ
らにエッチング処理を行ない、導電回路５を形成するよ
うにしてもよい。

【００７８】本実施例によれば、金属膜１１をエッチン
グして導電回路５の銅部分を形成するため、導電回路５
を形成するときにシード膜９（給電膜）の上に銅めっき
により銅配線を形成する必要がなく、銅めっき工程が不
要となり設備投資を減らせることが可能となる。

【００７９】続いて、検査装置の他の実施例とその製造
方法を図を用いて示す。図１２に、プローブ部分の断面
概略図の他の実施例を示す。これは、図１ａの応力緩和
層３に穴もしくは溝８を設けた構造である。

【００８０】この穴もしくは溝８の位置は、突起４に隣
接する位置もしくは隣り合う突起４の中間の位置に設け
てもよい。なお、この穴もしくは溝８はすべての突起４
に対応するように形成する必要はなく、所望の効果を発
揮する程度の位置に形成すればよい。また、この穴もし
くは溝８の大きさは、隣接する突起４の間隔とほぼ同等
もしくはそれ以下であり、具体的には２マイクロメート
ル以上である。

【００８１】なお、図１２において、導電回路５及び保
護膜７は穴もしくは溝８の上にも形成されているが、穴
もしくは溝８をさけるように形成してもよい。

【００８２】この穴もしくは溝８を設けることにより、
プローブである突起４に荷重が加わったときに応力緩和
層３にかかる圧力を分散することができる。

【００８３】また、突起４の先端が横に摺動しやすくな
るので、はんだボール等を有する検査対象物を検査する
場合にはんだボールの酸化膜を破って接触しやすくな
る。

【００８４】次に、本実施例にかかる半導体検査装置の
製造方法を図１３を用いて説明する。なお、前述と同様
の行程は記載を省く。まず、実施例１と同様にして第三
行程の図９ａの突起４まで形成する。

【００８５】その後、図１３ａに示すように、プローブ
表面全体にレジストを塗り、ホトリソグラフィー技術を
用いて穴もしくは溝を開ける位置のみ開口したレジスト
パターンを形成する。そして、図１３ｂに示すように、
エッチング液を用いて応力緩和層３を溶かし、穴もしく
は溝８を形成する。なお、本実施例ではウエットエッチ
ングにより穴もしくは溝８を形成したが、ドライエッチ
ングやスパッタエッチング、レーザー加工等を用いても
よい。穴もしくは溝８を形成後、レジストを剥離してか
ら、以下前述した実施例１の第４行程の図９ｂより同様
にして作成する。

【００８６】また、上記行程は突起４の形成後に穴もし
くは溝８を形成しているが、突起４の形成前に穴もしく
は溝８を形成してもよい。その場合は、上記形成方法の
他に、応力緩和層３と同等の材料を印刷したり、加工さ
れたシートの張り付けをして穴もしくは溝８を形成して
もよい。

【００８７】なお、上記の実施例では応力緩和層に溝を
設ける構造を示したが、図１４に示すように、突起４の
真下以外の応力緩和層３を削り、突起４の長さを長くし
た構造としてもよい。

【００８８】かかる構造によれば、応力緩和層５の変形
量を他の実施例に比べて多少多くできるため、検査対象
物の高さばらつきが多少大きくなっても対応できる。ま
た他の実施例に比べ突起の高さを高くできるので、検査
対象物の検査端子間に遮蔽物があったり検査端子が窪ん
でいても対応できる。

【００８９】図１５ａは上記実施例により基板１の上に
複数個のプローブが形成された状態の一例を示す。基板
の上に形成された複数のプローブは、基板１をダイシン
グした後に、個々の検査プローブとして使用してもよ
い。

【００９０】また、ダイシングせずに複数のプローブを
もつ検査プローブとして用いてもよい。この場合、基板１
を多層基板とすることによって、各プローブから配線の
引き回しが容易となり、プローブからテスタ部への接続
をも容易となる。なお、プローブ部からテスタ部への接
続等は省いた。

【００９１】このように、複数のプローブが形成された
検査プローブを用いて半導体素子または半導体装置を検
査する場合は、検査対象物である複数の半導体素子の同
時検査が可能となり、検査効率と生産性を向上させるこ
とができる。

【００９２】また、図１５ｂに示すように、基板１を共
通化させずに、基板１からプローブを切り出し、別の基
板である固定台５０に複数個をコネクタやはんだ等で取
り付ける構造としてもよい。かかる構造では作成工数は
増えてしまうが、一部不良や故障が出た場合にその部分
のブロックを交換すれば、再度検査プローブを使用でき
る。

【００９３】図１６は突起４の形状の一例を上面図と側
面図を用いて示す。前記実施例では図１６のａの様に直
方体やまたは円柱形で表記したが、検査対象物により、
図１６のｂの様に細らせたり、図１６のｃ、ｄの様に先
端を尖らせたり、図１６のｅ、ｆの様に多少先端を丸め
たりする。

【００９４】図１７、１８には、突起４として図１６の
ｂを用いたときのプローブ一個の断面図と斜視図を示
す。また、図１６のｇ〜ｋは、より検査対象物の検査端
子と安定した接触を行うため、接点や接続面積を増やす
ための形状の一部である。

【００９５】図１９は検査対象である半導体装置の製造
工程を簡単に示す。

【００９６】ダイシング前の半導体装置は、ウェハ上に
複数個同時に形成される。形成後、Ｐ検査（Ｐｅｌｌｅ
ｔ検査）にて、素子としての性能や良否判定が行われ
る。このＰ検査において、本発明による半導体検査装置
および検査方法を使用することができる。この後、良品
はウェハ上にて再配線やはんだ付けをしたり、ダイシン
グにより一つずつチップに切り離した後パッケージが行
われる。次に、バーンイン試験が行われるが、その前後
に特性検査が行われる。ここでも、本発明の半導体検査
装置が使用することが可能である。また、バーンイン試
験時のチップに切り離してパッケージされたものに関し
ては、本半導体検査装置そのものよりも、プローブ部分
のみ使用し、別に用意されたソケット等を利用して検査
される場合もある。

【００９７】その後、基板等に実装され、最終的な性能
テストや信頼性テストが行われ、それらに合格した半導
体装置は梱包されて出荷となる。

【００９８】上記のいずれかの実施例で記載した半導体
検査装置および検査方法は、Ｐ検査及びバーンイン試
験、バーンイン試験の前後に行われる特性試験で用いる
ことが可能である。これにより、半導体素子における早
期検査（Ｐ検査）時の不良検査効率の向上による製品歩
留まりの向上及び、各検査工程での安定した検査が可能
となり、製品の品質向上と安定生産が可能となる。

【００９９】次に、各実施例で説明した検査装置の方法
および動作原理を説明する。

【０１００】図２に、一実施例として半導体検査装置全
体の外観図（イメージ図）を示す。上記実施例により形
成されたプローブは、装置内部に内部拡大図のような形
態に設置され、検査を行う。

【０１０１】図２ではプローバを上、ウェハ４０を下に
してあるが、ウェハ４０表面へのゴミの付着防止などの
観点から、プローバを下に、ウェハ４０を上にする構造
もある。また、検査対象物をウェハに限定されず、例え
ばダイシング後やパッケージ後の半導体素子及び半導体
装置であってもよい。

【０１０２】図４には、検査装置内部の主な構成内容を
しめす簡単なブロック図の一例である。主な構成内容と
しては、電源部、制御部、プローブ部、テスタ部、マー
キング部、ウェハ搬送部、各種センサ部、Ｘ、Ｙ、Ｚ、
θ駆動部、Ｉ／Ｏ部等がある。ブロック間に記載された
実線は結線され、主な信号のやりとりがあることを示
し、点線は、必要に応じて結線することを意味する。な
お、図示していないが、制御部はすべてのブロックに対
し結線されているものとする。また、図示していない
が、すべてのブロックには電源部より直接または制御部
を介して電源が供給される。

【０１０３】主なブロックの役割を次に示す。まず、プ
ローブ部では検査対象との接続を担当する。テスタ部で
はテスト信号の生成やテスト結果の受信、場合によって
は合否の判定をも担当し、マーキング部では合否判定さ
れた検査対象に対してプログラムに従いマーキングを施
す。なお、不良となったウェハ内のチップは、マーキン
グを目印にしてダイシング後に排除する。場合によって
は、位置情報と合否判定結果を記録しマーキングの代わ
りとする。これらを統括、コントロールするのは制御部
で行う。

【０１０４】図５には、検査時において、プローブと検
査対象物であるウエハが接触している状態を示す。検査
時では、プローブの突起４はウエハ４０上の検査端子４
５に正確に位置合わせされ、加圧接触させる。加圧力
は、応力緩和層３により均等化される。検査対象物であ
るウェハ４０の検査端子４５に高さばらつきがある場
合、加圧接触させた時に応力緩和層３が変形することで
高さばらつきを吸収し、良好な接触が得られる。また、
摺動力が弱く接触抵抗が高めに出る場合は、多少機械的
にずらしてもよい。

【０１０５】これらにより、プローブの高密度、多ピ
ン、平滑性に優れ、検査対象物の高さばらつきを吸収
し、高周波信号に対応したプローブを持つ検査装置が得
られる。またウェハ段階で、より実稼働に近い検査が可
能となり、この検査以降の行程における不良率を抑える
ことが可能となる。

【０１０６】

【発明の効果】本発明では半導体素子または半導体装置
の高さばらつきを吸収し、かつ高密度な半導体素子また
は半導体装置の検査を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例となる半導体検査装置のプロ
ーブ部分の断面図と斜視図

【図２】本発明の一実施例となる半導体検査装置の全体
図

【図３】本発明の一実施例となる半導体検査装置のプロ
ーブ部分の配線構造を示す図

【図４】本発明の一実施例となる半導体検査装置全体構
成のブロック図

【図５】本発明の一実施例となる半導体検査装置を用い
た検査状態を示す図

【図６】本発明の一実施例となる半導体検査装置の製造
工程の一部を示す図

【図７】本発明の一実施例となる半導体検査装置のプロ
ーブ部分の応力緩和層の形成に使用するマスクを示した
図

【図８】本発明の一実施例となる半導体検査装置のプロ
ーブ部分の応力緩和層の印刷工程を示す図

【図９】本発明の一実施例となる半導体検査装置のプロ
ーブ部分の製造工程を示す図

【図１０】本発明の一実施例となる半導体検査装置のプ
ローブ部分の製造工程を示す図

【図１１】本発明の一実施例となる半導体検査装置の他
のプローブ部分の製造工程を示す図

【図１２】本発明の一実施例となる半導体検査装置の他
のプローブ部分を示す図

【図１３】本発明の一実施例となる半導体検査装置の他
のプローブ部分の製造工程を示す図

【図１４】本発明の一実施例となる半導体検査装置の他
のプローブ部分を示す図

【図１５】本発明の一実施例となる半導体検査装置の他
のプローブ部分を示す図

【図１６】本発明の一実施例となる検査装置のプローブ
部分の先端にある突起の形状を示す図

【図１７】本発明の一実施例となる半導体検査装置の他
のプローブ部分を示す図

【図１８】本発明の一実施例となる半導体検査装置の他
のプローブ部分を示す図

【図１９】半導体装置の製造工程を示す図

【符号の説明】

１…基板２…保護層３…応力緩和層４…突起５…導電回路６…電極端子（基板
１上）７…保護膜８…穴もしくは溝９…シード膜１０…レジスト層１１…金属膜１２…電気ニッケル
めっき１３…電気銅めっき１４…ニッケル層
（無電解めっき）１６…表面金属２０…グランドライ
ン２２…グランド層２５…プローブ保持
台２７…電極端子（テスタ部側）３０…配線３５…半導体検査装置４０…ウェハ４５…検査端子５０…固定台

───────────────────────────────────────────────────── フロントページの続き (72)発明者春日部進神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者諌田尚哉神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者宝蔵寺裕之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者井上康介神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者山口欣秀神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内Ｆターム(参考） 2G003 AA07 AA10 AC01 AF06 AF08 AG01 AG03 AG12 2G011 AA16 AA21 AB06 AB08 AB09 AC14 AC32 2G032 AA00 AB02 AF01 AL03 4M106 AA01 BA01 CA01 DD04 DD06 DD09 DD10 DD15 DD16 DJ04 DJ05 DJ06

Claims

【特許請求の範囲】

【請求項１】基板と、該基板の上に形成された弾力性を
有する絶縁層と、該絶縁層の上に形成された複数の突起
と、該突起と該基板の電極を電気的に接続する配線とを
有することを特徴とする半導体検査装置。
【請求項２】基板と、該基板の上にマスクを用いて印刷
形成された絶縁層と、該絶縁層の上に形成された複数の
突起と、該突起と該基板の電極を電気的に接続する配線
とを有することを特徴とする半導体検査装置。
【請求項３】前記絶縁層の厚さが３５マイクロメートル
から１５０マイクロメートルであることを特徴とする請
求項１または２に記載の半導体検査装置。
【請求項４】前記絶縁層が粒子を有することを特徴とす
る請求項１または２に記載の半導体検査装置。
【請求項５】前記突起の高さが約５マイクロメートルか
ら約２００マイクロメートルであることを特徴とする請
求項１または２に記載の半導体検査装置。
【請求項６】前記複数の突起の間隔が約５マイクロメー
トルから約５０マイクロメートルであることを特徴とす
る請求項１または２に記載の半導体検査装置。
【請求項７】前記複数の突起の隣り合う領域にある絶縁
層に溝を設けたことを特徴とする請求項1または２に記
載の半導体検査装置。
【請求項８】前記絶縁層の一部にグランド配線と接続さ
れるグランド層を有することを特徴とする請求項１また
は２に記載の半導体検査装置。
【請求項９】基板と、該基板の上にマスクを用いて印刷
形成された絶縁層と、該絶縁層の上に形成された複数の
突起と、該突起と該基板の電極を電気的に接続する配線
とを有する半導体検査装置を用い、該突起を半導体素子
または半導体装置の電極に押し当てて検査を行なうこと
を特徴とする半導体装置の検査方法。
【請求項１０】基板と、該基板の上に形成された弾力性
を有する絶縁層と、該絶縁層の上に形成された複数の突
起と、該突起と該基板の電極を電気的に接続する配線と
を有する半導体検査装置を用い、該突起を半導体素子ま
たは半導体装置の電極に押し当てて検査を行なうことを
特徴とする半導体装置の検査方法。
【請求項１１】基板と、該基板の上にマスクを用いて印
刷形成された絶縁層と、該絶縁層の上に形成された複数
の突起と、該突起と該基板の電極を電気的に接続する配
線とを有する半導体検査装置を用い、該突起を半導体素
子または半導体装置の電極に押し当てて検査を行なう検
査工程を有することを特徴とする半導体装置の製造方
法。
【請求項１２】基板と、該基板の上に形成された弾力性
を有する絶縁層と、該絶縁層の上に形成された複数の突
起と、該突起と該基板の電極を電気的に接続する配線と
を有する半導体検査装置を用い、該突起を半導体素子ま
たは半導体装置の電極に押し当てて検査を行なう検査工
程を有することを特徴とする半導体装置の製造方法。