KR20170047777A - 인터페이스 보드 및 상기 인터페이스 제조 방법 - Google Patents

인터페이스 보드 및 상기 인터페이스 제조 방법 Download PDF

Info

Publication number
KR20170047777A
KR20170047777A KR1020150148261A KR20150148261A KR20170047777A KR 20170047777 A KR20170047777 A KR 20170047777A KR 1020150148261 A KR1020150148261 A KR 1020150148261A KR 20150148261 A KR20150148261 A KR 20150148261A KR 20170047777 A KR20170047777 A KR 20170047777A
Authority
KR
South Korea
Prior art keywords
pads
substrate
board
board body
interface board
Prior art date
Application number
KR1020150148261A
Other languages
English (en)
Other versions
KR102322780B1 (ko
Inventor
최정화
Original Assignee
세메스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세메스 주식회사 filed Critical 세메스 주식회사
Priority to KR1020150148261A priority Critical patent/KR102322780B1/ko
Publication of KR20170047777A publication Critical patent/KR20170047777A/ko
Application granted granted Critical
Publication of KR102322780B1 publication Critical patent/KR102322780B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Abstract

인터페이스 보드는 반도체 패키지와 직접 접촉하기 위한 소켓 기판과 테스트 헤드 사이에 구비되며, 하부면에 단차가 형성되는 보드 몸체와, 상기 보드 몸체의 상부면에 구비되며, 상기 소켓 보드와의 전기적 연결을 위한 다수의 제1 패드들과, 상기 보드 몸체의 하부면에서 상기 단차가 형성된 영역에 구비되며, 상기 테스트 헤드와의 전기적 연결을 위한 다수의 제2 패드들 및 상기 보드 몸체의 내부에 구비되며, 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하기 위한 내부배선들을 포함한다. 따라서, 인터페이스 보드는 상기 배부 배선 길이를 짧게 하여 상기 인터페이스 보드의 신호 무결성 및 전원 무결성을 향상시킬 수 있다.

Description

인터페이스 보드 및 상기 인터페이스 제조 방법{Interface board and method of manufacturing the interface board}
본 발명은 인터페이스 보드 및 상기 인터페이스 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자를 테스트하기 위한 테스트 장치에 구비되는 인터페이스 보드 및 상기 인터페이스 제조 방법에 관한 것이다.
반도체 패키지 제조 공정은 실리콘 소재의 반도체 웨이퍼(semiconductor wafer)에 회로를 형성하는 팹(FAB;fabrication) 공정과, 회로가 형성된 각각의 반도체 칩과 외부장치가 상호간에 전기적 신호 연결이 가능하도록 외부접속단자를 형성하고, 반도체 칩을 외부환경으로부터 보호하기 위해서 패키징(packaging)하는 어셈블리(assembly) 공정 및 어셈블리 공정에서 제조된 반도체 패키지가 올바르게 동작을 하는지를 검사하고, 그에 따라서 양품과 불량품으로 분류하는 테스트 공정을 포함한다.
상기 어셈블리 공정이 완료된 반도체 패키지에 대한 테스트 공정은 반도체 패키지 테스트 장치에 의해 이루어진다.
상기 테스트 장치는 반도체 패키지와 직접 접촉하기 위한 소켓 보드, 테스트 헤드 및 상기 소켓 보드와 상기 테스트 헤드 사이에 구비되는 인터페이스 보드를 포함한다.
핸들러에 의해 이송되는 상기 반도체 패키지와 안정적으로 접촉하기 위해서 상기 테스트 장치는 일정한 두께를 가져야 한다. 따라서, 상기 인터페이스 보드도 일정한 두께를 가져야 하며, 상기 인터페이스 보드의 두께를 줄이기 어렵다.
상기 인터페이스 보드가 일정한 두께를 가짐에 따라 상기 인터페이스 보드의 상하를 연결하는 배선도 길이를 줄이기 어렵다. 상기 배선 형성을 위한 비아의 길이도 줄이기 어려우므로, 비아 스터브(via stub)로 인해 신호 무결성(signal integrity)이 저하될 수 있다. 또한, 상기 배선의 길이로 인해 전원 무결성(power integrity)이 저하될 수 있고, 고주파 대역의 대응이 어렵다.
본 발명은 배선 길이를 짧게 하여 신호 무결성 및 전원 무결성을 향상시킬 수 있는 인터페이스 보드를 제공한다.
본 발명은 상기 인터페이스 보드를 제조하기 위한 인터페이스 보드 제조 방법을 제공한다.
본 발명에 따른 인터페이스 보드는 반도체 패키지와 직접 접촉하기 위한 소켓 기판과 테스트 헤드 사이에 구비되며, 하부면에 단차가 형성되는 보드 몸체와, 상기 보드 몸체의 상부면에 구비되며, 상기 소켓 보드와의 전기적 연결을 위한 다수의 제1 패드들과, 상기 보드 몸체의 하부면에서 상기 단차가 형성된 영역에 구비되며, 상기 테스트 헤드와의 전기적 연결을 위한 다수의 제2 패드들 및 상기 보드 몸체의 내부에 구비되며, 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하기 위한 내부배선들을 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 인터페이스 보드는 상기 보드 몸체의 하부면에서 상기 단차가 형성된 영역을 제외한 나머지 영역에 구비되며, 상기 테스트 헤드와의 체결을 위한 커넥터를 더 포함할 수 있다.
본 발명에 따른 인터페이스 보드 제조 방법은 상부면에 다수의 제1 패드들을, 하부면에 다수의 제2 패드들을, 내부에 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 내부 배선들을 갖는 제1 기판을 형성하는 단계와, 상기 제1 기판의 하부면에 상기 제2 패드들을 덮는 제2 기판을 형성하는 단계와, 상기 제2 기판에서 상기 제2 패드들이 위치한 영역을 제외한 나머지 영역의 하부면에 커넥터를 구비하는 단계 및 상기 제2 패드들이 위치한 영역의 제2 기판을 제거하여 상기 제2 패드들이 노출시키는 단계를 포함할 수 있다.
본 발명에 따른 인터페이스 보드 제조 방법은 상부면에 다수의 제1 패드들을, 하부면에 다수의 제2 패드들을, 내부에 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 내부 배선들을 갖는 제1 기판을 형성하는 단계와, 상기 제2 패드들을 노출하는 개구를 갖는 제2 기판을 상기 제1 기판의 하부면에 구비하는 단계 및 상기 제2 기판에서 상기 개구가 형성된 영역을 제외한 나머지 영역의 하부면에 커넥터를 구비하는 단계를 포함할 수 있다.
본 발명에 따른 인터페이스 보드는 보드 몸체의 하부면에 단차를 형성하고, 상기 단차가 형성된 영역에 제2 패드들을 구비하여 상기 보드 몸체의 상부면에 구비되는 제1 패드들을 구비하여 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하기 위한 내부배선들의 길이를 짧게 할 수 있다. 그러므로, 상기 인터페이스 보드의 신호 무결성 및 전원 무결성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 인터페이스 보드를 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 발명의 일실시예에 따른 도 1에 도시된 인터페이스 보드 제조 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 도 1에 도시된 인터페이스 보드 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 인터페이스 보드 및 상기 인터페이스 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 인터페이스 보드를 설명하기 위한 단면도이다.
도 1을 참조하면, 인터페이스 보드(100)는 반도체 패키지를 테스트하기 위한 테스트 장치(미도시)의 구성 요소로서, 상기 반도체 패키지와 직접 접촉하기 위한 소켓 기판(미도시)과 테스트 헤드(미도시) 사이에 배치되어 상기 소켓 기판과 상기 테스트 헤드를 전기적으로 연결한다.
인터페이스 보드(100)는 보드 몸체(110), 제1 패드들(120), 제2 패드들(130), 내부배선들(140) 및 커넥터(150)를 포함한다.
보드 몸체(110)는 상기 소켓 기판과 상기 테스트 헤드 사이에 구비된다. 보드 몸체(110)는 대략 평판 형태를 가지며, 테스트 핸들러에 의해 이송되는 상기 반도체 패키지와 안정적인 접촉을 위해 일정한 두께를 갖는다.
보드 몸체(110)의 하부면에는 단차(112)가 형성된다. 단차(112)가 형성되는 영역은 보드 몸체(110)의 하부면 중앙 부위일 수 있다. 보드 몸체(110)에서 단차(112)가 형성된 영역의 두께가 단차(112)가 형성된 영역을 제외한 나머지 영역의 두께보다 얇다.
제1 패드들(120)은 보드 몸체(110)의 상부면에 구비된다. 제1 패드들(120)은 보드 몸체(110)의 상부면에서 상기 하부면의 단차(112)가 형성되는 영역과 대응하는 영역에 배치될 수 있다. 제1 패드들(120)은 상기 소켓 보드와의 전기적 연결을 위해 사용될 수 있다.
제2 패드들(130)은 보드 몸체(110)의 하부면에서 단차(112)가 형성된 영역에 구비된다. 제2 패드들(130)은 상기 테스트 헤드와의 전기적 연결에 이용된다.
내부 배선들(140)은 보드 몸체(150)의 내부에 구비되며, 제1 패드들(120)과 제2 패드들(130)을 전기적으로 연결한다. 제2 패드들(130)이 단차(112)가 형성되는 영역에 위치하므로, 제1 패드들(120)과 제2 패드들(130) 사이의 거리가 상대적으로 가깝다. 그러므로, 내부 배선들(140)의 길이를 짧게 할 수 있다.
내부 배선들(140)의 길이가 짧은 경우, 내부 배선들(140)의 형성시 비아 스텁(via stub)을 줄일 수 있으므로, 신호 무결성(signal integrity)을 향상시킬 수 있다. 또한, 내부 배선들(140)의 길이가 짧으므로, 전원 무결성(power integrity) 역시 향상시킬 수 있다.
한편, 보드 몸체(110)의 하부면 중 단차(112)가 형성된 영역을 제외한 나머지 영역에서 단차(112)가 형성된 높이까지는 제1 패드들(120), 제2 패드들(130) 및 내부 배선들(140)이 형성되지 않을 수 있다.
커넥터(150)는 보드 몸체(110)의 하부면에서 단차(112)가 형성된 영역을 제외한 나머지 영역에 구비된다. 커넥터(150)는 보드 몸체(110)와 상기 테스트 헤드와의 체결에 이용될 수 있다.
도 2 내지 도 4는 본 발명의 일실시예에 따른 도 1에 도시된 인터페이스 보드 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 먼저, 제1 기판(103)을 형성한다.
제1 기판(103)은 대략 평판 형태를 가지며, 제1 패드들(120), 제2 패드들(130) 및 내부 배선들(140)을 포함한다.
제1 패드들(120)은 제1 기판(103)의 상면에 형성되고, 제1 패드들(130)은 제1 기판(103)의 하부면에 형성되며, 내부 배선들(130은 제1 패드들(120) 및 제2 패드들(130)은 전기적으로 연결하도록 제1 기판(103)의 내부에 형성된다.
제1 패드들(120), 제2 패드들(130) 및 내부 배선들(140)을 포함하는 제1 기판(103)은 일반적인 다층 배선 기판 형성 방법과 동일하므로 구체적인 설명은 생략한다.
도 3을 참조하면, 제1 기판(103)의 하부면에 제2 패드들(130)을 덮는 제2 기판(105)을 형성한다.
구체적으로, 제1 기판(103)의 하부면에 절연 물질을 코팅하거나, 증착하여 제2 기판(105)을 형성할 수 있다. 또한, 제2 기판(105)을 제1 기판(103)의 하부면에 접합할 수도 있다.
한편, 제2 기판(105)에는 별도의 배선이 형성되지 않을 수 있다.
제2 기판(105)이 형성되면, 제2 기판(1050)에서 제2 패드들(130)이 위치한 영역을 제외한 나머지 영역의 하부면에 커넥터(150)를 구비한다.
도 4를 참고하면, 제2 기판(105)에서 제2 패드들(130)을 덮는 영역을 제거하여 제2 패드들(130)이 노출시킨다.
구체적으로, 제2 패드들(130)이 노출될 때까지 제2 패드들(130)을 덮는 영역을 밀링하거나, 제2 패드들(130)이 노출될 때까지 제2 패드들(130)을 덮는 영역을 선택적으로 식각하여 제2 패드들(130)을 덮는 영역을 제거할 수 있다.
제1 기판(103)과 제2 패드들(130)을 덮는 영역이 제거된 제2 기판(105)이 합쳐져서 보드 몸체(110)를 형성할 수 있다. 또한, 제2 기판(105)에서 제거된 제2 패드들(130)을 덮는 영역이 보드 몸체(110)의 단차(112)를 형성할 수 있다. 따라서, 제2 패드들(130)을 덮는 영역을 제거함으로써 인터페이스 보드(100)를 완성할 수 있다.
보드 몸체(110)의 전체적인 두께는 제1 기판(103) 및 제2 기판(105)의 두께를 합한 두께만큼 두껍게 유지할 수 있으며, 내부 배선들(140)의 길이는 제1 기판(103)의 두께만큼 상대적으로 짧게 할 수 있다. 내부 배선들(140)의 비아 스텁(via stub)을 줄일 수 있으므로, 신호 무결성(signal integrity)을 향상시킬 수 있다. 또한, 내부 배선들(140)의 길이가 짧으므로, 전원 무결성(power integrity) 역시 향상시킬 수 있다.
한편, 상기에서는 제2 기판(105)의 하부면에 커넥터(150)를 구비한 다음 제2 패드들(130)을 덮는 영역을 제거하는 것으로 설명되었지만, 제2 기판(105)에서 제2 패드들(130)을 덮는 영역을 제거한 다음, 제2 기판(105)의 하부면에 커넥터(150)를 구비할 수도 있다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 도 1에 도시된 인터페이스 보드 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 먼저, 제1 기판(103)을 형성한다.
제1 기판(103)은 대략 평판 형태를 가지며, 제1 패드들(120), 제2 패드들(130) 및 내부 배선들(140)을 포함한다.
제1 패드들(120)은 제1 기판(103)의 상면에 형성되고, 제1 패드들(130)은 제1 기판(103)의 하부면에 형성되며, 내부 배선들(130은 제1 패드들(120) 및 제2 패드들(130)은 전기적으로 연결하도록 제1 기판(103)의 내부에 형성된다.
제1 패드들(120), 제2 패드들(130) 및 내부 배선들(140)을 포함하는 제1 기판(103)은 일반적인 다층 배선 기판 형성 방법과 동일하므로 구체적인 설명은 생략한다.
도 6을 참조하면, 제2 패드들(130)을 노출하는 개구(107)를 갖는 제2 기판(105)을 제1 기판(103)의 하부면에 구비한다.
제2 기판(105)은 개구(107)가 형성된 상태로 제1 기판(103)의 하부면에 접합될 수 있다. 이때, 개구(107)는 제2 패드들(130)을 노출한다. 또한, 제2 기판(105)에는 별도의 배선이 형성되지 않을 수 있다.
제1 기판(103)과 개구(107)를 갖는 제2 기판(105)이 합쳐져서 보드 몸체(110)를 형성할 수 있다. 또한, 제2 기판(105)에서 패드들(130)을 노출하는 개구(107)가 보드 몸체(110)의 단차(112)를 형성할 수 있다.
보드 몸체(110)의 전체적인 두께는 제1 기판(103) 및 제2 기판(105)의 두께를 합한 두께만큼 두껍게 유지할 수 있으며, 내부 배선들(140)의 길이는 제1 기판(103)의 두께만큼 상대적으로 짧게 할 수 있다. 내부 배선들(140)의 비아 스텁(via stub)을 줄일 수 있으므로, 신호 무결성(signal integrity)을 향상시킬 수 있다. 또한, 내부 배선들(140)의 길이가 짧으므로, 전원 무결성(power integrity) 역시 향상시킬 수 있다.
다음으로, 제2 기판(105)에서 개구(107)가 형성된 영역을 제외한 나머지 영역의 하부면에 커넥터(150)를 구비한다. 따라서, 인터페이스 보드(100)를 완성할 수 있다.
한편, 상기에서는 제2 기판(105)과 커넥터(150)가 순차적으로 부착되는 것으로 설명되었지만, 커네터(150)가 개구(107)가 형성된 제2 기판(105)에 부착된 상태로 제2 기판(105)이 제1 기판(103)의 하부에 구비될 수도 있다.
상술한 바와 같이, 본 발명에 따른 인터페이스 보드는 보드 몸체의 하부면에 단차를 형성하고, 상기 단차가 형성된 영역에 제2 패드들을 구비하여 상기 보드 몸체의 상부면에 구비되는 제1 패드들을 구비하여 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하기 위한 내부배선들의 길이를 짧게 할 수 있다. 그러므로, 상기 인터페이스 보드의 신호 무결성 및 전원 무결성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 인터페이스 보드 110 : 보드 몸체
112 : 단차 120 : 제1 패드들
130 : 제2 패드들 140 : 내부 배선들
150 : 커넥터

Claims (4)

  1. 반도체 패키지와 직접 접촉하기 위한 소켓 기판과 테스트 헤드 사이에 구비되며, 하부면에 단차가 형성되는 보드 몸체;
    상기 보드 몸체의 상부면에 구비되며, 상기 소켓 보드와의 전기적 연결을 위한 다수의 제1 패드들;
    상기 보드 몸체의 하부면에서 상기 단차가 형성된 영역에 구비되며, 상기 테스트 헤드와의 전기적 연결을 위한 다수의 제2 패드들; 및
    상기 보드 몸체의 내부에 구비되며, 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하기 위한 내부배선들을 포함하는 것을 특징으로 하는 인터페이스 보드.
  2. 제1항에 있어서, 상기 보드 몸체의 하부면에서 상기 단차가 형성된 영역을 제외한 나머지 영역에 구비되며, 상기 테스트 헤드와의 체결을 위한 커넥터를 더 포함하는 것을 특징으로 하는 인터페이스 보드.
  3. 상부면에 다수의 제1 패드들을, 하부면에 다수의 제2 패드들을, 내부에 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 내부 배선들을 갖는 제1 기판을 형성하는 단계;
    상기 제1 기판의 하부면에 상기 제2 패드들을 덮는 제2 기판을 형성하는 단계;
    상기 제2 기판에서 상기 제2 패드들이 위치한 영역을 제외한 나머지 영역의 하부면에 커넥터를 구비하는 단계; 및
    상기 제2 패드들이 위치한 영역의 제2 기판을 제거하여 상기 제2 패드들이 노출시키는 단계를 포함하는 것을 특징으로 하는 인터페이스 보드 제조 방법.
  4. 상부면에 다수의 제1 패드들을, 하부면에 다수의 제2 패드들을, 내부에 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 내부 배선들을 갖는 제1 기판을 형성하는 단계;
    상기 제2 패드들을 노출하는 개구를 갖는 제2 기판을 상기 제1 기판의 하부면에 구비하는 단계; 및
    상기 제2 기판에서 상기 개구가 형성된 영역을 제외한 나머지 영역의 하부면에 커넥터를 구비하는 단계를 포함하는 것을 특징으로 하는 인터페이스 보드 제조 방법.
KR1020150148261A 2015-10-23 2015-10-23 인터페이스 보드 및 상기 인터페이스 제조 방법 KR102322780B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150148261A KR102322780B1 (ko) 2015-10-23 2015-10-23 인터페이스 보드 및 상기 인터페이스 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150148261A KR102322780B1 (ko) 2015-10-23 2015-10-23 인터페이스 보드 및 상기 인터페이스 제조 방법

Publications (2)

Publication Number Publication Date
KR20170047777A true KR20170047777A (ko) 2017-05-08
KR102322780B1 KR102322780B1 (ko) 2021-11-09

Family

ID=60163769

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150148261A KR102322780B1 (ko) 2015-10-23 2015-10-23 인터페이스 보드 및 상기 인터페이스 제조 방법

Country Status (1)

Country Link
KR (1) KR102322780B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190004399A (ko) * 2017-07-03 2019-01-14 삼성전자주식회사 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030682U (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 테스트 장치
JP2003084047A (ja) * 2001-06-29 2003-03-19 Sony Corp 半導体装置の測定用治具
KR20100015206A (ko) * 2008-08-04 2010-02-12 삼성전자주식회사 무선 테스트용 인터페이스 장치, 그것을 포함하는 반도체소자와 반도체 패키지 및 그것을 이용한 무선 테스트 방법
US20140091827A1 (en) * 2012-09-28 2014-04-03 Hermes-Epitek Corp. Probe card for circuit-testing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030682U (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 테스트 장치
JP2003084047A (ja) * 2001-06-29 2003-03-19 Sony Corp 半導体装置の測定用治具
KR20100015206A (ko) * 2008-08-04 2010-02-12 삼성전자주식회사 무선 테스트용 인터페이스 장치, 그것을 포함하는 반도체소자와 반도체 패키지 및 그것을 이용한 무선 테스트 방법
US20140091827A1 (en) * 2012-09-28 2014-04-03 Hermes-Epitek Corp. Probe card for circuit-testing

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A. Mohideen and K. Lim, 'A novel method to identify faulty socket for semiconductor packaged device testing using contact impedance tester', Internship Technical Paper, Dec., 2012. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190004399A (ko) * 2017-07-03 2019-01-14 삼성전자주식회사 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템

Also Published As

Publication number Publication date
KR102322780B1 (ko) 2021-11-09

Similar Documents

Publication Publication Date Title
US7476555B2 (en) Method of chip manufacturing
US7459924B2 (en) Apparatus for providing electrical access to one or more pads of the wafer using a wafer translator and a gasket
US20050248011A1 (en) Flip chip semiconductor package for testing bump and method of fabricating the same
US20150123690A1 (en) Probe card
US7579852B2 (en) Wafer translator having metallization pattern providing high density interdigitated contact pads for component
US20110068445A1 (en) Chip package and process thereof
JPS63316449A (ja) 集積回路の試験方法及び装置
JP2007115957A (ja) 半導体装置及びその製造方法
JP2016514367A (ja) ファインピッチトレース上にテスト用パッドを有するパッケージ基板
KR102322780B1 (ko) 인터페이스 보드 및 상기 인터페이스 제조 방법
JP4213672B2 (ja) 半導体装置及びその製造方法
US9041181B2 (en) Land grid array package capable of decreasing a height difference between a land and a solder resist
TWM553422U (zh) 用於晶圓量測之垂直式探針卡與探針頭
US20080303177A1 (en) Bonding pad structure
JP4086597B2 (ja) 半導体回路のパッケージ評価用ウエーハ及びそれを用いたチップ評価装置
US20070164395A1 (en) Chip package with built-in capacitor structure
KR102400616B1 (ko) 인터페이스 보드
KR101199704B1 (ko) 반도체 소자 테스트용 접속 장치
US20240047331A1 (en) Window ball grid array (wbga) package and method for manufacturing the same
US9991196B2 (en) Printed circuit board and method of fabricating an element
US20140264335A1 (en) Package substrate and method for testing the same
JP2002243795A (ja) ベアチップキャリア、及び半導体装置の製造方法
KR100576654B1 (ko) 웨이퍼 레벨 칩 스케일형 반도체 패키지
TW201913101A (zh) 用於晶圓量測之垂直式探針卡與探針頭
US20080105869A1 (en) Printed circuit board for mounting semiconductor device package, and method of testing and fabricating semiconductor device package using the same

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant