WO2009118850A1 - プローブウエハ、プローブ装置、および、試験システム - Google Patents

プローブウエハ、プローブ装置、および、試験システム Download PDF

Info

Publication number
WO2009118850A1
WO2009118850A1 PCT/JP2008/055790 JP2008055790W WO2009118850A1 WO 2009118850 A1 WO2009118850 A1 WO 2009118850A1 JP 2008055790 W JP2008055790 W JP 2008055790W WO 2009118850 A1 WO2009118850 A1 WO 2009118850A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
probe
connection terminals
side connection
semiconductor
Prior art date
Application number
PCT/JP2008/055790
Other languages
English (en)
French (fr)
Inventor
芳雄 甲元
芳春 梅村
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to KR1020107014592A priority Critical patent/KR101265973B1/ko
Priority to PCT/JP2008/055790 priority patent/WO2009118850A1/ja
Priority to KR1020127022714A priority patent/KR101265974B1/ko
Priority to CN2008801270994A priority patent/CN101946313B/zh
Priority to EP08738957A priority patent/EP2259297A1/en
Priority to JP2010505091A priority patent/JP5306326B2/ja
Priority to TW098108617A priority patent/TWI401446B/zh
Publication of WO2009118850A1 publication Critical patent/WO2009118850A1/ja
Priority to US12/857,478 priority patent/US8134379B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates

Definitions

  • the present invention relates to a probe wafer, a probe apparatus, and a test system.
  • the present invention particularly relates to a probe wafer that is electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed.
  • the apparatus includes a probe card that can be electrically connected to a plurality of semiconductor chips at once.
  • the probe card is disposed between the test substrate of the test apparatus and the semiconductor wafer.
  • the probe card has a function of absorbing the terminal arrangement interval.
  • terminals are arranged at different intervals on the front and back surfaces of the probe card and electrically connected to the test substrate and the semiconductor wafer. Then, it is conceivable to connect corresponding terminals on the front and back surfaces in the probe card.
  • a probe card is formed using a printed circuit board or the like (for example, see Patent Document 2).
  • a plurality of probe pins By forming a plurality of probe pins on the printed circuit board, a plurality of semiconductor chips can be electrically connected together.
  • the coefficient of thermal expansion differs between the semiconductor wafer and the printed circuit board. Therefore, if the temperature fluctuates due to the heat generation of the semiconductor chip during the test, the heating test, or the cooling test, the electrical connection between the semiconductor chip and the probe card It is also possible that the connection will be lost. Such a problem becomes more prominent when testing a semiconductor chip formed on a large-area semiconductor wafer.
  • an object of the present invention is to provide a probe wafer, a probe apparatus, and a test system that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a probe wafer electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed, the wafer connection surface, and the wafer connection surface
  • a pitch conversion wafer substrate having a device connection surface formed on the back surface, and formed on the wafer connection surface of the pitch conversion wafer substrate, at least one is provided for each semiconductor chip, and the corresponding semiconductor chip is inserted.
  • a plurality of wafer-side connection terminals that are electrically connected to the output terminals, and a plurality of wafer-side connection terminals corresponding to the plurality of wafer-side connection terminals on the apparatus connection surface of the wafer substrate, are formed at different intervals from the wafer-side connection terminals,
  • a probe apparatus that is electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed, the probe wafer for pitch conversion being electrically connected to the semiconductor wafer, and the pitch A probe wafer for circuit formation electrically connected to a probe wafer for conversion is provided, and the probe wafer for pitch conversion faces the wafer substrate for pitch conversion and the semiconductor wafer of the wafer substrate for pitch conversion.
  • a plurality of wafer side connection terminals formed on the surface and provided at least one for each semiconductor chip and electrically connected to the input / output terminals of the corresponding semiconductor chip, and circuit formation of a wafer substrate for pitch conversion
  • a plurality of wafer side connection terminals are formed in a one-to-one correspondence with the wafer side connection terminals at different intervals.
  • a plurality of first intermediate connection terminals that are electrically connected to the probe wafer for circuit formation, and a plurality of transmission lines that electrically connect the corresponding wafer-side connection terminals and the first intermediate connection terminals.
  • the probe wafer for circuit formation includes a wafer substrate for circuit formation provided opposite to a surface on which a plurality of first intermediate connection terminals of the wafer substrate for pitch conversion are formed, and a wafer substrate for circuit formation.
  • a plurality of second intermediate connection terminals formed and provided in one-to-one correspondence with the plurality of first intermediate connection terminals and electrically connected to the corresponding first intermediate connection terminals, and respective semiconductor chips
  • a plurality of circuit units for generating a signal to be given to the corresponding semiconductor chip and supplying the signal to the corresponding semiconductor chip via the intermediate connection terminal and the wafer side connection terminal.
  • a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer including a signal generation unit that outputs a test signal supplied to each semiconductor chip, and a signal generation unit A probe wafer that supplies the received test signal to each semiconductor chip, and a response signal that each semiconductor chip outputs in response to the test signal is received via the probe wafer, and the quality of each semiconductor chip is determined based on the response signal. And a probe wafer on the wafer connection surface of the pitch conversion wafer substrate having a wafer connection surface and an apparatus connection surface formed on the back surface of the wafer connection surface, and on the wafer connection surface of the pitch conversion wafer substrate.
  • At least one for each semiconductor chip is formed and input / output of the corresponding semiconductor chip
  • a plurality of wafer-side connection terminals that are electrically connected to the slave, and formed on the device connection surface of the wafer substrate in a one-to-one correspondence with the plurality of wafer-side connection terminals at different intervals from the wafer-side connection terminals.
  • a test system having a plurality of apparatus side connection terminals that are electrically connected to a generation unit, and a plurality of transmission lines that electrically connect corresponding wafer side connection terminals and apparatus side connection terminals.
  • a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer including a signal generator that outputs a test signal supplied to each semiconductor chip, and a signal generator A probe device that supplies the received test signal to each semiconductor chip, and a response signal that each semiconductor chip outputs in response to the test signal is received via the probe device, and whether each semiconductor chip is good or bad based on the response signal
  • a probe unit for pitch conversion that is electrically connected to the semiconductor wafer, and a probe wafer for circuit formation that is electrically connected to the probe wafer for pitch conversion.
  • the probe wafer for pitch conversion includes a wafer substrate for pitch conversion and a half of the wafer substrate for pitch conversion.
  • a plurality of wafer-side connection terminals are formed in a one-to-one correspondence with the wafer-side connection terminals, and are electrically connected to the probe wafer for circuit formation.
  • a plurality of first intermediate connection terminals that are connected to each other, and a plurality of transmission lines that electrically connect the corresponding wafer side connection terminals and the first intermediate connection terminals.
  • a wafer substrate for circuit formation provided opposite to a surface on which a plurality of first intermediate connection terminals of the wafer substrate for forming are formed, and a plurality of first wafers formed on the wafer substrate for circuit formation.
  • a plurality of second intermediate connection terminals that are provided in one-to-one correspondence with the intermediate connection terminals and electrically connected to the corresponding first intermediate connection terminals, and at least one for each semiconductor chip.
  • FIG. 2 is an example of a side view of a probe wafer 100.
  • FIG. 2 is a cross-sectional view showing a configuration example of a probe apparatus 200 having a probe wafer 100.
  • FIG. 2 is a conceptual diagram illustrating a configuration example of a control device 10.
  • FIG. FIG. 6 is a view showing another example of a side view of the probe wafer 100.
  • FIG. 6 is a diagram showing another configuration of the probe wafer 100.
  • FIG. 6 is a diagram showing another configuration example of a test system 400.
  • FIG. 2 is a cross-sectional view showing a configuration example of a probe apparatus 200 having a probe wafer 100-1 for pitch conversion and a probe wafer 100-2 for circuit formation.
  • 3 is a diagram illustrating a configuration example of a circuit unit 110.
  • FIG. 3 is a block diagram illustrating a functional configuration example of a test circuit 120.
  • FIG. FIG. 6 is a diagram illustrating another configuration example of the test circuit 120.
  • Logic comparison unit 140 ... Characteristic measurement unit 142 ..Power supply unit, 150 ... pad, 160 ... switch, 170 ... switching unit, 200 ... probe device, 210 ... wafer tray, 212 ... holding member, 220 ... wafer Side membrane, 222 ... Bump, 230 ... Wafer side PCR, 240 ... Device side PCR, 250 ... Device side membrane, 252 ... Bump, 260 ... Device substrate, 270 ... Intermediate PCR, 280 ... Intermediate membrane, 282 ... Bump, 300 ... Semiconductor wafer, 310 ... Semiconductor chip, 400 ... Test system
  • FIG. 1 is a diagram illustrating a configuration example of a test system 400 according to an embodiment.
  • the test system 400 is a system for testing a plurality of semiconductor chips 310 formed on a semiconductor wafer 300 to be tested, and includes a probe wafer 100 and a control device 10.
  • FIG. 1 shows an example of a perspective view of the semiconductor wafer 300 and the probe wafer 100.
  • the semiconductor wafer 300 may be a disk-shaped semiconductor substrate, for example. More specifically, the semiconductor wafer 300 may be silicon, a compound semiconductor, or another semiconductor substrate.
  • the semiconductor chip 310 may be formed on the semiconductor wafer 300 using a semiconductor process such as exposure.
  • the probe wafer 100 electrically connects the semiconductor wafer 300 and the control device 10. More specifically, the probe wafer 100 is disposed between each terminal of the control device 10 and each terminal formed on the semiconductor wafer 300, and the corresponding terminals in the control device 10 and the semiconductor wafer 300 are electrically connected. Connecting.
  • the probe wafer 100 of this example includes a pitch conversion wafer substrate 111 and a plurality of wafer side connection terminals 112 as will be described later with reference to FIG.
  • the control device 10 tests each semiconductor chip 310 of the semiconductor wafer 300 through the probe wafer 100.
  • the control device 10 may supply a test signal to each semiconductor chip 310 via the probe wafer 100.
  • the control device 10 may receive a response signal output from each semiconductor chip 310 according to the test signal via the probe wafer 100, and determine whether each semiconductor chip 310 is good or bad based on the response signal.
  • FIG. 2 is an example of a side view of the probe wafer 100.
  • the probe wafer 100 includes a pitch conversion wafer substrate 111, a wafer side connection terminal 112, a device side connection terminal 114, a through hole 116, a pad 150, and a wiring 117.
  • the pitch conversion wafer substrate 111 is formed of the same semiconductor material as that of the semiconductor wafer 300.
  • the pitch conversion wafer substrate 111 may be a silicon substrate.
  • the pitch converting wafer substrate 111 may be formed of a semiconductor material having substantially the same thermal expansion coefficient as the substrate of the semiconductor wafer 300.
  • the pitch conversion wafer substrate 111 has a wafer connection surface 102 and a device connection surface 104 formed on the back surface of the wafer connection surface 102.
  • the wafer connection surface 102 is formed to face the semiconductor wafer 300 shown in FIG. 1, and the device connection surface 104 is formed to face the control device 10 shown in FIG.
  • the pitch conversion wafer substrate 111 has a wafer connection surface formed in substantially the same shape as the surface on which the semiconductor chip 310 of the semiconductor wafer 300 is formed.
  • the wafer connection surface may have a circular shape having substantially the same diameter as the surface of the semiconductor wafer.
  • the pitch conversion wafer substrate 111 is disposed such that the wafer connection surface faces the semiconductor wafer 300.
  • the pitch converting wafer substrate 111 may be a disk-shaped semiconductor substrate having a diameter larger than that of the semiconductor wafer 300.
  • the plurality of wafer side connection terminals 112 are formed on the wafer connection surface 102 of the pitch conversion wafer substrate 111. Further, at least one wafer side connection terminal 112 is provided for each semiconductor chip 310. For example, one wafer side connection terminal 112 may be provided for each input / output terminal of each semiconductor chip 310. That is, when each semiconductor chip 310 has a plurality of input / output terminals, a plurality of wafer side connection terminals 112 may be provided for each semiconductor chip 310.
  • Each wafer side connection terminal 112 is provided at the same interval as each input / output terminal in the semiconductor wafer 300 and is electrically connected to the input / output terminal of the corresponding semiconductor chip 310.
  • “electrically connected” may refer to a state in which an electric signal can be transmitted between two members.
  • the wafer side connection terminal 112 and the input / output terminal of the semiconductor chip 310 may be electrically connected by direct contact or indirectly contact through another conductor.
  • the wafer side connection terminal 112 and the input / output terminals of the semiconductor chip 310 may be electrically connected in a non-contact state, such as capacitive coupling (electrostatic coupling) or inductive coupling (magnetic coupling).
  • a part of the transmission line between the wafer side connection terminal 112 and the input / output terminal of the semiconductor chip 310 may be an optical transmission line.
  • the plurality of device side connection terminals 114 are formed on the device connection surface 104 of the pitch conversion wafer substrate 111 and are electrically connected to the control device 10. Further, the apparatus side connection terminals 114 are provided in one-to-one correspondence with the plurality of wafer side connection terminals 112. Here, the device side connection terminals 114 are provided at the same intervals as the terminals of the control device 10. Therefore, as shown in FIG. 2, the apparatus side connection terminals 114 may be provided at intervals different from the wafer side connection terminals 112.
  • the through hole 116, the pad 150, and the wiring 117 are formed on the pitch conversion wafer substrate 111, and electrically connect the corresponding wafer side connection terminal 112 and apparatus side connection terminal 114.
  • the pad 150 is provided at a position facing the wafer side connection terminal 112 on the apparatus connection surface 104.
  • the through hole 116 is formed through the pitch conversion wafer substrate 111 such that one end is connected to the wafer side connection terminal 112 and the other end is connected to the pad 150.
  • the wiring 117 electrically connects the pad 150 and the device-side connection terminal 114 on the device connection surface 104. With such a configuration, the apparatus side connection terminals 114 and the wafer side connection terminals 112 having different arrangement intervals are electrically connected.
  • the wafer side connection terminals 112 are arranged at the same intervals as the input terminals so as to be electrically connected to the input terminals of the semiconductor chip 310. For this reason, as shown in FIG. 1, for example, the wafer side connection terminals 112 are provided in a predetermined region for each semiconductor chip 310 at a minute interval.
  • the device-side connection terminals 114 may be provided at intervals wider than the intervals between the plurality of wafer-side connection terminals 112 corresponding to one semiconductor chip 310.
  • the device-side connection terminals 114 may be arranged at equal intervals in the surface of the device connection surface 104 so that the distribution of the device-side connection terminals 114 is substantially uniform.
  • the pitch conversion wafer substrate 111 is formed of the same semiconductor material as the substrate of the semiconductor wafer 300, the probe wafer 100 and the semiconductor can be used even when the ambient temperature fluctuates.
  • the electrical connection with the wafer 300 can be maintained well. For this reason, for example, even when the test is performed by heating the semiconductor wafer 300, the semiconductor wafer 300 can be accurately tested.
  • the pitch conversion wafer substrate 111 is formed of a semiconductor material, a large number of wafer side connection terminals 112 and the like can be easily formed on the pitch conversion wafer substrate 111.
  • the wafer side connection terminal 112, the apparatus side connection terminal 114, the through hole 116, and the wiring 117 can be easily formed by a semiconductor process using exposure or the like. Therefore, a large number of wafer-side connection terminals 112 and the like corresponding to a large number of semiconductor chips 310 can be easily formed on the wafer substrate 111 for pitch conversion.
  • the terminals of the probe wafer 100 may be formed on the pitch conversion wafer substrate 111 by plating, vapor deposition, or the like of a conductive material.
  • the example in which the probe wafer 100 is used in the test system 400 has been described.
  • the use of the probe wafer 100 is not limited to the test system 400.
  • the probe wafer 100 is mounted on the electric device or the like and is electrically connected to the semiconductor wafer 300. Also good.
  • FIG. 3 is a cross-sectional view showing a configuration example of the probe apparatus 200 having the probe wafer 100.
  • each component of the probe device 200 will be described with reference to a diagram in which the components are separated from each other. However, each component of the probe device 200 is arranged in contact with another component adjacent in the vertical direction of FIG.
  • the probe device 200 holds the semiconductor wafer 300 and electrically connects the probe wafer 100 and the semiconductor wafer 300.
  • the probe apparatus 200 includes a wafer tray 210, a wafer side membrane 220, a wafer side PCR 230, a probe wafer 100, an apparatus side PCR 240, an apparatus side membrane 250, and an apparatus substrate 260.
  • Wafer tray 210 holds semiconductor wafer 300.
  • the wafer tray 210 is disposed to face the surface of the semiconductor wafer 300 where the terminals 312 are not formed.
  • the wafer tray 210 may include a holding member 212 that holds the semiconductor wafer 300.
  • the holding member 212 may be a locking member that locks the semiconductor wafer 300 to the wafer tray 210.
  • the holding member 212 may attract the semiconductor wafer 300 to the wafer tray 210.
  • a through hole is formed in the wafer tray 210, and the holding member 212 may suck the semiconductor wafer 300 to the wafer tray 210 through the through hole.
  • the wafer-side membrane 220 is disposed between the semiconductor wafer 300 and the wafer-side PCR 230, and electrically connects the semiconductor wafer 300 and the wafer-side PCR 230.
  • the wafer-side membrane 220 is provided with a plurality of conductive bumps 222 penetrating the front and back of a sheet formed of an insulating material.
  • the bump 222 is electrically connected to each terminal of each semiconductor chip 310 in the semiconductor wafer 300.
  • the bumps 222 may be provided in the same arrangement as the wafer side connection terminals 112 of the probe wafer 100.
  • the wafer-side PCR 230 is disposed between the wafer-side membrane 220 and the probe wafer 100, and electrically connects the bumps 222 of the wafer-side membrane 220 and the wafer-side connection terminals 112 of the probe wafer 100.
  • Wafer-side PCR 230 may be a sheet formed of an anisotropic conductive film that is pressed by bumps 222 and wafer-side connection terminals 112 to electrically connect bumps 222 and wafer-side connection terminals 112.
  • the apparatus-side PCR 240 is disposed between the probe wafer 100 and the apparatus-side membrane 250, and electrically connects the apparatus-side connection terminals 114 of the probe wafer 100 and the bumps 252 of the apparatus-side membrane 250.
  • the device-side PCR 240 may be a sheet formed of an anisotropic conductive film that is pressed by the device-side connection terminals 114 and the bumps 252 to electrically connect the device-side connection terminals 114 and the bumps 252.
  • the device-side membrane 250 is disposed between the device-side PCR 240 and the device substrate 260, and electrically connects the device-side PCR 240 and the device substrate 260.
  • the device-side membrane 250 is provided with a plurality of conductor bumps 252 that penetrate the front and back surfaces of a sheet formed of an insulating material.
  • the bump 252 is electrically connected to each terminal on the device substrate 260.
  • the bumps 252 may be provided in the same arrangement as the device side connection terminals 114 of the probe wafer 100.
  • the configuration of the device substrate 260 from the wafer tray 210 to the device-side membrane 250 is fixed.
  • the configuration from the wafer tray 210 to the apparatus substrate 260 may be fixed by screwing, vacuum suction, or the like.
  • the device substrate 260 electrically connects the control device 10 and each bump 252 of the device-side membrane 250.
  • the device substrate 260 may be a printed circuit board.
  • Each membrane is effective when the area of the terminal (pad) that is electrically connected through the membrane is small, or when the terminal is an aluminum film or the like and an oxide film is formed on the surface. It becomes. For this reason, when the area of the terminal electrically connected through the membrane is sufficiently large, the membrane may be omitted. For example, since the terminal of the device substrate 260 can be easily formed into a large area and gold-plated, the probe device 200 does not have to include the device-side membrane 250.
  • the probe wafer 100 and the semiconductor wafer 300 can be electrically connected. Further, the probe wafer 100 and the control device 10 can be electrically connected.
  • the wafer side membrane 220 is preferably formed of a material having a thermal expansion coefficient comparable to that of the substrate of the semiconductor wafer 300.
  • the apparatus-side membrane 250 is preferably formed of a material having a thermal expansion coefficient comparable to that of the pitch conversion wafer substrate 111.
  • FIG. 4 is a conceptual diagram illustrating a configuration example of the control device 10.
  • the control device 10 includes a main frame 12 and a test head 14.
  • the main frame 12 controls the test head 14 to test each semiconductor chip 310 of the semiconductor wafer 300.
  • the test head 14 generates a test signal in accordance with control from the main frame 12 and supplies the test signal to each semiconductor chip 310 via the probe device 200.
  • the test head 14 may supply the same test signal to each semiconductor chip 310.
  • the test head 14 receives the response signal of each semiconductor chip 310 via the probe device 200.
  • the test head 14 may determine pass / fail of each semiconductor chip 310 based on each response signal.
  • the test head 14 may transmit the pass / fail determination result of each semiconductor chip 310 to the main frame 12. With such a configuration, the semiconductor chip 310 can be tested.
  • the main frame 12 and the test head 14 are shown as separate devices, but the main frame 12 and the test head 14 may be integrated devices.
  • the main frame 12 and the test head 14 can be stored in one housing.
  • FIG. 5 is a view showing another example of a side view of the probe wafer 100.
  • the probe wafer 100 in this example further includes a switch 160 in addition to the configuration of the probe wafer 100 described with reference to FIG.
  • the switch 160 is formed between the pad 150 and the device-side connection terminal 114, and switches whether the pad 150 and the device-side connection terminal 114 are connected via the wiring 117 or not.
  • the switch 160 may switch the connection with a transistor formed by a semiconductor process.
  • the switch 160 may be provided for all of the device side connection terminals 114, or may be provided for some of the device side connection terminals 114. With such a configuration, whether or not the control device 10 and the semiconductor chip 310 are electrically connected can be switched for each pin of the semiconductor chip 310.
  • At least one of the device side connection terminals 114 may receive power supply power to be supplied to the semiconductor chip 310 from the control device 10. For example, for each semiconductor chip 310, at least one device-side connection terminal 114 may receive power supply power from the control device 10. The wafer side connection terminals 112 corresponding to these device side connection terminals 114 receive power supply power via the through holes 116 and supply power supply power to the corresponding semiconductor chips 310.
  • the through hole 116 corresponding to the device side connection terminal 114 that receives power supply power may be filled with a different conductive material from the other through holes 116 that transmit signals.
  • the through-hole 116 that transmits the power supply does not need to transmit a high-frequency signal with high accuracy, and therefore may be filled with a conductive material having a relatively low high-frequency characteristic compared to the other through-holes 116.
  • the through hole 116 that transmits the power supply may be filled with copper, and the other through hole 116 may be filled with gold.
  • FIG. 6 is a diagram showing another configuration of the probe wafer 100.
  • the apparatus connection surface 104 of the probe wafer 100 is shown.
  • the probe wafer 100 in this example further includes a switching unit 170 in addition to the configuration of the probe wafer 100 described with reference to FIG.
  • the switching unit 170 switches which pad 150 the device side connection terminal 114 is connected to. For example, the switching unit 170 is connected to each device side connection terminal 114 and each pad 150 via the wiring 117. Then, the wiring 117 corresponding to each device-side connection terminal 114 may be switched to the wiring 117 corresponding to which pad 150 is electrically connected. For example, the switching unit 170 may switch the connection of these wirings 117 using a plurality of transistors.
  • FIG. 6 illustrates an example in which one switching unit 170 controls the connection of all the wirings 117, but in another example, a plurality of switching units 170 may be used to control the connection of the wirings 117.
  • the probe wafer 100 may be divided into predetermined regions, and each switching unit 170 may control connection of the wirings 117 in the corresponding region.
  • the plurality of switching units 170 are provided corresponding to the plurality of semiconductor chips 310, and each switching unit 170 switches the connection between the wafer side connection terminal 112 and the apparatus side connection terminal 114 corresponding to each semiconductor chip 310. Good.
  • the pad 150, the wiring 117, and the switching unit 170 may be provided on the wafer connection surface 102.
  • one end of the through hole 116 is connected to the device side connection terminal 114 and the other end is connected to the pad 150.
  • the wiring 117 connects each pad 150 and each wafer side connection terminal 112 to the switching unit 170.
  • the switching unit 170 switches to which of the wafer side connection terminals 112 each pad 150 is connected.
  • test module that functions as a power supply module is arranged in a slot corresponding to the device side connection terminal 114 so as to be connected to the device side connection terminal 114 corresponding to the power supply pin of the semiconductor chip 310.
  • the probe wafer 100 of this example can change the connection relationship between the plurality of apparatus side connection terminals 114 and the plurality of wafer side connection terminals 112. For this reason, each test module arranged in an arbitrary slot can be connected to a predetermined terminal 312 of the semiconductor chip 310 by changing the setting in the switching unit 170. That is, the test system 400 of this example can increase the degree of freedom in designing the test head 14.
  • FIG. 7 is a diagram illustrating another configuration example of the test system 400.
  • the test system 400 of this example includes a probe wafer 100-1 for pitch conversion, a probe wafer 100-2 for circuit formation, and a control device 10.
  • the probe wafer 100-1 is provided between the semiconductor wafer 300 and the probe wafer 100-2.
  • the probe wafer 100-2 is provided between the probe wafer 100-1 and the control device 10.
  • Each of the probe wafer 100-1 and the probe wafer 100-2 may have a surface formed in a circular shape having substantially the same diameter as the surface on which the semiconductor chip 310 of the semiconductor wafer 300 is formed.
  • the probe wafer 100-1 may have the same function and configuration as the probe wafer 100 described with reference to FIGS. However, instead of the plurality of apparatus-side connection terminals 114, a plurality of first intermediate connection terminals are formed on the apparatus connection surface 104 of the probe wafer 100-1, and the probe wafer 100 is interposed via the first intermediate connection terminals. -2 is electrically connected.
  • the structure of the first intermediate connection terminal may be the same as that of the device-side connection terminal 114.
  • the probe wafer 100-2 includes a wafer substrate 111-2 for forming a circuit, a plurality of circuit units 110, a plurality of second intermediate connection terminals 115, and a plurality of apparatus side connection terminals.
  • the wafer substrate 111-2 may be formed of the same material as the pitch conversion substrate 111-1 of the probe wafer 100-1.
  • the plurality of second intermediate connection terminals 115 are formed on the surface of the wafer substrate 111-2 facing the probe wafer 100-1.
  • the plurality of second intermediate connection terminals 115 are provided in one-to-one correspondence with the first intermediate connection terminals of the probe wafer 100-1, and are electrically connected to the corresponding first intermediate connection terminals.
  • the probe wafer 100-2 passes signals to and from the probe wafer 100-1 via the second intermediate connection terminal 115.
  • the plurality of device side connection terminals are electrically connected to the control device 10 in the same manner as the device side connection terminal 114 described with reference to FIGS. 1 to 6.
  • Each device-side connection terminal is electrically connected to the corresponding second intermediate connection terminal 115 through a through hole or the like.
  • At least one circuit unit 110 is provided for each semiconductor chip 310.
  • Each circuit unit 110 is formed on the wafer substrate 111-2, and passes signals to and from the corresponding semiconductor chip 310 via the second intermediate connection terminal 115 and the probe wafer 100-1.
  • each circuit unit 110 passes signals to and from the control device 10 via the device-side connection terminals.
  • Each circuit unit 110 may generate a test signal for testing the corresponding semiconductor chip 310 and supply the test signal to the semiconductor chip 310.
  • Each circuit unit 110 may receive a response signal output from the corresponding semiconductor chip 310.
  • Each circuit unit 110 may determine pass / fail of each semiconductor chip 310 by comparing the logic pattern of each response signal with a predetermined expected value pattern.
  • Each circuit unit 110 may have all or part of the functions of the main frame 12 and the test head 14 shown in FIG. With such a configuration, the scale of the control device 10 can be reduced.
  • the control device 10 has a function of notifying the circuit unit 110 of timing such as start of a test, a function of reading a test result in the circuit unit 110, and a function of supplying driving power to the circuit unit 110 and the semiconductor chip 310. If you have.
  • the high-density circuit unit 110 can be easily formed on the wafer substrate 111-2.
  • the high-density circuit unit 110 can be easily formed on the wafer substrate 111 by a semiconductor process using exposure or the like. Therefore, a large number of circuit units 110 corresponding to a large number of semiconductor chips 310 can be easily formed on the wafer substrate 111.
  • the test system 400 of this example As described above, according to the test system 400 of this example, poor contact between terminals due to temperature fluctuations or the like can be reduced. Moreover, the scale of the test system 400 can be reduced. Further, since the probe wafer 100-1 for pitch conversion and the probe wafer 100-2 for circuit formation are provided, for example, when testing the semiconductor wafer 300 having the same test contents and different terminal intervals, the probe for circuit formation is used. Since the wafer 100-2 is commonly used and the probe wafer 100-1 for pitch conversion only needs to be replaced, the test cost can be reduced.
  • FIG. 8 is a cross-sectional view showing a configuration example of a probe apparatus 200 having a probe wafer 100-1 for pitch conversion and a probe wafer 100-2 for circuit formation.
  • the components of the probe device 200 will be described with reference to the separated drawings. However, the components of the probe device 200 are arranged in contact with other components adjacent in the vertical direction of FIG. The
  • the probe apparatus 200 includes a wafer tray 210, a wafer side membrane 220, a wafer side PCR 230, a probe wafer 100, an apparatus side PCR 240, an apparatus side membrane 250, an intermediate PCR 270, an intermediate membrane 280, and an apparatus substrate 260.
  • Wafer tray 210 holds semiconductor wafer 300.
  • the wafer tray 210, the wafer side membrane 220, and the wafer side PCR 230 may have the same functions and structures as the wafer tray 210, the wafer side membrane 220, and the wafer side PCR 230 described in relation to FIG.
  • the wafer-side PCR 230 is disposed between the wafer-side membrane 220 and the probe wafer 100-1, and electrically connects the bumps 222 of the wafer-side membrane 220 and the wafer-side connection terminals 112 on the probe wafer 100-1. Connecting.
  • the probe wafer 100-1 has a plurality of first intermediate connection terminals 113 on the surface facing the intermediate PCR 270.
  • Each of the first intermediate connection terminals 113 may be electrically connected to the corresponding wafer-side connection terminal 112 through the through hole 116, similarly to the apparatus-side connection terminal 114 described with reference to FIG. .
  • the plurality of first intermediate connection terminals 113 are provided in the same arrangement as a second intermediate connection terminal 115 described later. Further, the first intermediate connection terminal 113 may be provided in a different arrangement from the wafer side connection terminal 112.
  • the intermediate PCR 270 is disposed between the probe wafer 100-1 and the intermediate membrane 280, and electrically connects the first intermediate connection terminal 113 on the probe wafer 100-1 and the bump 282 of the intermediate membrane 280.
  • the intermediate PCR 270 is a sheet made of an anisotropic conductive film that is pressed by the first intermediate connection terminal 113 and the bump 282 to electrically connect the first intermediate connection terminal 113 and the bump 282. Good.
  • the intermediate membrane 280 is disposed between the intermediate PCR 270 and the probe wafer 100-2, and electrically connects the intermediate PCR 270 and the probe wafer 100-2.
  • the intermediate membrane 280 is provided with a plurality of conductive bumps 282 penetrating the front and back of the sheet formed of an insulating material.
  • the bump 282 is electrically connected to the second intermediate connection terminal 115 in the probe wafer 100-2.
  • the bumps 282 may be provided in the same arrangement as the second intermediate connection terminals 115 of the probe wafer 100-2.
  • the probe wafer 100-2 has a plurality of second intermediate connections provided in a one-to-one correspondence with the plurality of first intermediate connection terminals 113 on the surface corresponding to the intermediate membrane 280 on the wafer substrate 111-2.
  • a terminal 115 is provided.
  • Each of the second intermediate connection terminals 115 may be electrically connected to the corresponding device side connection terminal 114 through a through hole formed through the wafer substrate 111-2.
  • the second intermediate connection terminal 115 may be provided in the same arrangement as the device side connection terminal 114.
  • the device-side PCR 240, the device-side membrane 250, and the device substrate 260 may have the same functions and structures as the device-side PCR 240, the device-side membrane 250, and the device substrate 260 described with reference to FIG.
  • the device-side PCR 240 is disposed between the probe wafer 100-2 and the device-side membrane 250, and electrically connects the probe wafer 100-2 and the device-side membrane 250. With such a configuration, the semiconductor wafer 300 can be tested using the two probe wafers 100.
  • any membrane may be omitted in the probe apparatus 200 of this example.
  • the probe device 200 may not have the device-side membrane 250.
  • the probe device 200 since the terminals of the probe wafer 100 can be formed with a large area by gold plating or the like, the probe device 200 does not need to have the intermediate membrane 280.
  • FIG. 9 is a diagram illustrating a configuration example of the circuit unit 110.
  • the circuit unit 110 is formed on the surface of the wafer substrate 111-2 facing the control device 10 will be described.
  • the plurality of circuit units 110 formed on the wafer substrate 111-2 may have the same configuration.
  • Each circuit unit 110 includes a plurality of test circuits 120 and a plurality of switching units 118.
  • the circuit unit 110 is provided with a plurality of pads 119. As described with reference to FIGS. 7 and 8, the plurality of pads 119 are electrically connected to the second intermediate connection terminal 115 through the through holes.
  • Each test circuit 120 is connected to the control device 10 via the device-side connection terminal 114.
  • Each test circuit 120 may be supplied with a control signal, power supply power, and the like from the control device 10. Further, during normal operation, the first test circuit 120-1 operates, and the other test circuits 120 operate when the first test circuit 120-1 fails.
  • the plurality of test circuits 120 may be the same circuit.
  • Each switching unit 118 selects an operating test circuit 120 from a plurality of test circuits 120. Further, during normal operation, the first switching unit 118-1 operates, and the other switching units 118 operate when the first switching unit 118-1 fails. Each of the plurality of switching units 118 may be the same circuit.
  • the switching unit 118 connects the selected test circuit 120 to the second intermediate connection terminal 115 via the pad 119 and causes the corresponding semiconductor chip 310 to be tested.
  • the test circuits 120 having semiconductor elements can be formed with high density. Therefore, a plurality of test circuits 120 including a spare circuit can be easily provided in a region corresponding to the semiconductor chip 310.
  • the circuit unit 110 may include a single test circuit 120 and may not include the switching unit 118.
  • FIG. 10 is a block diagram illustrating a functional configuration example of the test circuit 120.
  • the test circuit 120 includes a pattern generation unit 122, a waveform shaping unit 130, a driver 132, a comparator 134, a timing generation unit 136, a logic comparison unit 138, a characteristic measurement unit 140, and a power supply unit 142. Note that the test circuit 120 may have the configuration shown in FIG. 5 for each input / output pin of the semiconductor chip 310 to be connected.
  • the pattern generator 122 generates a logic pattern of the test signal.
  • the pattern generation unit 122 of this example includes a pattern memory 124, an expected value memory 126, and a fail memory 128.
  • the pattern generator 122 may output a logical pattern stored in advance in the pattern memory 124.
  • the pattern memory 124 may store a logical pattern given from the control device 10 before starting the test.
  • the pattern generator 122 may generate the logical pattern based on an algorithm given in advance.
  • the waveform shaping unit 130 shapes the waveform of the test signal based on the logical pattern given from the pattern generation unit 122.
  • the waveform shaping unit 130 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period.
  • the driver 132 outputs a test signal corresponding to the waveform given from the waveform shaping unit 130.
  • the driver 132 may output a test signal in accordance with the timing signal given from the timing generator 136.
  • the driver 132 may output a test signal having the same cycle as the timing signal.
  • the test signal output from the driver 132 is supplied to the corresponding semiconductor chip 310 via the switching unit 118 and the like.
  • the comparator 134 measures the response signal output from the semiconductor chip 310.
  • the comparator 134 may measure the logical pattern of the response signal by sequentially detecting the logical value of the response signal in accordance with the strobe signal supplied from the timing generator 136.
  • the logic comparison unit 138 functions as a determination unit that determines the quality of the corresponding semiconductor chip 310 based on the logic pattern of the response signal measured by the comparator 134. For example, the logic comparison unit 138 may determine the quality of the semiconductor chip 310 based on whether or not the expected value pattern given from the pattern generation unit 122 matches the logic pattern detected by the comparator 134.
  • the pattern generation unit 122 may supply the expected value pattern stored in advance in the expected value memory 126 to the logic comparison unit 138.
  • the expected value memory 126 may store a logic pattern given from the control device 10 before the test is started.
  • the pattern generation unit 122 may generate the expected value pattern based on an algorithm given in advance.
  • the fail memory 128 stores the comparison result in the logical comparison unit 138.
  • the fail memory 128 may store the pass / fail judgment result in the logic comparison unit 138 for each address of the semiconductor chip 310.
  • the control device 10 may read the pass / fail judgment result stored in the fail memory 128.
  • the apparatus side connection terminal 114 may output the pass / fail determination result stored in the fail memory 128 to the control apparatus 10 outside the probe wafer 100-2.
  • the characteristic measurement unit 140 measures the voltage or current waveform output by the driver 132.
  • the characteristic measurement unit 140 may function as a determination unit that determines whether the semiconductor chip 310 is good or not based on whether a waveform of a current or voltage supplied from the driver 132 to the semiconductor chip 310 satisfies a predetermined specification. .
  • the power supply unit 142 supplies power for driving the semiconductor chip 310.
  • the power supply unit 142 may supply power to the semiconductor chip 310 according to the power supplied from the control device 10 during the test. Further, the power supply unit 142 may supply driving power to each component of the test circuit 120.
  • test circuit 120 Since the test circuit 120 has such a configuration, the test system 400 in which the scale of the control device 10 is reduced can be realized.
  • a general-purpose personal computer or the like can be used as the control device 10.
  • FIG. 11 is a diagram illustrating another example of the configuration of the test circuit 120.
  • the test circuit 120 of this example has a part of the configuration of the test circuit 120 described in FIG.
  • the test circuit 120 may include a driver 132, a comparator 134, and a characteristic measurement unit 140.
  • the driver 132, the comparator 134, and the characteristic measurement unit 140 may be the same as the driver 132, the comparator 134, and the characteristic measurement unit 140 described with reference to FIG.
  • control apparatus 10 may include the pattern generation unit 122, the waveform shaping unit 130, the timing generation unit 136, the logic comparison unit 138, and the power supply unit 142 described in FIG.
  • the test circuit 120 outputs a test signal in accordance with a control signal given from the control device 10. Further, the test circuit 120 transmits the measurement result in the comparator 134 to the control device 10. Such a configuration of the test circuit 120 can also reduce the scale of the control device 10.
  • the probe wafer 100 may have one circuit unit 110 for each predetermined number of semiconductor chips 310.
  • each circuit unit 110 may test any selected semiconductor chip 310 among the corresponding plurality of semiconductor chips 310.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブウエハであって、ウエハ接続面、および、ウエハ接続面の裏面に形成される装置接続面を有するピッチ変換用ウエハ基板と、ピッチ変換用ウエハ基板のウエハ接続面に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ウエハ基板の装置接続面に、複数のウエハ側接続端子と一対一に対応して、ウエハ側接続端子とは異なる間隔で形成され、外部の装置と電気的に接続する複数の装置側接続端子と、対応するウエハ側接続端子および装置側接続端子を電気的に接続する複数の伝送路とを備えるプローブウエハを提供する。

Description

プローブウエハ、プローブ装置、および、試験システム
　本発明は、プローブウエハ、プローブ装置、および、試験システムに関する。本発明は、特に、複数の半導体チップが形成される半導体ウエハと電気的に接続するプローブウエハに関する。
　半導体チップの試験において、複数の半導体チップが形成された半導体ウエハの状態で、各半導体チップの良否を試験する装置が知られている（例えば、特許文献１参照）。当該装置は、複数の半導体チップと一括して電気的に接続可能なプローブカードを備えることが考えられる。
　プローブカードは、試験装置の試験基板と、半導体ウエハとの間に配置される。ここで、試験基板における端子配列間隔と、半導体ウエハにおける端子配列間隔とが異なる場合、プローブカードに当該端子配列間隔を吸収する機能を持たせることが考えられる。例えば、プローブカードの表面および裏面において異なる間隔で端子を配置して試験基板および半導体ウエハと電気的に接続する。そして、プローブカード内で、表面および裏面の対応する端子を接続することが考えられる。
特開２００２－２２２８３９号公報 国際公開第２００３／０６２８３７号パンフレット
　一般にプローブカードは、プリント基板等を用いて形成される（例えば、特許文献２参照）。当該プリント基板に複数のプローブピンを形成することで、複数の半導体チップと一括して電気的に接続することができる。
　しかし、半導体ウエハとプリント基板とは熱膨張率が異なるので、試験時における半導体チップの発熱、加熱試験時、または、冷却試験等により温度が変動すると、半導体チップとプローブカードとの間の電気的な接続がはずれることも考えられる。係る課題は、大面積の半導体ウエハに形成される半導体チップの試験時に、より顕著となる。
　そこで本発明は、上記の課題を解決することのできるプローブウエハ、プローブ装置、および、試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブウエハであって、ウエハ接続面、および、ウエハ接続面の裏面に形成される装置接続面を有するピッチ変換用ウエハ基板と、ピッチ変換用ウエハ基板のウエハ接続面に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ウエハ基板の装置接続面に、複数のウエハ側接続端子と一対一に対応して、ウエハ側接続端子とは異なる間隔で形成され、外部の装置と電気的に接続する複数の装置側接続端子と、対応するウエハ側接続端子および装置側接続端子を電気的に接続する複数の伝送路とを備えるプローブウエハを提供する。
　本発明の第２の形態においては、複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、半導体ウエハと電気的に接続されるピッチ変換用のプローブウエハと、ピッチ変換用のプローブウエハと電気的に接続される回路形成用のプローブウエハとを備え、ピッチ変換用のプローブウエハは、ピッチ変換用のウエハ基板と、ピッチ変換用のウエハ基板の半導体ウエハと対向する面に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ピッチ変換用のウエハ基板の回路形成用のプローブウエハと対向する面に、複数のウエハ側接続端子と一対一に対応して、ウエハ側接続端子とは異なる間隔で形成され、回路形成用のプローブウエハと電気的に接続する複数の第１の中間接続端子と、対応するウエハ側接続端子および第１の中間接続端子を電気的に接続する複数の伝送路とを有し、回路形成用のプローブウエハは、ピッチ変換用のウエハ基板の複数の第１の中間接続端子が形成される面と対向して設けられる回路形成用のウエハ基板と、回路形成用のウエハ基板に形成され、複数の第１の中間接続端子と一対一に対応して設けられ、対応する第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップに与えるべき信号を生成し、中間接続端子およびウエハ側接続端子を介して、対応する半導体チップに信号を供給する複数の回路部とを有するプローブ装置を提供する。
　本発明の第３の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、それぞれの半導体チップに供給する試験信号を出力する信号生成部と、信号生成部から受け取った試験信号をそれぞれの半導体チップに供給するプローブウエハと、それぞれの半導体チップが試験信号に応じて出力する応答信号を、プローブウエハを介して受け取り、応答信号に基づいてそれぞれの半導体チップの良否を判定する判定部とを備え、プローブウエハは、ウエハ接続面、および、ウエハ接続面の裏面に形成される装置接続面を有するピッチ変換用ウエハ基板と、ピッチ変換用ウエハ基板のウエハ接続面に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ウエハ基板の装置接続面に、複数のウエハ側接続端子と一対一に対応して、ウエハ側接続端子とは異なる間隔で形成され、信号生成部と電気的に接続する複数の装置側接続端子と、対応するウエハ側接続端子および装置側接続端子を電気的に接続する複数の伝送路とを有する試験システムを提供する。
　本発明の第４の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、それぞれの半導体チップに供給する試験信号を出力する信号生成部と、信号生成部から受け取った試験信号をそれぞれの半導体チップに供給するプローブ装置と、それぞれの半導体チップが試験信号に応じて出力する応答信号を、プローブ装置を介して受け取り、応答信号に基づいてそれぞれの半導体チップの良否を判定する判定部とを備え、プローブ装置は、半導体ウエハと電気的に接続されるピッチ変換用のプローブウエハと、ピッチ変換用のプローブウエハと電気的に接続される回路形成用のプローブウエハとを有し、ピッチ変換用のプローブウエハは、ピッチ変換用のウエハ基板と、ピッチ変換用のウエハ基板の半導体ウエハと対向する面に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ピッチ変換用のウエハ基板の回路形成用のプローブウエハと対向する面に、複数のウエハ側接続端子と一対一に対応して、ウエハ側接続端子とは異なる間隔で形成され、回路形成用のプローブウエハと電気的に接続する複数の第１の中間接続端子と、対応するウエハ側接続端子および第１の中間接続端子を電気的に接続する複数の伝送路とを含み、回路形成用のプローブウエハは、ピッチ変換用のウエハ基板の複数の第１の中間接続端子が形成される面と対向して設けられる回路形成用のウエハ基板と、回路形成用のウエハ基板に形成され、複数の第１の中間接続端子と一対一に対応して設けられ、対応する第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、それぞれの半導体チップに対して少なくとも一つずつ設けられ、中間接続端子およびウエハ側接続端子を介して、対応する半導体チップを試験する複数の回路部とを含む試験システムを提供する。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
一つの実施形態に係る試験システム４００の構成例を示す図である。 プローブウエハ１００の側面図の一例である。 プローブウエハ１００を有するプローブ装置２００の構成例を示す断面図である。 制御装置１０の構成例を示す概念図である。 プローブウエハ１００の側面図の他例を示す図である。 プローブウエハ１００の他の構成を示す図である。 試験システム４００の他の構成例を示す図である。 ピッチ変換用のプローブウエハ１００－１および回路形成用のプローブウエハ１００－２を有するプローブ装置２００の構成例を示す断面図である。 回路部１１０の構成例を示す図である。 試験回路１２０の機能構成例を示すブロック図である。 試験回路１２０の他の構成例を示す図である。
符号の説明
１０・・・制御装置、１２・・・メインフレーム、１４・・・テストヘッド、１００・・・プローブウエハ、１０２・・・ウエハ接続面、１０４・・・装置接続面、１１１・・・ウエハ基板、１１２・・・ウエハ側接続端子、１１３・・・第１の中間接続端子、１１４・・・装置側接続端子、１１５・・・第２の中間接続端子、１１６・・・スルーホール、１１７・・・配線、１１８・・・切替部、１１９・・・パッド、１２０・・・試験回路、１２２・・・パターン発生部、１２４・・・パターンメモリ、１２６・・・期待値メモリ、１２８・・・フェイルメモリ、１３０・・・波形成形部、１３２・・・ドライバ、１３４・・・コンパレータ、１３６・・・タイミング発生部、１３８・・・論理比較部、１４０・・・特性測定部、１４２・・・電源供給部、１５０・・・パッド、１６０・・・スイッチ、１７０・・・切替部、２００・・・プローブ装置、２１０・・・ウエハトレイ、２１２・・・保持部材、２２０・・・ウエハ側メンブレン、２２２・・・バンプ、２３０・・・ウエハ側ＰＣＲ、２４０・・・装置側ＰＣＲ、２５０・・・装置側メンブレン、２５２・・・バンプ、２６０・・・装置基板、２７０・・・中間ＰＣＲ、２８０・・・中間メンブレン、２８２・・・バンプ、３００・・・半導体ウエハ、３１０・・・半導体チップ、４００・・・試験システム
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、一つの実施形態に係る試験システム４００の構成例を示す図である。試験システム４００は、試験対象の半導体ウエハ３００に形成された複数の半導体チップ３１０を試験するシステムであって、プローブウエハ１００および制御装置１０を備える。なお図１では、半導体ウエハ３００およびプローブウエハ１００の斜視図の一例を示す。
　半導体ウエハ３００は、例えば円盤状の半導体基板であってよい。より具体的には、半導体ウエハ３００はシリコン、化合物半導体、その他の半導体基板であってよい。また、半導体チップ３１０は、半導体ウエハ３００において露光等の半導体プロセスを用いて形成されてよい。
　プローブウエハ１００は、半導体ウエハ３００と、制御装置１０とを電気的に接続する。より具体的には、プローブウエハ１００は、制御装置１０の各端子と、半導体ウエハ３００に形成された各端子との間に配置され、制御装置１０および半導体ウエハ３００において対応する端子を電気的に接続する。本例のプローブウエハ１００は、図２において後述するように、ピッチ変換用ウエハ基板１１１および複数のウエハ側接続端子１１２を有する。
　制御装置１０は、プローブウエハ１００を介して、半導体ウエハ３００のそれぞれの半導体チップ３１０を試験する。例えば制御装置１０は、プローブウエハ１００を介して、それぞれの半導体チップ３１０に試験信号を供給してよい。また、制御装置１０は、それぞれの半導体チップ３１０が試験信号に応じて出力する応答信号を、プローブウエハ１００を介して受け取り、応答信号に基づいてそれぞれの半導体チップ３１０の良否を判定してよい。
　図２は、プローブウエハ１００の側面図の一例である。図１および図２に示すように、プローブウエハ１００は、ピッチ変換用ウエハ基板１１１、ウエハ側接続端子１１２、装置側接続端子１１４、スルーホール１１６、パッド１５０、および、配線１１７を有する。
　ピッチ変換用ウエハ基板１１１は、半導体ウエハ３００の基板と同一の半導体材料で形成される。例えばピッチ変換用ウエハ基板１１１は、シリコン基板であってよい。また、ピッチ変換用ウエハ基板１１１は、半導体ウエハ３００の基板と略同一の熱膨張率を有する半導体材料で形成されてもよい。また、ピッチ変換用ウエハ基板１１１は、図２に示すように、ウエハ接続面１０２、および、ウエハ接続面１０２の裏面に形成される装置接続面１０４を有する。ウエハ接続面１０２は、図１に示した半導体ウエハ３００と対向して形成され、装置接続面１０４は、図１に示した制御装置１０と対向して形成される。
　また、ピッチ変換用ウエハ基板１１１は、半導体ウエハ３００の半導体チップ３１０が形成される面と、略同一の形状に形成されたウエハ接続面を有する。ウエハ接続面は、半導体ウエハの面と略同一の直径の円形状を有してよい。ピッチ変換用ウエハ基板１１１は、ウエハ接続面が半導体ウエハ３００と対向するように配置される。また、ピッチ変換用ウエハ基板１１１は、半導体ウエハ３００より大きい直径の円盤状の半導体基板であってもよい。
　複数のウエハ側接続端子１１２は、ピッチ変換用ウエハ基板１１１のウエハ接続面１０２に形成される。また、ウエハ側接続端子１１２は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられる。例えばウエハ側接続端子１１２は、それぞれの半導体チップ３１０のそれぞれの入出力端子に対して、一つずつ設けられてよい。つまり、それぞれの半導体チップ３１０が複数の入出力端子を有する場合、ウエハ側接続端子１１２は、それぞれの半導体チップ３１０に対して複数個ずつ設けられてよい。
　それぞれのウエハ側接続端子１１２は、半導体ウエハ３００におけるそれぞれの入出力端子と同一の間隔で設けられ、対応する半導体チップ３１０の入出力端子と電気的に接続される。なお、電気的に接続するとは、２つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子は、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。また、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子は、容量結合（静電結合）または誘導結合（磁気結合）等のように、非接触の状態で電気的に接続されてもよい。また、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子の間の伝送線路の一部が、光学的な伝送線路であってもよい。
　複数の装置側接続端子１１４は、ピッチ変換用ウエハ基板１１１の装置接続面１０４に形成され、制御装置１０と電気的に接続される。また、装置側接続端子１１４は、複数のウエハ側接続端子１１２と一対一に対応して設けられる。ここで、装置側接続端子１１４は、制御装置１０の端子と同一の間隔で設けられる。このため図２に示すように、装置側接続端子１１４は、ウエハ側接続端子１１２とは異なる間隔で設けられてよい。
　スルーホール１１６、パッド１５０、および配線１１７は、ピッチ変換用ウエハ基板１１１に形成され、対応するウエハ側接続端子１１２および装置側接続端子１１４を電気的に接続する。例えば、パッド１５０は、装置接続面１０４において、ウエハ側接続端子１１２と対向する位置に設けられる。スルーホール１１６は、一端がウエハ側接続端子１１２に接続され、他端がパッド１５０に接続されるように、ピッチ変換用ウエハ基板１１１を貫通して形成される。また、配線１１７は、装置接続面１０４において、パッド１５０および装置側接続端子１１４を電気的に接続する。このような構成により、配列間隔が異なる装置側接続端子１１４およびウエハ側接続端子１１２を電気的に接続する。
　例えば、ウエハ側接続端子１１２は、半導体チップ３１０の各入力端子と電気的に接続するべく、各入力端子と同一の間隔で配置される。このため、ウエハ側接続端子１１２は、例えば図１に示すように、半導体チップ３１０毎に予め定められた領域に、微小な間隔で設けられる。
　これに対し、それぞれの装置側接続端子１１４は、一つの半導体チップ３１０に対応する複数のウエハ側接続端子１１２の間隔より広い間隔で設けられてよい。例えば装置側接続端子１１４は、装置接続面１０４の面内において、装置側接続端子１１４の分布が略均等となるように等間隔に配置されてよい。
　本例のプローブウエハ１００は、ピッチ変換用ウエハ基板１１１が、半導体ウエハ３００の基板と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、プローブウエハ１００と半導体ウエハ３００との間の電気的な接続を良好に維持することができる。このため、例えば半導体ウエハ３００を加熱して試験を行うような場合であっても、半導体ウエハ３００を精度よく試験することができる。
　また、ピッチ変換用ウエハ基板１１１が半導体材料で形成されるので、ピッチ変換用ウエハ基板１１１に多数のウエハ側接続端子１１２等を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、ウエハ側接続端子１１２、装置側接続端子１１４、スルーホール１１６、および、配線１１７を容易に形成することができる。このため、多数の半導体チップ３１０に対応する多数のウエハ側接続端子１１２等を、ピッチ変換用ウエハ基板１１１に容易に形成することができる。また、プローブウエハ１００の端子は、導電材料をメッキ、蒸着等することでピッチ変換用ウエハ基板１１１に形成されてよい。
　なお本例では、プローブウエハ１００を、試験システム４００に用いる例を説明したが、プローブウエハ１００の用途は、試験システム４００に限定されない。例えば、半導体ウエハ３００に形成された状態で複数の半導体チップ３１０が電気機器等に使用される場合、プローブウエハ１００は、当該電気機器等に実装されて、半導体ウエハ３００と電気的に接続されてもよい。
　図３は、プローブウエハ１００を有するプローブ装置２００の構成例を示す断面図である。本例では、プローブ装置２００の各構成要素を離間させた図を用いて説明するが、プローブ装置２００の各構成要素は、図３の上下方向において隣り合う他の構成要素と接触して配置される。プローブ装置２００は、半導体ウエハ３００を保持して、プローブウエハ１００および半導体ウエハ３００を電気的に接続させる。
　プローブ装置２００は、ウエハトレイ２１０、ウエハ側メンブレン２２０、ウエハ側ＰＣＲ２３０、プローブウエハ１００、装置側ＰＣＲ２４０、装置側メンブレン２５０、および、装置基板２６０を有する。ウエハトレイ２１０は半導体ウエハ３００を保持する。例えばウエハトレイ２１０は、半導体ウエハ３００の端子３１２が形成されていない面と対向して配置される。また、ウエハトレイ２１０は、半導体ウエハ３００を保持する保持部材２１２を有してよい。
　保持部材２１２は、半導体ウエハ３００をウエハトレイ２１０に係止する係止部材であってよい。また保持部材２１２は、半導体ウエハ３００をウエハトレイ２１０に吸着してもよい。この場合、ウエハトレイ２１０には貫通孔が形成されており、保持部材２１２は、当該貫通孔を介して半導体ウエハ３００をウエハトレイ２１０に吸着してよい。
　ウエハ側メンブレン２２０は、半導体ウエハ３００およびウエハ側ＰＣＲ２３０の間に配置され、半導体ウエハ３００およびウエハ側ＰＣＲ２３０を電気的に接続する。ウエハ側メンブレン２２０は、絶縁材料で形成されたシートの表裏を貫通する、複数の導電体のバンプ２２２が設けられる。バンプ２２２は、半導体ウエハ３００における各半導体チップ３１０の各端子と電気的に接続する。バンプ２２２は、プローブウエハ１００のウエハ側接続端子１１２と同一の配置で設けられてよい。
　ウエハ側ＰＣＲ２３０は、ウエハ側メンブレン２２０およびプローブウエハ１００の間に配置され、ウエハ側メンブレン２２０のバンプ２２２と、プローブウエハ１００のウエハ側接続端子１１２とを電気的に接続する。ウエハ側ＰＣＲ２３０は、バンプ２２２およびウエハ側接続端子１１２により押圧されることでバンプ２２２およびウエハ側接続端子１１２を電気的に接続する、異方性導電膜で形成されたシートであってよい。
　装置側ＰＣＲ２４０は、プローブウエハ１００および装置側メンブレン２５０の間に配置され、プローブウエハ１００の装置側接続端子１１４と、装置側メンブレン２５０のバンプ２５２とを電気的に接続する。装置側ＰＣＲ２４０は、装置側接続端子１１４およびバンプ２５２により押圧されることで装置側接続端子１１４およびバンプ２５２を電気的に接続する、異方性導電膜で形成されたシートであってよい。
　装置側メンブレン２５０は、装置側ＰＣＲ２４０および装置基板２６０の間に配置され、装置側ＰＣＲ２４０および装置基板２６０を電気的に接続する。装置側メンブレン２５０は、絶縁材料で形成されたシートの表裏を貫通する複数の導電体のバンプ２５２が設けられる。バンプ２５２は、装置基板２６０における各端子と電気的に接続する。バンプ２５２は、プローブウエハ１００の装置側接続端子１１４と同一の配置で設けられてよい。
　装置基板２６０は、ウエハトレイ２１０から装置側メンブレン２５０までの構成が固定される。例えば、ネジ止め、真空吸着等により、ウエハトレイ２１０から装置基板２６０までの構成を固定してよい。また、装置基板２６０は、制御装置１０と、装置側メンブレン２５０の各バンプ２５２とを電気的に接続する。装置基板２６０は、プリント基板であってよい。
　なお、それぞれのメンブレンは、メンブレンを介して電気的に接続される端子（パッド）の面積が小さいか、または、端子がアルミ膜等であり、表面に酸化膜が形成されるような場合に有効となる。このため、メンブレンを介して電気的に接続される端子の面積が十分に大きいような場合、メンブレンを省略してもよい。例えば、装置基板２６０の端子は、大面積且つ金メッキ等にすることが容易であるので、プローブ装置２００は、装置側メンブレン２５０を有さずともよい。
　このような構成により、プローブウエハ１００および半導体ウエハ３００を電気的に接続することができる。また、プローブウエハ１００および制御装置１０を電気的に接続することができる。なお、ウエハ側メンブレン２２０は、半導体ウエハ３００の基板と同程度の熱膨張率を有する材料で形成されることが好ましい。また、装置側メンブレン２５０は、ピッチ変換用ウエハ基板１１１と同程度の熱膨張率を有する材料で形成されることが好ましい。
　図４は、制御装置１０の構成例を示す概念図である。制御装置１０は、メインフレーム１２およびテストヘッド１４を有する。メインフレーム１２は、テストヘッド１４を制御して、半導体ウエハ３００のそれぞれの半導体チップ３１０を試験させる。テストヘッド１４は、メインフレーム１２からの制御に応じて試験信号を生成して、プローブ装置２００を介してそれぞれの半導体チップ３１０に供給する。例えばテストヘッド１４は、それぞれの半導体チップ３１０に対して同一の試験信号を供給してよい。
　また、テストヘッド１４は、プローブ装置２００を介してそれぞれの半導体チップ３１０の応答信号を受け取る。テストヘッド１４は、それぞれの応答信号に基づいて、それぞれの半導体チップ３１０の良否を判定してよい。テストヘッド１４は、それぞれの半導体チップ３１０の良否判定結果を、メインフレーム１２に伝送してよい。このような構成により、半導体チップ３１０を試験することができる。
　なお、図４においては、メインフレーム１２およびテストヘッド１４を別個の装置として示しているが、メインフレーム１２およびテストヘッド１４は、一体の装置であってもよい。例えば、制御装置１０が有するテストリソースが少ない場合、メインフレーム１２およびテストヘッド１４を一つの筐体に格納することができる。
　図５は、プローブウエハ１００の側面図の他例を示す図である。本例におけるプローブウエハ１００は、図２に関連して説明したプローブウエハ１００の構成に加え、スイッチ１６０を更に有する。
　スイッチ１６０は、パッド１５０と、装置側接続端子１１４との間に形成され、パッド１５０および装置側接続端子１１４とを配線１１７を介して接続するか否かを切り替える。スイッチ１６０は、半導体プロセスで形成されるトランジスタにより、当該接続を切り替えてよい。
　スイッチ１６０は、全ての装置側接続端子１１４に対して設けられてよく、また、一部の装置側接続端子１１４に対して設けられてもよい。このような構成により、制御装置１０と、半導体チップ３１０とを電気的に接続するか否かを、半導体チップ３１０のピン毎に切り替えることができる。
　また、装置側接続端子１１４の少なくとも一つは、制御装置１０から、半導体チップ３１０に供給すべき電源電力を受け取ってよい。例えば、半導体チップ３１０毎に、少なくとも一つの装置側接続端子１１４が、制御装置１０から電源電力を受け取ってよい。これらの装置側接続端子１１４に対応するウエハ側接続端子１１２は、スルーホール１１６を介して電源電力を受け取り、対応する半導体チップ３１０に電源電力を供給する。
　なお、電源電力を受け取る装置側接続端子１１４に対応するスルーホール１１６には、信号を伝送する他のスルーホール１１６とは異なる導電材料が充填されてよい。例えば、電源電力を伝送するスルーホール１１６は、高周波の信号を精度よく伝送せずともよいので、他のスルーホール１１６よりも、高周波特性が比較的に低い導電材料を充填してよい。例えば、電源電力を伝送するスルーホール１１６には銅が充填されてよく、他のスルーホール１１６には金が充填されてよい。
　図６は、プローブウエハ１００の他の構成を示す図である。図６においては、プローブウエハ１００の装置接続面１０４を示す。本例におけるプローブウエハ１００は、図２に関連して説明したプローブウエハ１００の構成に加え、切替部１７０を更に有する。
　切替部１７０は、それぞれの装置側接続端子１１４を、いずれのパッド１５０に接続するかを切り替える。例えば切替部１７０は、それぞれの装置側接続端子１１４、および、それぞれのパッド１５０と配線１１７を介して接続される。そして、それぞれの装置側接続端子１１４に対応する配線１１７を、いずれのパッド１５０に対応する配線１１７に電気的に接続するかを切り替えてよい。例えば切替部１７０は、複数のトランジスタを用いて、これらの配線１１７の接続を切り替えてよい。
　なお図６では、一つの切替部１７０が全ての配線１１７の接続を制御する例を示したが、他の例では、複数の切替部１７０を用いて配線１１７の接続を制御してもよい。例えば、プローブウエハ１００を所定の領域毎に分割して、それぞれの切替部１７０は、対応する領域内における配線１１７の接続を制御してもよい。複数の切替部１７０は、複数の半導体チップ３１０に対応して設けられ、それぞれの切替部１７０は、各半導体チップ３１０に対応するウエハ側接続端子１１２および装置側接続端子１１４との接続を切り替えてよい。
　また、パッド１５０、配線１１７、および、切替部１７０は、ウエハ接続面１０２に設けられてもよい。この場合、スルーホール１１６は、一端が装置側接続端子１１４に接続され、他端がパッド１５０に接続される。また、配線１１７は、それぞれのパッド１５０、および、それぞれのウエハ側接続端子１１２を切替部１７０に接続する。切替部１７０は、それぞれのパッド１５０を、いずれのウエハ側接続端子１１２に接続するかを切り替える。
　一般に、複数の装置側接続端子１１４に接続される制御装置１０の複数の試験モジュールに対しては、その機能に応じて、テストヘッド１４のいずれのスロットに配置すべきかが定められる。例えば、電源供給モジュールとして機能する試験モジュールは、半導体チップ３１０の電源ピンに対応する装置側接続端子１１４に接続すべく、当該装置側接続端子１１４に対応するスロットに配置される。
　これに対し、本例のプローブウエハ１００は、複数の装置側接続端子１１４と、複数のウエハ側接続端子１１２との接続関係を変更することができる。このため、任意のスロットに配置されたそれぞれの試験モジュールを、切替部１７０における設定を変更することで、半導体チップ３１０の所定の端子３１２に接続することができる。つまり、本例の試験システム４００は、テストヘッド１４の設計の自由度を高めることができる。
　図７は、試験システム４００の他の構成例を示す図である。本例の試験システム４００は、ピッチ変換用のプローブウエハ１００－１、回路形成用のプローブウエハ１００－２、および、制御装置１０を備える。プローブウエハ１００－１は、半導体ウエハ３００と、プローブウエハ１００－２との間に設けられる。また、プローブウエハ１００－２は、プローブウエハ１００－１と、制御装置１０との間に設けられる。プローブウエハ１００－１およびプローブウエハ１００－２のそれぞれは、半導体ウエハ３００の半導体チップ３１０が形成される面と略同一の直径の円形状に形成された面を有してよい。
　プローブウエハ１００－１は、図１から図６に関連して説明したプローブウエハ１００と同一の機能および構成を有してよい。ただし、プローブウエハ１００－１の装置接続面１０４には、複数の装置側接続端子１１４に代えて、複数の第１の中間接続端子が形成され、第１の中間接続端子を介してプローブウエハ１００－２と電気的に接続される。第１の中間接続端子の構造は、装置側接続端子１１４と同一であってよい。
　プローブウエハ１００－２は、回路形成用のウエハ基板１１１－２、複数の回路部１１０、複数の第２の中間接続端子１１５、および、複数の装置側接続端子を有する。ウエハ基板１１１－２は、プローブウエハ１００－１のピッチ変換用の基板１１１－１と同一の材料で形成されてよい。
　複数の第２の中間接続端子１１５は、ウエハ基板１１１－２においてプローブウエハ１００－１と対向する面に形成される。複数の第２の中間接続端子１１５は、プローブウエハ１００－１の第１の中間接続端子と一対一に対応して設けられ、それぞれ対応する第１の中間接続端子と電気的に接続される。プローブウエハ１００－２は、第２の中間接続端子１１５を介して、プローブウエハ１００－１と信号を受け渡す。
　複数の装置側接続端子は、図１から図６に関連して説明した装置側接続端子１１４と同様に、制御装置１０と電気的に接続される。また、それぞれの装置側接続端子は、対応する第２の中間接続端子１１５と、スルーホール等を介して電気的に接続される。
　回路部１１０は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられる。それぞれの回路部１１０は、ウエハ基板１１１－２に形成され、第２の中間接続端子１１５、および、プローブウエハ１００－１を介して、対応する半導体チップ３１０と信号を受け渡す。また、それぞれの回路部１１０は、装置側接続端子を介して、制御装置１０と信号を受け渡す。
　それぞれの回路部１１０は、対応する半導体チップ３１０を試験する試験信号を生成して、半導体チップ３１０に供給してよい。また、それぞれの回路部１１０は、対応する半導体チップ３１０が出力する応答信号を受け取ってよい。それぞれの回路部１１０は、それぞれの応答信号の論理パターンと、予め定められた期待値パターンとを比較することで、それぞれの半導体チップ３１０の良否を判定してよい。
　それぞれの回路部１１０は、図４に示したメインフレーム１２およびテストヘッド１４の機能の全て若しくは一部を有してよい。このような構成により、制御装置１０の規模を低減することができる。例えば制御装置１０は、回路部１１０に対して試験の開始等のタイミングを通知する機能、回路部１１０における試験結果を読み出す機能、回路部１１０および半導体チップ３１０の駆動電力を供給する機能の各機能を有すればよい。
　また、ウエハ基板１１１－２が半導体材料で形成されるので、ウエハ基板１１１－２に高密度の回路部１１０を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、ウエハ基板１１１に高密度の回路部１１０を容易に形成することができる。このため、多数の半導体チップ３１０に対応する多数の回路部１１０を、ウエハ基板１１１に容易に形成することができる。
　以上説明したように、本例の試験システム４００によれば、温度変動等による端子間の接触不良を低減することができる。また、試験システム４００の規模を低減することができる。また、ピッチ変換用のプローブウエハ１００－１および回路形成用のプローブウエハ１００－２を設けるので、例えば、試験内容が同一で、端子間隔が異なる半導体ウエハ３００を試験する場合、回路形成用のプローブウエハ１００－２を共通に用い、ピッチ変換用のプローブウエハ１００－１を交換すればよいので、試験コストを低減することができる。
　図８は、ピッチ変換用のプローブウエハ１００－１および回路形成用のプローブウエハ１００－２を有するプローブ装置２００の構成例を示す断面図である。本例では、プローブ装置２００の各構成要素を離間させた図を用いて説明するが、プローブ装置２００の各構成要素は、図８の上下方向において隣り合う他の構成要素と接触して配置される。
　プローブ装置２００は、ウエハトレイ２１０、ウエハ側メンブレン２２０、ウエハ側ＰＣＲ２３０、プローブウエハ１００、装置側ＰＣＲ２４０、装置側メンブレン２５０、中間ＰＣＲ２７０、中間メンブレン２８０、および、装置基板２６０を有する。ウエハトレイ２１０は半導体ウエハ３００を保持する。
　ウエハトレイ２１０、ウエハ側メンブレン２２０、および、ウエハ側ＰＣＲ２３０は、図３に関連して説明したウエハトレイ２１０、ウエハ側メンブレン２２０、および、ウエハ側ＰＣＲ２３０と同一の機能および構造を有してよい。なお、ウエハ側ＰＣＲ２３０は、ウエハ側メンブレン２２０と、プローブウエハ１００－１との間に配置され、ウエハ側メンブレン２２０のバンプ２２２と、プローブウエハ１００－１におけるウエハ側接続端子１１２とを電気的に接続する。
　また、プローブウエハ１００－１は、中間ＰＣＲ２７０と対向する面に、複数の第１の中間接続端子１１３を有する。それぞれの第１の中間接続端子１１３は、図２に関連して説明した装置側接続端子１１４と同様に、スルーホール１１６を介して、対応するウエハ側接続端子１１２と電気的に接続されてよい。また、複数の第１の中間接続端子１１３は、後述する第２の中間接続端子１１５と同一の配置で設けられる。また、第１の中間接続端子１１３は、ウエハ側接続端子１１２とは異なる配置で設けられてよい。
　中間ＰＣＲ２７０は、プローブウエハ１００－１と、中間メンブレン２８０との間に配置され、プローブウエハ１００－１における第１の中間接続端子１１３と、中間メンブレン２８０のバンプ２８２とを電気的に接続する。中間ＰＣＲ２７０は、第１の中間接続端子１１３およびバンプ２８２により押圧されることで第１の中間接続端子１１３およびバンプ２８２を電気的に接続する、異方性導電膜で形成されたシートであってよい。
　中間メンブレン２８０は、中間ＰＣＲ２７０と、プローブウエハ１００－２との間に配置され、中間ＰＣＲ２７０とプローブウエハ１００－２とを電気的に接続する。中間メンブレン２８０は、絶縁材料で形成されたシートの表裏を貫通する複数の導電体のバンプ２８２が設けられる。バンプ２８２は、プローブウエハ１００－２における第２の中間接続端子１１５と電気的に接続する。バンプ２８２は、プローブウエハ１００－２の第２の中間接続端子１１５と同一の配置で設けられてよい。
　また、プローブウエハ１００－２は、ウエハ基板１１１－２において中間メンブレン２８０と対応する面に、複数の第１の中間接続端子１１３と一対一に対応して設けられた複数の第２の中間接続端子１１５を有する。それぞれの第２の中間接続端子１１５は、ウエハ基板１１１－２を貫通して形成されるスルーホールを介して、対応する装置側接続端子１１４と電気的に接続されてよい。第２の中間接続端子１１５は、装置側接続端子１１４と同一の配置で設けられてよい。
　装置側ＰＣＲ２４０、装置側メンブレン２５０、および、装置基板２６０は、図３に関連して説明した装置側ＰＣＲ２４０、装置側メンブレン２５０、および、装置基板２６０と同一の機能および構造を有してよい。なお、装置側ＰＣＲ２４０は、プローブウエハ１００－２と、装置側メンブレン２５０との間に配置され、プローブウエハ１００－２と、装置側メンブレン２５０とを電気的に接続する。このような構成により、２つのプローブウエハ１００を用いて半導体ウエハ３００を試験することができる。
　なお、図３に関連して説明したように、本例のプローブ装置２００においても、いずれかのメンブレンを省略してよい。例えば、図３に関連して説明した例と同様に、プローブ装置２００は、装置側メンブレン２５０を有さずともよい。また、プローブウエハ１００の端子も、大面積且つ金メッキ等で形成することが比較的に容易であるので、プローブ装置２００は、中間メンブレン２８０を有さずともよい。
　図９は、回路部１１０の構成例を示す図である。本例では、ウエハ基板１１１－２において、制御装置１０と対向する面に回路部１１０が形成される例を説明する。なお、ウエハ基板１１１－２に形成される複数の回路部１１０は、各々が同一の構成を有してよい。
　それぞれの回路部１１０は、複数の試験回路１２０および複数の切替部１１８を有する。また、回路部１１０には、複数のパッド１１９が設けられる。複数のパッド１１９は、図７および図８に関連して説明したように、第２の中間接続端子１１５と、スルーホールを介して電気的に接続される。
　それぞれの試験回路１２０は、装置側接続端子１１４を介して制御装置１０に接続される。それぞれの試験回路１２０は、制御装置１０からの制御信号、電源電力等が与えられてよい。また、通常時は第１の試験回路１２０－１が動作して、他の試験回路１２０は、第１の試験回路１２０－１が故障した場合に動作する。複数の試験回路１２０は、各々が同一の回路であってよい。
　それぞれの切替部１１８は、複数の試験回路１２０から、動作している試験回路１２０を選択する。また、通常時は第１の切替部１１８－１が動作して、他の切替部１１８は、第１の切替部１１８－１が故障した場合に動作する。複数の切替部１１８は、各々が同一の回路であってよい。切替部１１８は、選択した試験回路１２０を、パッド１１９を介して第２の中間接続端子１１５に接続して、対応する半導体チップ３１０を試験させる。
　上述したように回路部１１０は半導体のウエハ基板１１１に形成されるので、半導体素子を有する試験回路１２０を高密度に形成することができる。このため、半導体チップ３１０に対応する領域内に、予備回路を含む複数の試験回路１２０等を容易に設けることができる。なお、回路部１１０は、一つの試験回路１２０を有しており、切替部１１８を有さない構成であってもよい。
　図１０は、試験回路１２０の機能構成例を示すブロック図である。試験回路１２０は、パターン発生部１２２、波形成形部１３０、ドライバ１３２、コンパレータ１３４、タイミング発生部１３６、論理比較部１３８、特性測定部１４０、および、電源供給部１４２を有する。なお、試験回路１２０は、接続される半導体チップ３１０の入出力ピンのピン毎に、図５に示した構成を有してよい。
　パターン発生部１２２は、試験信号の論理パターンを生成する。本例のパターン発生部１２２は、パターンメモリ１２４、期待値メモリ１２６、および、フェイルメモリ１２８を有する。パターン発生部１２２は、パターンメモリ１２４に予め格納された論理パターンを出力してよい。パターンメモリ１２４は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１２２は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。
　波形成形部１３０は、パターン発生部１２２から与えられる論理パターンに基づいて、試験信号の波形を成形する。例えば波形成形部１３０は、論理パターンの各論理値に応じた電圧を、所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。
　ドライバ１３２は、波形成形部１３０から与えられる波形に応じた試験信号を出力する。ドライバ１３２は、タイミング発生部１３６から与えられるタイミング信号に応じて、試験信号を出力してよい。例えばドライバ１３２は、タイミング信号と同一周期の試験信号を出力してよい。ドライバ１３２が出力する試験信号は、切替部１１８等を介して、対応する半導体チップ３１０に供給される。
　コンパレータ１３４は、半導体チップ３１０が出力する応答信号を測定する。例えばコンパレータ１３４は、タイミング発生部１３６から与えられるストローブ信号に応じて応答信号の論理値を順次検出することで、応答信号の論理パターンを測定してよい。
　論理比較部１３８は、コンパレータ１３４が測定した応答信号の論理パターンに基づいて、対応する半導体チップ３１０の良否を判定する判定部として機能する。例えば論理比較部１３８は、パターン発生部１２２から与えられる期待値パターンと、コンパレータ１３４が検出した論理パターンとが一致するか否かにより、半導体チップ３１０の良否を判定してよい。パターン発生部１２２は、期待値メモリ１２６に予め格納された期待値パターンを、論理比較部１３８に供給してよい。期待値メモリ１２６は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１２２は、予め与えられるアルゴリズムに基づいて当該期待値パターンを生成してもよい。
　フェイルメモリ１２８は、論理比較部１３８における比較結果を格納する。例えば、半導体チップ３１０のメモリ領域を試験する場合、フェイルメモリ１２８は、半導体チップ３１０のアドレス毎に、論理比較部１３８における良否判定結果を格納してよい。制御装置１０は、フェイルメモリ１２８が格納した良否判定結果を読み出してよい。例えば、装置側接続端子１１４は、フェイルメモリ１２８が格納した良否判定結果を、プローブウエハ１００－２の外部の制御装置１０に出力してよい。
　また、特性測定部１４０は、ドライバ１３２が出力する電圧または電流の波形を測定する。例えば特性測定部１４０は、ドライバ１３２から半導体チップ３１０に供給する電流または電圧の波形が、所定の仕様を満たすか否かに基づいて、半導体チップ３１０の良否を判定する判定部として機能してよい。
　電源供給部１４２は、半導体チップ３１０を駆動する電源電力を供給する。例えば電源供給部１４２は、試験中に制御装置１０から与えられる電力に応じた電源電力を、半導体チップ３１０に供給してよい。また、電源供給部１４２は、試験回路１２０の各構成要素に駆動電力を供給してもよい。
　試験回路１２０がこのような構成を有することで、制御装置１０の規模を低減した試験システム４００を実現することができる。例えば制御装置１０として、汎用のパーソナルコンピュータ等を用いることができる。
　図１１は、試験回路１２０の他の構成例を示す図である。本例の試験回路１２０は、図１０において説明した試験回路１２０の構成のうちの一部を有する。例えば試験回路１２０は、ドライバ１３２、コンパレータ１３４、および、特性測定部１４０を有してよい。ドライバ１３２、コンパレータ１３４、および、特性測定部１４０は、図１０において説明したドライバ１３２、コンパレータ１３４、および、特性測定部１４０と同一であってよい。
　この場合、制御装置１０は、図１０において説明したパターン発生部１２２、波形成形部１３０、タイミング発生部１３６、論理比較部１３８、および、電源供給部１４２を有してよい。試験回路１２０は、制御装置１０から与えられる制御信号に応じて試験信号を出力する。また、試験回路１２０は、コンパレータ１３４における測定結果を、制御装置１０に伝送する。このような試験回路１２０の構成によっても、制御装置１０の規模を低減することができる。
　また、プローブウエハ１００は、所定の個数の半導体チップ３１０ごとに、一つの回路部１１０を有してもよい。この場合、それぞれの回路部１１０は、対応する複数の半導体チップ３１０のうち、選択したいずれかの半導体チップ３１０を試験してよい。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (11)

  1. 　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブウエハであって、
    　ウエハ接続面、および、前記ウエハ接続面の裏面に形成される装置接続面を有するピッチ変換用ウエハ基板と、
    　前記ピッチ変換用ウエハ基板の前記ウエハ接続面に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記ウエハ基板の前記装置接続面に、前記複数のウエハ側接続端子と一対一に対応して、前記ウエハ側接続端子とは異なる間隔で形成され、外部の装置と電気的に接続する複数の装置側接続端子と、
    　対応するウエハ側接続端子および前記装置側接続端子を電気的に接続する複数の伝送路と
    　を備えるプローブウエハ。
  2. 　前記複数の装置側接続端子は、それぞれの前記装置側接続端子の間隔が、対応するそれぞれの前記ウエハ側接続端子の間隔より広くなるように形成される
    　請求項１に記載のプローブウエハ。
  3. 　前記ピッチ変換用ウエハ基板は、前記半導体ウエハと同一の半導体材料で形成される
    　請求項１に記載のプローブウエハ。
  4. 　前記ピッチ変換用ウエハ基板の前記ウエハ接続面は、前記半導体ウエハの前記半導体チップが形成される面と略同一の形状に形成される
    　請求項１に記載のプローブウエハ。
  5. 　前記装置側接続端子の少なくとも一つは、前記外部の装置から、前記半導体チップに供給すべき電源電力を受け取り、
    　当該装置側接続端子に対応する前記ウエハ側接続端子は、前記電源電力を前記半導体チップに供給する
    　請求項１に記載のプローブウエハ。
  6. 　それぞれの前記伝送路は、それぞれの前記ウエハ側接続端子および前記装置側接続端子を接続するように、前記ウエハ基板を貫通して形成される複数のスルーホールを有し、
    　前記電源電力を受け取る前記装置側接続端子に対応する前記スルーホールには、他の前記スルーホールとは異なる導電材料が充填される
    　請求項５に記載のプローブウエハ。
  7. 　前記異なる導電材料が充填される前記スルーホールが、それぞれの前記半導体チップに対して少なくとも一つずつ設けられる
    　請求項６に記載のプローブウエハ。
  8. 　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、
    　前記半導体ウエハと電気的に接続されるピッチ変換用のプローブウエハと、
    　前記ピッチ変換用のプローブウエハと電気的に接続される回路形成用のプローブウエハと
    　を備え、
    　前記ピッチ変換用のプローブウエハは、
    　ピッチ変換用のウエハ基板と、
    　前記ピッチ変換用のウエハ基板の前記半導体ウエハと対向する面に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記ピッチ変換用のウエハ基板の前記回路形成用のプローブウエハと対向する面に、前記複数のウエハ側接続端子と一対一に対応して、前記ウエハ側接続端子とは異なる間隔で形成され、前記回路形成用のプローブウエハと電気的に接続する複数の第１の中間接続端子と、
    　対応するウエハ側接続端子および前記第１の中間接続端子を電気的に接続する複数の伝送路と
    　を有し、
    　前記回路形成用のプローブウエハは、
    　前記ピッチ変換用のウエハ基板の前記複数の第１の中間接続端子が形成される面と対向して設けられる回路形成用のウエハ基板と、
    　前記回路形成用のウエハ基板に形成され、前記複数の第１の中間接続端子と一対一に対応して設けられ、対応する前記第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、
    　それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップに与えるべき信号を生成し、前記中間接続端子および前記ウエハ側接続端子を介して、対応する前記半導体チップに信号を供給する複数の回路部と
    　を有するプローブ装置。
  9. 　前記ピッチ変換用のウエハ基板に設けられ、それぞれの前記ウエハ側接続端子を、いずれの前記第１の中間接続端子に電気的に接続するかを切り替える切替部を更に備える
    　請求項８に記載のプローブ装置。
  10. 　半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　それぞれの前記半導体チップに供給する試験信号を出力する信号生成部と、
    　前記信号生成部から受け取った前記試験信号をそれぞれの前記半導体チップに供給するプローブウエハと、
    　それぞれの前記半導体チップが前記試験信号に応じて出力する応答信号を、前記プローブウエハを介して受け取り、前記応答信号に基づいてそれぞれの前記半導体チップの良否を判定する判定部と
    　を備え、
    　前記プローブウエハは、
    　ウエハ接続面、および、前記ウエハ接続面の裏面に形成される装置接続面を有するピッチ変換用ウエハ基板と、
    　前記ピッチ変換用ウエハ基板の前記ウエハ接続面に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記ウエハ基板の前記装置接続面に、前記複数のウエハ側接続端子と一対一に対応して、前記ウエハ側接続端子とは異なる間隔で形成され、前記信号生成部と電気的に接続する複数の装置側接続端子と、
    　対応するウエハ側接続端子および前記装置側接続端子を電気的に接続する複数の伝送路と
    　を有する試験システム。
  11. 　半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　それぞれの前記半導体チップに供給する試験信号を出力する信号生成部と、
    　前記信号生成部から受け取った前記試験信号をそれぞれの前記半導体チップに供給するプローブ装置と、
    　それぞれの前記半導体チップが前記試験信号に応じて出力する応答信号を、前記プローブ装置を介して受け取り、前記応答信号に基づいてそれぞれの前記半導体チップの良否を判定する判定部と
    　を備え、
    　前記プローブ装置は、
    　前記半導体ウエハと電気的に接続されるピッチ変換用のプローブウエハと、
    　前記ピッチ変換用のプローブウエハと電気的に接続される回路形成用のプローブウエハと
    　を有し、
    　前記ピッチ変換用のプローブウエハは、
    　ピッチ変換用のウエハ基板と、
    　前記ピッチ変換用のウエハ基板の前記半導体ウエハと対向する面に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記ピッチ変換用のウエハ基板の前記回路形成用のプローブウエハと対向する面に、前記複数のウエハ側接続端子と一対一に対応して、前記ウエハ側接続端子とは異なる間隔で形成され、前記回路形成用のプローブウエハと電気的に接続する複数の第１の中間接続端子と、
    　対応するウエハ側接続端子および前記第１の中間接続端子を電気的に接続する複数の伝送路と
    　を含み、
    　前記回路形成用のプローブウエハは、
    　前記ピッチ変換用のウエハ基板の前記複数の第１の中間接続端子が形成される面と対向して設けられる回路形成用のウエハ基板と、
    　前記回路形成用のウエハ基板に形成され、前記複数の第１の中間接続端子と一対一に対応して設けられ、対応する前記第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、
    　それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、前記中間接続端子および前記ウエハ側接続端子を介して、対応する前記半導体チップを試験する複数の回路部と
    　を含む試験システム。
PCT/JP2008/055790 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム WO2009118850A1 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020107014592A KR101265973B1 (ko) 2008-03-26 2008-03-26 프로브 장치 및 시험 시스템
PCT/JP2008/055790 WO2009118850A1 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム
KR1020127022714A KR101265974B1 (ko) 2008-03-26 2008-03-26 프로브 장치 및 시험 시스템
CN2008801270994A CN101946313B (zh) 2008-03-26 2008-03-26 探针晶片、探针装置以及测试系统
EP08738957A EP2259297A1 (en) 2008-03-26 2008-03-26 Probe wafer, probe device, and testing system
JP2010505091A JP5306326B2 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム
TW098108617A TWI401446B (zh) 2008-03-26 2009-03-17 探針晶圓、探針裝置以及測試系統
US12/857,478 US8134379B2 (en) 2008-03-26 2010-08-16 Probe wafer, probe device, and testing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/055790 WO2009118850A1 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/857,478 Continuation US8134379B2 (en) 2008-03-26 2010-08-16 Probe wafer, probe device, and testing system

Publications (1)

Publication Number Publication Date
WO2009118850A1 true WO2009118850A1 (ja) 2009-10-01

Family

ID=41113091

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/055790 WO2009118850A1 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム

Country Status (7)

Country Link
US (1) US8134379B2 (ja)
EP (1) EP2259297A1 (ja)
JP (1) JP5306326B2 (ja)
KR (2) KR101265974B1 (ja)
CN (1) CN101946313B (ja)
TW (1) TWI401446B (ja)
WO (1) WO2009118850A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI455222B (zh) * 2011-08-25 2014-10-01 Chipmos Technologies Inc 半導體元件堆疊結構測試方法
JP5492230B2 (ja) * 2012-01-20 2014-05-14 株式会社日本マイクロニクス 検査装置
US9391447B2 (en) 2012-03-06 2016-07-12 Intel Corporation Interposer to regulate current for wafer test tooling
CN103018501B (zh) * 2012-12-11 2014-12-10 江苏汇成光电有限公司 晶圆测试探针卡
KR102179245B1 (ko) * 2014-03-19 2020-11-16 주식회사 아도반테스토 검사용 웨이퍼 및 시험 시스템
US20200292578A1 (en) * 2017-08-03 2020-09-17 FemtoDx Wafer level probing of electrical biosensors
US10877089B2 (en) * 2018-09-24 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer testing system and related method for improving external magnetic field wafer testing
CN112444727A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 晶片测试系统及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000249722A (ja) * 1999-01-29 2000-09-14 Advantest Corp フォトリソグラフィで形成するコンタクトストラクチャ
JP2001021587A (ja) * 1999-07-08 2001-01-26 Nec Corp 検査プローブとその製造方法
JP2002222839A (ja) 2001-01-29 2002-08-09 Advantest Corp プローブカード
WO2003062837A1 (fr) 2002-01-25 2003-07-31 Advantest Corporation Carte sonde
JP2004170314A (ja) * 2002-11-21 2004-06-17 Advantest Corp 試験装置、試験方法、及び電流測定器
JP2005079144A (ja) * 2003-08-28 2005-03-24 Kyocera Corp 多層配線基板およびプローブカード

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3142801B2 (ja) * 1997-09-04 2001-03-07 松下電器産業株式会社 半導体集積回路の検査方法、プローブカード及びバーンイン用ボード
JPH11274252A (ja) * 1998-03-19 1999-10-08 Mitsubishi Electric Corp 半導体装置の検査装置及びその検査方法
US6535003B2 (en) 1999-01-29 2003-03-18 Advantest, Corp. Contact structure having silicon finger contactor
US6917525B2 (en) * 2001-11-27 2005-07-12 Nanonexus, Inc. Construction structures and manufacturing processes for probe card assemblies and packages having wafer level springs
JP2001210685A (ja) * 1999-11-19 2001-08-03 Hitachi Ltd テストシステムおよび半導体集積回路装置の製造方法
JP2004288911A (ja) * 2003-03-24 2004-10-14 Casio Comput Co Ltd 半導体ウエハ試験装置およびその試験方法
US7046027B2 (en) * 2004-10-15 2006-05-16 Teradyne, Inc. Interface apparatus for semiconductor device tester
KR100712561B1 (ko) * 2006-08-23 2007-05-02 삼성전자주식회사 웨이퍼 형태의 프로브 카드 및 그 제조방법과 웨이퍼형태의 프로브 카드를 구비한 반도체 검사장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000249722A (ja) * 1999-01-29 2000-09-14 Advantest Corp フォトリソグラフィで形成するコンタクトストラクチャ
JP2001021587A (ja) * 1999-07-08 2001-01-26 Nec Corp 検査プローブとその製造方法
JP2002222839A (ja) 2001-01-29 2002-08-09 Advantest Corp プローブカード
WO2003062837A1 (fr) 2002-01-25 2003-07-31 Advantest Corporation Carte sonde
JP2004170314A (ja) * 2002-11-21 2004-06-17 Advantest Corp 試験装置、試験方法、及び電流測定器
JP2005079144A (ja) * 2003-08-28 2005-03-24 Kyocera Corp 多層配線基板およびプローブカード

Also Published As

Publication number Publication date
US8134379B2 (en) 2012-03-13
KR101265974B1 (ko) 2013-05-22
TW200944815A (en) 2009-11-01
US20110109337A1 (en) 2011-05-12
TWI401446B (zh) 2013-07-11
CN101946313A (zh) 2011-01-12
KR20120112847A (ko) 2012-10-11
JP5306326B2 (ja) 2013-10-02
JPWO2009118850A1 (ja) 2011-07-21
KR20100090718A (ko) 2010-08-16
EP2259297A1 (en) 2010-12-08
KR101265973B1 (ko) 2013-05-22
CN101946313B (zh) 2012-09-26

Similar Documents

Publication Publication Date Title
JP5282082B2 (ja) プローブ装置および試験システム
JP5306326B2 (ja) プローブウエハ、プローブ装置、および、試験システム
JP5269897B2 (ja) 試験システムおよび試験用基板ユニット
JP5588347B2 (ja) プローブ装置および試験装置
KR101148917B1 (ko) 제조 방법 및 시험용 웨이퍼 유닛
TWI389234B (zh) 測試用晶圓單元以及測試系統
TW202041873A (zh) 用於測試晶片或晶粒的設備
JP5475674B2 (ja) 試験装置
JP5461394B2 (ja) 試験用ウエハユニットおよび試験システム
WO2009144828A1 (ja) 試験用ウエハユニットおよび試験システム
JP2737774B2 (ja) ウェハテスタ
US10309987B2 (en) Probe and probe card including the same
KR20100008232U (ko) 반도체 소자 테스트 보드

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880127099.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08738957

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010505091

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20107014592

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2008738957

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE