KR101265973B1 - 프로브 장치 및 시험 시스템 - Google Patents

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Abstract

복수의 반도체 칩이 형성된 반도체 웨이퍼와 전기적으로 접속하는 프로브 웨이퍼에 있어서, 웨이퍼 접속면 및 웨이퍼 접속면의 이면에 형성되는 장치 접속면을 가지는 피치 변환용 웨이퍼 기판과, 피치 변환용 웨이퍼 기판의 웨이퍼 접속면에 형성되고, 각각의 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자와, 웨이퍼 기판의 장치 접속면에, 복수의 웨이퍼측 접속 단자와 일대일로 대응하여, 웨이퍼측 접속 단자와는 다른 간격으로 형성되어, 외부의 장치와 전기적으로 접속하는 복수의 장치측 접속 단자와, 대응하는 웨이퍼측 접속 단자 및 장치측 접속 단자를 전기적으로 접속하는 복수의 전송로를 포함하는 프로브 웨이퍼를 제공한다.

Description

프로브 장치 및 시험 시스템{PROBE DEVICE AND TESTING SYSTEM}
본 발명은, 프로브 웨이퍼, 프로브 장치 및 시험 시스템에 관한 것이다. 본 발명은, 특히, 복수의 반도체 칩이 형성되는 반도체 웨이퍼와 전기적으로 접속하는 프로브 웨이퍼에 관한 것이다.
반도체 칩의 시험에서, 복수의 반도체 칩이 형성된 반도체 웨이퍼 상태로, 각 반도체 칩의 양부를 시험하는 장치가 알려져 있다(예를 들면, 특허 문헌 1 참조). 해당 장치는, 복수의 반도체 칩과 일괄하여 전기적으로 접속가능한 프로브 카드를 구비하는 것이 생각된다.
프로브 카드는, 시험 장치의 시험 기판과 반도체 웨이퍼의 사이에 배치된다. 여기에서, 시험 기판에서의 단자 배열 간격과 반도체 웨이퍼에서의 단자 배열 간격이 다른 경우, 프로브 카드에 해당 단자 배열 간격을 흡수하는 기능을 갖게 하는 것이 생각된다. 예를 들면, 프로브 카드의 표면 및 이면에서 다른 간격으로 단자를 배치하고 시험 기판 및 반도체 웨이퍼와 전기적으로 접속한다. 그리고, 프로브 카드 안에서, 표면 및 이면의 대응하는 단자를 접속하는 것이 생각된다.
일본특허공개 2002-222839호 공보 국제 공개 제2003/062837호 팜플렛
일반적으로 프로브 카드는, 프린트 기판 등을 이용하여 형성된다(예를 들면, 특허 문헌 2 참조). 해당 프린트 기판에 복수의 프로브 핀을 형성하는 것으로, 복수의 반도체 칩과 일괄하여 전기적으로 접속할 수 있다.
그러나, 반도체 웨이퍼와 프린트 기판는 열팽창율이 다르므로, 시험시에서의 반도체 칩의 발열, 가열 시험시 또는 냉각 시험 등에 의해 온도가 변동하면, 반도체 칩과 프로브 카드의 사이의 전기적인 접속이 끊어지는 것도 생각할 수 있다. 관계되는 과제는, 대면적의 반도체 웨이퍼에 형성되는 반도체 칩의 시험시에, 더욱 현저하게 된다.
여기에서, 본 발명은, 상기의 과제를 해결할 수 있는 프로브 웨이퍼, 프로브 장치 및 시험 시스템을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에서는, 복수의 반도체 칩이 형성된 반도체 웨이퍼와 전기적으로 접속하는 프로브 웨이퍼에 있어서, 웨이퍼 접속면 및 웨이퍼 접속면의 이면에 형성되는 장치 접속면을 가지는 피치 변환용 웨이퍼 기판과, 피치 변환용 웨이퍼 기판의 웨이퍼 접속면에 형성되고, 각각의 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자와, 웨이퍼 기판의 장치 접속면에, 복수의 웨이퍼측 접속 단자와 일대일로 대응하여, 웨이퍼측 접속 단자와는 다른 간격으로 형성되어, 외부의 장치와 전기적으로 접속하는 복수의 장치측 접속 단자와, 대응하는 웨이퍼측 접속 단자 및 장치측 접속 단자를 전기적으로 접속하는 복수의 전송로를 포함하는 프로브 웨이퍼를 제공한다.
본 발명의 제2 형태에서는, 복수의 반도체 칩이 형성된 반도체 웨이퍼와 전기적으로 접속하는 프로브 장치에 있어서, 반도체 웨이퍼와 전기적으로 접속되는 피치 변환용의 프로브 웨이퍼와 피치 변환용의 프로브 웨이퍼와 전기적으로 접속되는 회로 형성용의 프로브 웨이퍼를 포함하고, 피치 변환용의 프로브 웨이퍼는, 피치 변환용의 웨이퍼 기판과, 피치 변환용의 웨이퍼 기판의 반도체 웨이퍼와 대향하는 면에 형성되고, 각각의 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자와, 피치 변환용의 웨이퍼 기판의 회로 형성용의 프로브 웨이퍼와 대향하는 면에, 복수의 웨이퍼측 접속 단자와 일대일로 대응하여, 웨이퍼측 접속 단자와는 다른 간격으로 형성되고, 회로 형성용의 프로브 웨이퍼와 전기적으로 접속하는 복수의 제1 중간 접속 단자와, 대응하는 웨이퍼측 접속 단자 및 제1 중간 접속 단자를 전기적으로 접속하는 복수의 전송로를 포함하고, 회로 형성용의 프로브 웨이퍼는, 피치 변환용의 웨이퍼 기판의 복수의 제1 중간 접속 단자가 형성되는 면과 대향하여 설치되는 회로 형성용의 웨이퍼 기판과, 회로 형성용의 웨이퍼 기판에 형성되고, 복수의 제1 중간 접속 단자와 일대일로 대응해 설치되어, 대응하는 제1 중간 접속 단자와 전기적으로 접속되는 복수의 제2 중간 접속 단자와, 각각의 반도체 칩에 대해서 적어도 하나씩 설치되어, 대응하는 반도체 칩에게 주어야 하는 신호를 생성하고, 중간 접속 단자 및 웨이퍼측 접속 단자를 통해서, 대응하는 반도체 칩에 신호를 공급하는 복수의 회로부를 포함하는 프로브 장치를 제공한다.
본 발명의 제3 형태에서는, 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험 시스템에 있어서, 각각의 반도체 칩에 공급하는 시험 신호를 출력하는 신호 생성부와, 신호 생성부로부터 수취한 시험 신호를 각각의 반도체 칩에 공급하는 프로브 웨이퍼와, 각각의 반도체 칩이 시험 신호에 따라 출력하는 응답 신호를, 프로브 웨이퍼를 통해서 수취하고, 응답 신호에 기초하여 각각의 반도체 칩의 양부를 판정하는 판정부를 포함하고, 프로브 웨이퍼는, 웨이퍼 접속면 및 웨이퍼 접속면의 이면에 형성되는 장치 접속면을 가지는 피치 변환용 웨이퍼 기판과, 피치 변환용 웨이퍼 기판의 웨이퍼 접속면에 형성되고 각각의 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자와, 웨이퍼 기판의 장치 접속면에, 복수의 웨이퍼측 접속 단자와 일대일로 대응하고, 웨이퍼측 접속 단자와는 다른 간격으로 형성되어, 신호 생성부와 전기적으로 접속하는 복수의 장치측 접속 단자와, 대응하는 웨이퍼측 접속 단자 및 장치측 접속 단자를 전기적으로 접속하는 복수의 전송로를 포함하는 시험 시스템을 제공한다.
본 발명의 제4 형태에서는, 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험 시스템에 있어서, 각각의 반도체 칩에 공급하는 시험 신호를 출력하는 신호 생성부와, 신호 생성부로부터 수취한 시험 신호를 각각의 반도체 칩에 공급하는 프로브 장치와, 각각의 반도체 칩이 시험 신호에 따라 출력하는 응답 신호를, 프로브 장치를 통해서 수취하고, 응답 신호에 기초하여 각각의 반도체 칩의 양부를 판정하는 판정부를 포함하고, 프로브 장치는, 반도체 웨이퍼와 전기적으로 접속되는 피치 변환용의 프로브 웨이퍼와, 피치 변환용의 프로브 웨이퍼와 전기적으로 접속되는 회로 형성용의 프로브 웨이퍼를 포함하고, 피치 변환용의 프로브 웨이퍼는, 피치 변환용의 웨이퍼 기판과, 피치 변환용의 웨이퍼 기판의 반도체 웨이퍼와 대향하는 면에 형성되고, 각각의 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자와, 피치 변환용의 웨이퍼 기판의 회로 형성용의 프로브 웨이퍼와 대향하는 면에, 복수의 웨이퍼측 접속 단자와 일대일로 대응하고, 웨이퍼측 접속 단자와는 다른 간격으로 형성되어 회로 형성용의 프로브 웨이퍼와 전기적으로 접속하는 복수의 제1 중간 접속 단자와, 대응하는 웨이퍼측 접속 단자 및 제1 중간 접속 단자를 전기적으로 접속하는 복수의 전송로를 포함하고, 회로 형성용의 프로브 웨이퍼는, 피치 변환용의 웨이퍼 기판의 복수의 제1 중간 접속 단자가 형성되는 면과 대향하여 설치되는 회로 형성용의 웨이퍼 기판과, 회로 형성용의 웨이퍼 기판에 형성되고, 복수의 제1 중간 접속 단자와 일대일로 대응하여 설치되어, 대응하는 제1 중간 접속 단자와 전기적으로 접속되는 복수의 제2 중간 접속 단자와, 각각의 반도체 칩에 대하여 적어도 하나씩 설치되어 중간 접속 단자 및 웨이퍼측 접속 단자를 통해서, 대응하는 반도체 칩을 시험하는 복수의 회로부를 포함하는 시험 시스템을 제공한다.
또한, 상기의 발명의 개요는, 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 하나의 실시 형태에 관한 시험 시스템(400)의 구성예를 나타내는 도면이다.
도 2는 프로브 웨이퍼(100)의 측면도의 일례이다.
도 3은 프로브 웨이퍼(100)를 가지는 프로브 장치(200)의 구성예를 나타내는 단면도이다.
도 4는 제어 장치(10)의 구성예를 나타내는 개념도이다.
도 5는 프로브 웨이퍼(100)의 측면도의 다른 예를 나타내는 도면이다.
도 6은 프로브 웨이퍼(100)의 다른 구성을 나타내는 도면이다.
도 7은 시험 시스템(400)의 다른 구성예를 나타내는 도면이다.
도 8은 피치 변환용의 프로브 웨이퍼(100-1) 및 회로 형성용의 프로브 웨이퍼(100-2)를 가지는 프로브 장치(200)의 구성예를 나타내는 단면도이다.
도 9는 회로부(110)의 구성예를 나타내는 도면이다.
도 10은 시험 회로(120)의 기능 구성예를 나타내는 블록도이다.
도 11은 시험 회로(120)의 다른 구성예를 나타내는 도면이다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 하나의 실시 형태에 관한 시험 시스템(400)의 구성예를 나타내는 도면이다. 시험 시스템(400)은, 시험 대상의 반도체 웨이퍼(300)에 형성된 복수의 반도체 칩(310)을 시험하는 시스템이며, 프로브 웨이퍼(100) 및 제어 장치(10)를 구비한다. 또한, 도 1에서는, 반도체 웨이퍼(300) 및 프로브 웨이퍼(100)의 사시도의 일례를 나타낸다.
반도체 웨이퍼(300)는, 예를 들면 원반상의 반도체 기판이어도 된다. 보다 구체적으로는, 반도체 웨이퍼(300)는 실리콘, 화합물 반도체, 그 외의 반도체 기판이어도 된다. 또한, 반도체 칩(310)은, 반도체 웨이퍼(300)에서 노광 등의 반도체 프로세스를 이용해 형성되어도 된다.
프로브 웨이퍼(100)는, 반도체 웨이퍼(300)와 제어 장치(10)를 전기적으로 접속한다. 보다 구체적으로는, 프로브 웨이퍼(100)는, 제어 장치(10)의 각 단자와 반도체 웨이퍼(300)에 형성된 각 단자와의 사이에 배치되어, 제어 장치(10) 및 반도체 웨이퍼(300)에서 대응하는 단자를 전기적으로 접속한다. 본 예의 프로브 웨이퍼(100)는, 도 2에서 후술하는 바와 같이, 피치 변환용 웨이퍼 기판(111) 및 복수의 웨이퍼측 접속 단자(112)를 가진다.
제어 장치(10)는, 프로브 웨이퍼(100)를 통해서, 반도체 웨이퍼(300)의 각각의 반도체 칩(310)을 시험한다. 예를 들면 제어 장치(10)는, 프로브 웨이퍼(100)를 통해서, 각각의 반도체 칩(310)에 시험 신호를 공급하여도 된다. 또한, 제어 장치(10)는, 각각의 반도체 칩(310)이 시험 신호에 따라 출력하는 응답 신호를, 프로브 웨이퍼(100)를 통해서 수취하여, 응답 신호에 기초하여 각각의 반도체 칩(310)의 양부를 판정하여도 된다.
도 2는, 프로브 웨이퍼(100)의 측면도의 일례이다. 도 1 및 도 2에 도시된 바와 같이, 프로브 웨이퍼(100)는, 피치 변환용 웨이퍼 기판(111), 웨이퍼측 접속 단자(112), 장치측 접속 단자(114), 쓰루홀(116), 패드(150) 및 배선(117)을 가진다.
피치 변환용 웨이퍼 기판(111)은, 반도체 웨이퍼(300)의 기판과 동일한 반도체 재료로 형성된다. 예를 들면 피치 변환용 웨이퍼 기판(111)은, 실리콘 기판이어도 된다. 또한, 피치 변환용 웨이퍼 기판(111)은, 반도체 웨이퍼(300)의 기판과 실질적으로 동일한 열팽창율을 가지는 반도체 재료로 형성되어도 된다. 또한, 피치 변환용 웨이퍼 기판(111)은, 도 2에 도시된 바와 같이, 웨이퍼 접속면(102) 및 웨이퍼 접속면(102)의 이면에 형성되는 장치 접속면(104)를 가진다. 웨이퍼 접속면(102)는, 도 1에 나타낸 반도체 웨이퍼(300)와 대향하여 형성되고, 장치 접속면(104)은, 도 1에 나타낸 제어 장치(10)와 대향하여 형성된다.
또한, 피치 변환용 웨이퍼 기판(111)은, 반도체 웨이퍼(300)의 반도체 칩(310)이 형성되는 면과 실질적으로 동일한 형상에 형성된 웨이퍼 접속면을 가진다. 웨이퍼 접속면은, 반도체 웨이퍼의 면과 실질적으로 동일한 직경의 원 형상을 가져도 된다. 피치 변환용 웨이퍼 기판(111)은, 웨이퍼 접속면이 반도체 웨이퍼(300)과 대향하도록 배치된다. 또한, 피치 변환용 웨이퍼 기판(111)은, 반도체 웨이퍼(300)보다 큰 직경의 원반상의 반도체 기판이어도 된다.
복수의 웨이퍼측 접속 단자(112)는, 피치 변환용 웨이퍼 기판(111)의 웨이퍼 접속면(102)에 형성된다. 또한, 웨이퍼측 접속 단자(112)는, 각각의 반도체 칩(310)에 대해서 적어도 하나씩 설치된다. 예를 들면 웨이퍼측 접속 단자(112)는, 각각의 반도체 칩(310)의 각각의 입출력 단자에 대하여, 하나씩 설치되어도 된다. 즉, 각각의 반도체 칩(310)이 복수의 입출력 단자를 가지는 경우, 웨이퍼측 접속 단자(112)는, 각각의 반도체 칩(310)에 대해서 복수 개씩 설치되어도 된다.
각각의 웨이퍼측 접속 단자(112)는, 반도체 웨이퍼(300)에서의 각각의 입출력 단자와 동일한 간격으로 설치되어, 대응하는 반도체 칩(310)의 입출력 단자와 전기적으로 접속된다. 또한, 전기적으로 접속한다는 것은, 2개의 부재간에 전기 신호를 전송가능하게 하는 상태를 가리켜도 된다. 예를 들면, 웨이퍼측 접속 단자(112) 및 반도체 칩(310)의 입출력 단자는, 직접 접촉 또는 다른 도체를 통해서 간접적으로 접촉하는 것으로, 전기적으로 접속되어도 된다. 또한, 웨이퍼측 접속 단자(112) 및 반도체 칩(310)의 입출력 단자는, 용량 결합(정전 결합) 또는 유도 결합(자기 결합) 등과 같이, 비접촉 상태로 전기적으로 접속되어도 된다. 또한, 웨이퍼측 접속 단자(112) 및 반도체 칩(310)의 입출력 단자의 사이의 전송 선로의 일부가, 광학적인 전송 선로이어도 된다.
복수의 장치측 접속 단자(114)는, 피치 변환용 웨이퍼 기판(111)의 장치 접속면(104)에 형성되어 제어 장치(10)와 전기적으로 접속된다. 또한, 장치측 접속 단자(114)는, 복수의 웨이퍼측 접속 단자(112)와 일대일로 대응하여 설치된다. 여기에서, 장치측 접속 단자(114)는, 제어 장치(10)의 단자와 동일한 간격으로 설치된다. 이 때문에 도 2에 도시된 바와 같이, 장치측 접속 단자(114)는, 웨이퍼측 접속 단자(112)와는 다른 간격으로 설치되어도 된다.
쓰루홀(116), 패드(150), 및 배선(117)은, 피치 변환용 웨이퍼 기판(111)에 형성되어, 대응하는 웨이퍼측 접속 단자(112) 및 장치측 접속 단자(114)를 전기적으로 접속한다. 예를 들면, 패드(150)는, 장치 접속면(104)에서, 웨이퍼측 접속 단자(112)와 대향하는 위치에 설치된다. 쓰루홀(116)은, 일단이 웨이퍼측 접속 단자(112)에 접속되고, 타단이 패드(150)에 접속되도록, 피치 변환용 웨이퍼 기판(111)을 관통하여 형성된다. 또한, 배선(117)은, 장치 접속면(104)에서, 패드(150) 및 장치측 접속 단자(114)를 전기적으로 접속한다. 이러한 구성에 의해, 배열 간격이 다른 장치측 접속 단자(114) 및 웨이퍼측 접속 단자(112)를 전기적으로 접속한다.
예를 들면, 웨이퍼측 접속 단자(112)는, 반도체 칩(310)의 각 입력 단자와 전기적으로 접속할 수 있도록, 각 입력 단자와 동일한 간격으로 배치된다. 이 때문에, 웨이퍼측 접속 단자(112)는, 예를 들면 도 1에 도시된 바와 같이, 반도체 칩(310)마다 미리 정해진 영역에, 미소한 간격으로 설치된다.
이에 대해, 각각의 장치측 접속 단자(114)는, 하나의 반도체 칩(310)에 대응하는 복수의 웨이퍼측 접속 단자(112)의 간격보다 넓은 간격으로 설치되어도 된다. 예를 들면 장치측 접속 단자(114)는, 장치 접속면(104)의 면내에서, 장치측 접속 단자(114)의 분포가 실질적으로 균등하게 되도록 같은 간격에 배치되어도 된다.
본 예의 프로브 웨이퍼(100)는, 피치 변환용 웨이퍼 기판(111)이, 반도체 웨이퍼(300)의 기판과 동일한 반도체 재료로 형성되므로, 주위 온도가 변동한 경우이어도, 프로브 웨이퍼(100)와 반도체 웨이퍼(300)의 사이의 전기적인 접속을 양호하게 유지할 수 있다. 이 때문에, 예를 들면 반도체 웨이퍼(300)를 가열해 시험을 실시하는 경우이어도, 반도체 웨이퍼(300)를 양호한 정밀도로 시험할 수 있다.
또한, 피치 변환용 웨이퍼 기판(111)이 반도체 재료로 형성되므로, 피치 변환용 웨이퍼 기판(111)에 다수의 웨이퍼측 접속 단자(112) 등을 용이하게 형성할 수 있다. 예를 들면, 노광 등을 이용한 반도체 프로세스에 의해, 웨이퍼측 접속 단자(112), 장치측 접속 단자(114), 쓰루홀(116) 및 배선(117)을 용이하게 형성할 수 있다. 이 때문에, 다수의 반도체 칩(310)에 대응하는 다수의 웨이퍼측 접속 단자(112) 등을, 피치 변환용 웨이퍼 기판(111)에 용이하게 형성할 수 있다. 또한, 프로브 웨이퍼(100)의 단자는, 도전 재료를 도금, 증착 등을 하는 것으로 피치 변환용 웨이퍼 기판(111)에 형성되어도 된다.
또한, 본 예에서는, 프로브 웨이퍼(100)를, 시험 시스템(400)에 이용하는 예를 설명했지만, 프로브 웨이퍼(100)의 용도는, 시험 시스템(400)으로 한정되지 않는다. 예를 들면, 반도체 웨이퍼(300)에 형성된 상태로 복수의 반도체 칩(310)이 전기기기 등에 사용되는 경우, 프로브 웨이퍼(100)는, 해당 전기기기 등에 실장되어, 반도체 웨이퍼(300)와 전기적으로 접속되어도 된다.
도 3은, 프로브 웨이퍼(100)를 가지는 프로브 장치(200)의 구성예를 나타내는 단면도이다. 본 예에서는, 프로브 장치(200)의 각 구성 요소를 이간시킨 도면을 이용해 설명하지만, 프로브 장치(200)의 각 구성 요소는, 도 3의 상하 방향에서 서로 이웃이 되는 다른 구성 요소와 접촉하여 배치된다. 프로브 장치(200)는, 반도체 웨이퍼(300)를 유지하고, 프로브 웨이퍼(100) 및 반도체 웨이퍼(300)를 전기적으로 접속시킨다.
프로브 장치(200)는, 웨이퍼 트레이(210), 웨이퍼측 멤브레인(220), 웨이퍼측 PCR(230), 프로브 웨이퍼(100), 장치측 PCR(240), 장치측 멤브레인(250) 및 장치 기판(260)을 가진다. 웨이퍼 트레이(210)는 반도체 웨이퍼(300)를 유지한다. 예를 들면, 웨이퍼 트레이(210)는, 반도체 웨이퍼(300)의 단자(312)가 형성되어 있지 않은 면과 대향하여 배치된다. 또한, 웨이퍼 트레이(210)는, 반도체 웨이퍼(300)를 유지하는 유지 부재(212)를 가져도 된다.
유지 부재(212)는, 반도체 웨이퍼(300)를 웨이퍼 트레이(210)에 계지하는 계지 부재이어도 된다. 또한, 유지 부재(212)는, 반도체 웨이퍼(300)를 웨이퍼 트레이(210)에 흡착하여도 된다. 이 경우, 웨이퍼 트레이(210)에는 관통공이 형성되고 있어, 유지 부재(212)는, 해당 관통공을 통해서 반도체 웨이퍼(300)를 웨이퍼 트레이(210)에 흡착하여도 된다.
웨이퍼측 멤브레인(220)은, 반도체 웨이퍼(300) 및 웨이퍼측 PCR(230)의 사이에 배치되어, 반도체 웨이퍼(300) 및 웨이퍼측 PCR(230)를 전기적으로 접속한다. 웨이퍼측 멤브레인(220)은, 절연 재료로 형성된 시트의 표리를 관통하는, 복수의 도전체의 범프(222)가 설치된다. 범프(222)는, 반도체 웨이퍼(300)에서의 각 반도체 칩(310)의 각 단자와 전기적으로 접속한다. 범프(222)는, 프로브 웨이퍼(100)의 웨이퍼측 접속 단자(112)와 동일한 배치로 설치되어도 된다.
웨이퍼측 PCR(230)는, 웨이퍼측 멤브레인(220) 및 프로브 웨이퍼(100)의 사이에 배치되어, 웨이퍼측 멤브레인(220)의 범프(222)와 프로브 웨이퍼(100)의 웨이퍼측 접속 단자(112)를 전기적으로 접속한다. 웨이퍼측 PCR(230)는, 범프(222) 및 웨이퍼측 접속 단자(112)에 의해 가압되는 것으로 범프(222) 및 웨이퍼측 접속 단자(112)를 전기적으로 접속하는, 이방성 도전막으로 형성된 시트이어도 된다.
장치측 PCR(240)는, 프로브 웨이퍼(100) 및 장치측 멤브레인(250)의 사이에 배치되어, 프로브 웨이퍼(100)의 장치측 접속 단자(114)와 장치측 멤브레인(250)의 범프(252)를 전기적으로 접속한다. 장치측 PCR(240)는, 장치측 접속 단자(114) 및 범프(252)에 의해 가압되는 것으로 장치측 접속 단자(114) 및 범프(252)를 전기적으로 접속하는, 이방성 도전막으로 형성된 시트이어도 된다.
장치측 멤브레인(250)은, 장치측 PCR(240) 및 장치 기판(260)의 사이에 배치되어, 장치측 PCR(240) 및 장치 기판(260)을 전기적으로 접속한다. 장치측 멤브레인(250)은, 절연 재료로 형성된 시트의 표리를 관통하는 복수의 도전체의 범프(252)가 설치된다. 범프(252)는, 장치 기판(260)에서의 각 단자와 전기적으로 접속한다. 범프(252)는, 프로브 웨이퍼(100)의 장치측 접속 단자(114)와 동일한 배치로 설치되어도 된다.
장치 기판(260)은, 웨이퍼 트레이(210)로부터 장치측 멤브레인(250)까지의 구성이 고정된다. 예를 들면, 나사 고정, 진공 흡착 등에 의해, 웨이퍼 트레이(210)로부터 장치 기판(260)까지의 구성을 고정하여도 된다. 또한, 장치 기판(260)은, 제어 장치(10)와 장치측 멤브레인(250)의 각 범프(252)를 전기적으로 접속한다. 장치 기판(260)은, 프린트 기판이어도 된다.
또한, 각각의 멤브레인은, 멤브레인을 통해서 전기적으로 접속되는 단자(패드)의 면적이 작거나 또는 단자가 알루미늄막 등으로서 표면에 산화막이 형성되는 경우에 유효하다. 이 때문에, 멤브레인을 통해서 전기적으로 접속되는 단자의 면적이 충분히 큰 경우, 멤브레인을 생략하여도 된다. 예를 들면, 장치 기판(260)의 단자는, 대면적인 한편 금 도금 등으로 하는 것이 용이하기 때문에, 프로브 장치(200)는, 장치측 멤브레인(250)을 가지지 않아도 된다.
이러한 구성에 의해, 프로브 웨이퍼(100) 및 반도체 웨이퍼(300)를 전기적으로 접속할 수 있다. 또한, 프로브 웨이퍼(100) 및 제어 장치(10)를 전기적으로 접속할 수 있다. 또한, 웨이퍼측 멤브레인(220)은, 반도체 웨이퍼(300)의 기판과 동일한 정도의 열팽창율을 가지는 재료로 형성되는 것이 바람직하다. 또한, 장치측 멤브레인(250)은, 피치 변환용 웨이퍼 기판(111)과 동일한 정도의 열팽창율을 가지는 재료로 형성되는 것이 바람직하다.
도 4는, 제어 장치(10)의 구성예를 나타내는 개념도이다. 제어 장치(10)는, 메인 프레임(12) 및 테스트 헤드(14)를 가진다. 메인 프레임(12)은, 테스트 헤드(14)를 제어하여, 반도체 웨이퍼(300)의 각각의 반도체 칩(310)을 시험시킨다. 테스트 헤드(14)는, 메인 프레임(12)으로부터의 제어에 따라 시험 신호를 생성하고, 프로브 장치(200)를 통해서 각각의 반도체 칩(310)에 공급한다. 예를 들면 테스트 헤드(14)는, 각각의 반도체 칩(310)에 대해서 동일한 시험 신호를 공급하여도 된다.
또한, 테스트 헤드(14)는, 프로브 장치(200)를 통해서 각각의 반도체 칩(310)의 응답 신호를 수취한다. 테스트 헤드(14)는, 각각의 응답 신호에 기초하여, 각각의 반도체 칩(310)의 양부를 판정하여도 된다. 테스트 헤드(14)는, 각각의 반도체 칩(310)의 양부 판정 결과를, 메인 프레임(12)에 전송하여도 된다. 이러한 구성에 의해, 반도체 칩(310)을 시험할 수 있다.
또한, 도 4에서는, 메인 프레임(12) 및 테스트 헤드(14)를 별개의 장치로서 도시하고 있지만, 메인 프레임(12) 및 테스트 헤드(14)는, 일체의 장치이어도 된다. 예를 들면, 제어 장치(10)가 가지는 테스트 리소스가 적은 경우, 메인 프레임(12) 및 테스트 헤드(14)를 하나의 케이스에 격납할 수 있다.
도 5는, 프로브 웨이퍼(100)의 측면도의 다른 예를 나타내는 도면이다. 본 예에서의 프로브 웨이퍼(100)는, 도 2에 관련해 설명한 프로브 웨이퍼(100)의 구성에 더하여 스위치(160)을 더 가진다.
스위치(160)는, 패드(150)와 장치측 접속 단자(114)의 사이에 형성되어 패드(150) 및 장치측 접속 단자(114)를 배선(117)을 통해서 접속하는지 여부를 스위칭한다. 스위치(160)는, 반도체 프로세스로 형성되는 트랜지스터에 의해, 해당 접속을 스위칭하여도 된다.
스위치(160)는, 모든 장치측 접속 단자(114)에 대해서 설치되어도 되고, 또한, 일부의 장치측 접속 단자(114)에 대해서 설치되어도 된다. 이러한 구성에 의해, 제어 장치(10)와 반도체 칩(310)을 전기적으로 접속하는지 여부를, 반도체 칩(310)의 핀 마다 스위칭할 수 있다.
또한, 장치측 접속 단자(114)의 적어도 하나는, 제어 장치(10)로부터, 반도체 칩(310)에 공급해야 할 전원 전력을 수취하여도 된다. 예를 들면, 반도체 칩(310) 마다, 적어도 하나의 장치측 접속 단자(114)가, 제어 장치(10)로부터 전원 전력을 수취하여도 된다. 이러한 장치측 접속 단자(114)에 대응하는 웨이퍼측 접속 단자(112)는, 쓰루홀(116)을 통해서 전원 전력을 수취하여, 대응하는 반도체 칩(310)에 전원 전력을 공급한다.
또한, 전원 전력을 수취하는 장치측 접속 단자(114)에 대응하는 쓰루홀(116)에는, 신호를 전송하는 다른 쓰루홀(116)과는 다른 도전 재료가 충전되어도 된다. 예를 들면, 전원 전력을 전송하는 쓰루홀(116)은, 고주파의 신호를 양호한 정밀도로 전송하지 않아도 되기 때문에, 다른 쓰루홀(116)보다도, 고주파 특성이 비교적으로 낮은 도전 재료를 충전하여도 된다. 예를 들면, 전원 전력을 전송하는 쓰루홀(116)에는 구리가 충전되어도 되고, 다른 쓰루홀(116)에는 금이 충전되어도 된다.
도 6은, 프로브 웨이퍼(100)의 다른 구성을 나타내는 도면이다. 도 6에서는, 프로브 웨이퍼(100)의 장치 접속면(104)을 나타낸다. 본 예에서의 프로브 웨이퍼(100)는, 도 2에 관련해 설명한 프로브 웨이퍼(100)의 구성에 더하여, 스위칭부(170)를 더 가진다.
스위칭부(170)는, 각각의 장치측 접속 단자(114)를, 어느 패드(150)에 접속할지를 스위칭한다. 예를 들면 스위칭부(170)은, 각각의 장치측 접속 단자(114) 및 각각의 패드(150)와 배선(117)을 통해서 접속된다. 그리고, 각각의 장치측 접속 단자(114)에 대응하는 배선(117)을, 어느 패드(150)에 대응하는 배선(117)에 전기적으로 접속할지를 스위칭하여도 된다. 예를 들면 스위칭부(170)는, 복수의 트랜지스터를 이용하여, 이러한 배선(117)의 접속을 스위칭하여도 된다.
또한, 도 6에서는, 하나의 스위칭부(170)가 모든 배선(117)의 접속을 제어하는 예를 나타냈지만, 다른 예에서는, 복수의 스위칭부(170)를 이용하여 배선(117)의 접속을 제어해도 된다. 예를 들면, 프로브 웨이퍼(100)를 소정의 영역마다 분할하고, 각각의 스위칭부(170)는, 대응하는 영역 내에서의 배선(117)의 접속을 제어하여도 된다. 복수의 스위칭부(170)는, 복수의 반도체 칩(310)에 대응하여 설치되고, 각각의 스위칭부(170)는, 각 반도체 칩(310)에 대응하는 웨이퍼측 접속 자(112) 및 장치측 접속 단자(114)의 접속을 스위칭하여도 된다.
또한, 패드(150), 배선(117) 및 스위칭부(170)는, 웨이퍼 접속면(102)에 설치되어도 된다. 이 경우, 쓰루홀(116)은, 일단이 장치측 접속 단자(114)에 접속되고, 타단이 패드(150)에 접속된다. 또한, 배선(117)은, 각각의 패드(150) 및 각각의 웨이퍼측 접속 단자(112)를 스위칭부(170)에 접속한다. 스위칭부(170)는, 각각의 패드(150)를, 어느 웨이퍼측 접속 단자(112)에 접속할지를 스위칭한다.
일반적으로, 복수의 장치측 접속 단자(114)에 접속되는 제어 장치(10)의 복수의 시험 모듈에 대해서는, 그 기능에 따라, 테스트 헤드(14)의 어느 슬롯에 배치해야 하는지가 정해진다. 예를 들면, 전원 공급 모듈로서 기능하는 시험 모듈은, 반도체 칩(310)의 전원 핀에 대응하는 장치측 접속 단자(114)에 접속하기 위하여, 해당 장치측 접속 단자(114)에 대응하는 슬롯에 배치된다.
이에 대해, 본 예의 프로브 웨이퍼(100)는, 복수의 장치측 접속 단자(114)와 복수의 웨이퍼측 접속 단자(112)의 접속 관계를 변경할 수 있다. 이 때문에, 임의의 슬롯에 배치된 각각의 시험 모듈을, 스위칭부(170)에서의 설정을 변경하는 것으로, 반도체 칩(310)의 소정의 단자(312)에 접속할 수 있다. 즉, 본 예의 시험 시스템(400)은, 테스트 헤드(14)의 설계의 자유도를 높일 수 있다.
도 7은, 시험 시스템(400)의 다른 구성예를 나타내는 도면이다. 본 예의 시험 시스템(400)은, 피치 변환용의 프로브 웨이퍼(100-1), 회로 형성용의 프로브 웨이퍼(100-2) 및 제어 장치(10)를 구비한다. 프로브 웨이퍼(100-1)는, 반도체 웨이퍼(300)와 프로브 웨이퍼(100-2)의 사이에 설치된다. 또한, 프로브 웨이퍼(100-2)는, 프로브 웨이퍼(100-1)와 제어 장치(10)의 사이에 설치된다. 프로브 웨이퍼(100-1) 및 프로브 웨이퍼(100-2)의 각각은, 반도체 웨이퍼(300)의 반도체 칩(310)이 형성되는 면과 실질적으로 동일한 직경의 원 형상으로 형성된 면을 가져도 된다.
프로브 웨이퍼(100-1)는, 도 1 내지 도 6에 관련하여 설명한 프로브 웨이퍼(100)와 동일한 기능 및 구성을 가져도 된다. 단, 프로브 웨이퍼(100-1)의 장치 접속면(104)에는, 복수의 장치측 접속 단자(114)에 대신하여, 복수의 제1 중간 접속 단자가 형성되어, 제1 중간 접속 단자를 통해서 프로브 웨이퍼(100-2)와 전기적으로 접속된다. 제1 중간 접속 단자의 구조는, 장치측 접속 단자(114)와 동일하여도 된다.
프로브 웨이퍼(100-2)는, 회로 형성용의 웨이퍼 기판(111-2), 복수의 회로부(110), 복수의 제2 중간 접속 단자(115) 및 복수의 장치측 접속 단자를 가진다. 웨이퍼 기판(111-2)은, 프로브 웨이퍼(100-1)의 피치 변환용의 기판(111-1)과 동일한 재료로 형성되어도 된다.
복수의 제2 중간 접속 단자(115)는, 웨이퍼 기판(111-2)에서 프로브 웨이퍼(100-1)와 대향하는 면에 형성된다. 복수의 제2 중간 접속 단자(115)는, 프로브 웨이퍼(100-1)의 제1 중간 접속 단자와 일대일로 대응하여 설치되어, 각각 대응하는 제1 중간 접속 단자와 전기적으로 접속된다. 프로브 웨이퍼(100-2)는, 제2 중간 접속 단자(115)를 통해서, 프로브 웨이퍼(100-1)와 신호를 주고 받는다.
복수의 장치측 접속 단자는, 도 1 내지 도 6에 관련해 설명한 장치측 접속 단자(114)와 같이, 제어 장치(10)와 전기적으로 접속된다. 또한, 각각의 장치측 접속 단자는, 대응하는 제2 중간 접속 단자(115)와 쓰루홀 등을 통해서 전기적으로 접속된다.
회로부(110)는, 각각의 반도체 칩(310)에 대해서 적어도 하나씩 설치된다. 각각의 회로부(110)는, 웨이퍼 기판(111-2)에 형성되어 제2 중간 접속 단자(115) 및 프로브 웨이퍼(100-1)를 통해서, 대응하는 반도체 칩(310)과 신호를 주고 받는다. 또한, 각각의 회로부(110)는, 장치측 접속 단자를 통해서, 제어 장치(10)와 신호를 주고 받는다.
각각의 회로부(110)는, 대응하는 반도체 칩(310)을 시험하는 시험 신호를 생성하여, 반도체 칩(310)에 공급하여도 된다. 또한, 각각의 회로부(110)는, 대응하는 반도체 칩(310)이 출력하는 응답 신호를 수취하여도 된다. 각각의 회로부(110)는, 각각의 응답 신호의 논리 패턴과 미리 정해진 기대값 패턴을 비교하는 것으로, 각각의 반도체 칩(310)의 양부를 판정하여도 된다.
각각의 회로부(110)은, 도 4에 나타낸 메인 프레임(12) 및 테스트 헤드(14)의 기능의 모두 또는 일부를 가져도 된다. 이러한 구성에 의해, 제어 장치(10)의 규모를 저감할 수 있다. 예를 들면 제어 장치(10)는, 회로부(110)에 대해서 시험의 개시 등의 타이밍을 통지하는 기능, 회로부(110)에서의 시험 결과를 독출하는 기능, 회로부(110) 및 반도체 칩(310)의 구동 전력을 공급하는 기능의 각 기능을 가지면 된다.
또한, 웨이퍼 기판(111-2)이 반도체 재료로 형성되므로, 웨이퍼 기판(111-2)에 고밀도의 회로부(110)을 용이하게 형성할 수 있다. 예를 들면, 노광 등을 이용한 반도체 프로세스에 의해, 웨이퍼 기판(111)에 고밀도의 회로부(110)를 용이하게 형성할 수 있다. 이 때문에, 다수의 반도체 칩(310)에 대응하는 다수의 회로부(110)를, 웨이퍼 기판(111)에 용이하게 형성할 수 있다.
이상 설명한 바와 같이, 본 예의 시험 시스템(400)에 의하면, 온도 변동 등에 의한 단자 사이의 접촉 불량을 저감할 수 있다. 또한, 시험 시스템(400)의 규모를 저감할 수 있다. 또한, 피치 변환용의 프로브 웨이퍼(100-1) 및 회로 형성용의 프로브 웨이퍼(100-2)를 마련하므로, 예를 들면, 시험 내용이 동일하고, 단자 간격이 다른 반도체 웨이퍼(300)를 시험하는 경우, 회로 형성용의 프로브 웨이퍼(100-2)를 공통으로 이용하여 피치 변환용의 프로브 웨이퍼(100-1)를 교환하면 되기 때문에, 시험 비용을 저감할 수 있다.
도 8은, 피치 변환용의 프로브 웨이퍼(100-1) 및 회로 형성용의 프로브 웨이퍼(100-2)를 가지는 프로브 장치(200)의 구성예를 나타내는 단면도이다. 본 예에서는, 프로브 장치(200)의 각 구성 요소를 이간시킨 도면을 이용해 설명하지만, 프로브 장치(200)의 각 구성 요소는, 도 8의 상하 방향에서 서로 이웃이 되는 다른 구성 요소와 접촉하여 배치된다.
프로브 장치(200)는, 웨이퍼 트레이(210), 웨이퍼측 멤브레인(220), 웨이퍼측 PCR(230), 프로브 웨이퍼(100), 장치측 PCR(240), 장치측 멤브레인(250), 중간 PCR(270), 중간 멤브레인(280) 및 장치 기판(260)을 가진다. 웨이퍼 트레이(210)는 반도체 웨이퍼(300)를 유지한다.
웨이퍼 트레이(210), 웨이퍼측 멤브레인(220) 및 웨이퍼측 PCR(230)은, 도 3에 관련하여 설명한 웨이퍼 트레이(210), 웨이퍼측 멤브레인(220) 및 웨이퍼측 PCR(230)과 동일한 기능 및 구조를 가져도 된다. 또한, 웨이퍼측 PCR(230)은, 웨이퍼측 멤브레인(220)과 프로브 웨이퍼(100-1)의 사이에 배치되어, 웨이퍼측 멤브레인(220)의 범프(222)와 프로브 웨이퍼(100-1)에서의 웨이퍼측 접속 단자(112)를 전기적으로 접속한다.
또한, 프로브 웨이퍼(100-1)는, 중간 PCR(270)과 대향하는 면에, 복수의 제1 중간 접속 단자(113)를 가진다. 각각의 제1 중간 접속 단자(113)는, 도 2에 관련해 설명한 장치측 접속 단자(114)와 같이, 쓰루홀(116)을 통해서, 대응하는 웨이퍼측 접속 단자(112)와 전기적으로 접속되어도 된다. 또한, 복수의 제1 중간 접속 단자(113)는, 후술하는 제2 중간 접속 단자(115)와 동일한 배치로 설치된다. 또한, 제1 중간 접속 단자(113)는, 웨이퍼측 접속 단자(112)와는 다른 배치로 설치되어도 된다.
중간 PCR(270)은, 프로브 웨이퍼(100-1)와 중간 멤브레인(280)의 사이에 배치되어 프로브 웨이퍼(100-1)에서의 제1 중간 접속 단자(113)와 중간 멤브레인(280)의 범프(282)를 전기적으로 접속한다. 중간 PCR(270)은, 제1 중간 접속 단자(113) 및 범프(282)에 의해 가압되는 것으로 제1 중간 접속 단자(113) 및 범프(282)를 전기적으로 접속하는, 이방성 도전막으로 형성된 시트이어도 된다.
중간 멤브레인(280)은, 중간 PCR(270)과 프로브 웨이퍼(100-2)의 사이에 배치되어, 중간 PCR(270)과 프로브 웨이퍼(100-2)를 전기적으로 접속한다. 중간 멤브레인(280)은, 절연 재료로 형성된 시트의 표리를 관통하는 복수의 도전체의 범프(282)가 설치된다. 범프(282)는, 프로브 웨이퍼(100-2)에서의 제2 중간 접속 단자(115)와 전기적으로 접속한다. 범프(282)는, 프로브 웨이퍼(100-2)의 제2 중간 접속 단자(115)와 동일한 배치로 설치되어도 된다.
또한, 프로브 웨이퍼(100-2)는, 웨이퍼 기판(111-2)에서 중간 멤브레인(280)과 대응하는 면에, 복수의 제1 중간 접속 단자(113)와 일대일로 대응하여 설치된 복수의 제2 중간 접속 단자(115)를 가진다. 각각의 제2 중간 접속 단자(115)는, 웨이퍼 기판(111-2)을 관통하여 형성되는 쓰루홀을 통해서, 대응하는 장치측 접속 단자(114)와 전기적으로 접속되어도 된다. 제2 중간 접속 단자(115)는, 장치측 접속 단자(114)와 동일한 배치로 설치되어도 된다.
장치측 PCR(240), 장치측 멤브레인(250) 및 장치 기판(260)은, 도 3에 관련해 설명한 장치측 PCR(240), 장치측 멤브레인(250) 및 장치 기판(260)과 동일한 기능 및 구조를 가져도 된다. 또한, 장치측 PCR(240)은, 프로브 웨이퍼(100-2)와 장치측 멤브레인(250)의 사이에 배치되어, 프로브 웨이퍼(100-2)와 장치측 멤브레인(250)을 전기적으로 접속한다. 이러한 구성에 의해, 2개의 프로브 웨이퍼(100)를 이용해 반도체 웨이퍼(300)를 시험할 수 있다.
또한, 도 3에 관련해 설명한 바와 같이, 본 예의 프로브 장치(200)에서도, 어느 하나의 멤브레인을 생략하여도 된다. 예를 들면, 도 3에 관련해 설명한 예와 같이, 프로브 장치(200)는, 장치측 멤브레인(250)을 가지지 않아도 된다. 또한, 프로브 웨이퍼(100)의 단자도, 대면적인 한편 금 도금 등으로 형성하는 것이 비교적으로 용이하기 때문에, 프로브 장치(200)는, 중간 멤브레인(280)을 가지지 않아도 된다.
도 9는, 회로부(110)의 구성예를 나타내는 도면이다. 본 예에서는, 웨이퍼 기판(111-2)에서, 제어 장치(10)와 대향하는 면에 회로부(110)가 형성되는 예를 설명한다. 또한, 웨이퍼 기판(111-2)에 형성되는 복수의 회로부(110)는, 각각이 동일한 구성을 가져도 된다.
각각의 회로부(110)는, 복수의 시험 회로(120) 및 복수의 스위칭부(118)를 가진다. 또한, 회로부(110)에는, 복수의 패드(119)가 설치된다. 복수의 패드(119)는, 도 7 및 도 8에 관련해 설명한 바와 같이, 제2 중간 접속 단자(115)와 쓰루홀을 통해서 전기적으로 접속된다.
각각의 시험 회로(120)는, 장치측 접속 단자(114)를 통해서 제어 장치(10)에 접속된다. 각각의 시험 회로(120)는, 제어 장치(10)로부터의 제어 신호, 전원 전력등이 주어져도 된다. 또한, 통상시는 제1 시험 회로(120-1)가 동작하고, 다른 시험 회로(120)는, 제1 시험 회로(120-1)가 고장났을 경우에 동작한다. 복수의 시험 회로(120)는, 각각이 동일한 회로이어도 된다.
각각의 스위칭부(118)는, 복수의 시험 회로(120)로부터, 동작하고 있는 시험 회로(120)를 선택한다. 또한, 통상시는 제1 스위칭부(118-1)가 동작하고, 다른 스위칭부(118)는, 제1 스위칭부(118-1)가 고장났을 경우에 동작한다. 복수의 스위칭부(118)는, 각각이 동일한 회로이어도 된다. 스위칭부(118)는, 선택한 시험 회로(120)를, 패드(119)를 통해서 제2 중간 접속 단자(115)에 접속하고, 대응하는 반도체 칩(310)을 시험시킨다.
상술한 바와 같이, 회로부(110)는 반도체의 웨이퍼 기판(111)에 형성되므로, 반도체 소자를 가지는 시험 회로(120)를 고밀도로 형성할 수 있다. 이 때문에, 반도체 칩(310)에 대응하는 영역 내에, 예비 회로를 포함한 복수의 시험 회로(120) 등을 용이하게 설치할 수 있다. 또한, 회로부(110)는, 하나의 시험 회로(120)를 가지고 있어 스위칭부(118)를 갖지 않는 구성이어도 된다.
도 10은, 시험 회로(120)의 기능 구성예를 나타내는 블록도이다. 시험 회로(120)는, 패턴 발생부(122), 파형 성형부(130), 드라이버(132), 컴퍼레이터(134), 타이밍 발생부(136), 논리 비교부(138), 특성 측정부(140) 및 전원 공급부(142)를 가진다. 또한, 시험 회로(120)는, 접속되는 반도체 칩(310)의 입출력 핀의 핀마다, 도 5에 나타낸 구성을 가져도 된다.
패턴 발생부(122)는, 시험 신호의 논리 패턴을 생성한다. 본 예의 패턴 발생부(122)는, 패턴 메모리(124), 기대값 메모리(126) 및 페일 메모리(128)를 가진다. 패턴 발생부(122)는, 패턴 메모리(124)에 미리 격납된 논리 패턴을 출력하여도 된다. 패턴 메모리(124)는, 시험 개시 전에 제어 장치(10)로부터 주어지는 논리 패턴을 격납하여도 된다. 또한, 패턴 발생부(122)는, 미리 주어지는 알고리즘에 기초하여 해당 논리 패턴을 생성하여도 된다.
파형 성형부(130)는, 패턴 발생부(122)로부터 주어지는 논리 패턴에 기초하여, 시험 신호의 파형을 성형한다. 예를 들면 파형 성형부(130)는, 논리 패턴의 각 논리값에 따른 전압을, 소정의 비트 기간씩 출력하는 것으로, 시험 신호의 파형을 성형하여도 된다.
드라이버(132)는, 파형 성형부(130)로부터 주어지는 파형에 따른 시험 신호를 출력한다. 드라이버(132)는, 타이밍 발생부(136)로부터 주어지는 타이밍 신호에 따라, 시험 신호를 출력하여도 된다. 예를 들면 드라이버(132)는, 타이밍 신호와 동일 주기의 시험 신호를 출력하여도 된다. 드라이버(132)가 출력하는 시험 신호는, 스위칭부(118) 등을 통해서, 대응하는 반도체 칩(310)에 공급된다.
컴퍼레이터(134)는, 반도체 칩(310)이 출력하는 응답 신호를 측정한다. 예를 들면 컴퍼레이터(134)는, 타이밍 발생부(136)로부터 주어지는 스트로브 신호에 따라 응답 신호의 논리값을 순차적으로 검출하는 것으로, 응답 신호의 논리 패턴을 측정하여도 된다.
논리 비교부(138)는, 컴퍼레이터(134)가 측정한 응답 신호의 논리 패턴에 기초하여, 대응하는 반도체 칩(310)의 양부를 판정하는 판정부로서 기능한다. 예를 들면 논리 비교부(138)는, 패턴 발생부(122)로부터 주어지는 기대값 패턴과 컴퍼레이터(134)가 검출한 논리 패턴이 일치하는지 여부에 의해, 반도체 칩(310)의 양부를 판정하여도 된다. 패턴 발생부(122)는, 기대값 메모리(126)에 미리 격납된 기대값 패턴을, 논리 비교부(138)에 공급하여도 된다. 기대값 메모리(126)는, 시험 개시 전에 제어 장치(10)로부터 주어지는 논리 패턴을 격납하여도 된다. 또한, 패턴 발생부(122)는, 미리 주어지는 알고리즘에 기초하여 해당 기대값 패턴을 생성하여도 된다.
페일 메모리(128)는, 논리 비교부(138)에서의 비교 결과를 격납한다. 예를 들면, 반도체 칩(310)의 메모리 영역을 시험하는 경우, 페일 메모리(128)는, 반도체 칩(310)의 어드레스마다, 논리 비교부(138)에서의 양부 판정 결과를 격납하여도 된다. 제어 장치(10)는, 페일 메모리(128)가 격납한 양부 판정 결과를 독출하여도 된다. 예를 들면, 장치측 접속 단자(114)는, 페일 메모리(128)가 격납한 양부 판정 결과를, 프로브 웨이퍼(100)의 외부의 제어 장치(10)에 출력하여도 된다.
또한, 특성 측정부(140)는, 드라이버(132)가 출력하는 전압 또는 전류의 파형을 측정한다. 예를 들면 특성 측정부(140)는, 드라이버(132)로부터 반도체 칩(310)에 공급하는 전류 또는 전압의 파형이, 소정의 사양을 만족하는지 여부에 기초하여, 반도체 칩(310)의 양부를 판정하는 판정부로서 기능하여도 된다.
전원 공급부(142)는, 반도체 칩(310)을 구동하는 전원 전력을 공급한다. 예를 들면 전원 공급부(142)는, 시험 중에 제어 장치(10)로부터 주어지는 전력에 따른 전원 전력을, 반도체 칩(310)에 공급하여도 된다. 또한, 전원 공급부(142)는, 시험 회로(120)의 각 구성 요소에 구동 전력을 공급하여도 된다.
시험 회로(120)가 이러한 구성을 가지는 것으로, 제어 장치(10)의 규모를 저감한 시험 시스템(400)을 실현할 수 있다. 예를 들면 제어 장치(10)로서 범용의 퍼스널 컴퓨터 등을 이용할 수 있다.
도 11은, 시험 회로(120)의 다른 구성예를 나타내는 도면이다. 본 예의 시험 회로(120)는, 도 10에서 설명한 시험 회로(120)의 구성 중 일부를 가진다. 예를 들면 시험 회로(120)는, 드라이버(132), 컴퍼레이터(134) 및 특성 측정부(140)를 가져도 된다. 드라이버(132), 컴퍼레이터(134) 및 특성 측정부(140)는, 도 10에서 설명한 드라이버(132), 컴퍼레이터(134) 및 특성 측정부(140)와 동일하여도 된다.
이 경우, 제어 장치(10)는, 도 10에서 설명한 패턴 발생부(122), 파형 성형부(130), 타이밍 발생부(136), 논리 비교부(138) 및 전원 공급부(142)를 가져도 된다. 시험 회로(120)는, 제어 장치(10)로부터 주어지는 제어 신호에 따라 시험 신호를 출력한다. 또한, 시험 회로(120)는, 컴퍼레이터(134)에서의 측정 결과를, 제어 장치(10)에 송신한다. 이러한 시험 회로(120)의 구성에 의해도, 제어 장치(10)의 규모를 저감할 수 있다.
또한, 프로브 웨이퍼(100)는, 소정의 개수의 반도체 칩(310)마다, 하나의 회로부(110)를 가져도 된다. 이 경우, 각각의 회로부(110)는, 대응하는 복수의 반도체 칩(310) 가운데, 선택한 어느 하나의 반도체 칩(310)을 시험하여도 된다.
이상, 발명을 실시 형태를 이용해 설명했지만, 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
10···제어 장치 12···메인 프레임
14···테스트 헤드 100···프로브 웨이퍼
102···웨이퍼 접속면 104···장치 접속면
111···웨이퍼 기판 112···웨이퍼측 접속 단자
113···제1 중간 접속 단자 114···장치측 접속 단자
115···제2 중간 접속 단자 116···쓰루홀
117···배선 118···스위칭부
119···패드 120···시험 회로
122···패턴 발생부 124···패턴 메모리
126···기대값 메모리 128···페일 메모리
130···파형 성형부 132···드라이버
134···컴퍼레이터 136···타이밍 발생부
138···논리 비교부 140···특성 측정부
142···전원 공급부 150···패드
160···스위치 170···스위칭부
200···프로브 장치 210···웨이퍼 트레이
212···유지 부재 220···웨이퍼측 멤브레인
222···범프 230···웨이퍼측 PCR
240···장치측 PCR 250···장치측 멤브레인
252···범프 260···장치 기판
270···중간 PCR 280···중간 멤브레인
282···범프 300···반도체 웨이퍼
310···반도체 칩 400···시험 시스템

Claims (17)

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  8. 복수의 반도체 칩이 형성된 반도체 웨이퍼와 전기적으로 접속하는 프로브 장치에 있어서,
    상기 반도체 웨이퍼와 전기적으로 접속되는 피치 변환용의 프로브 웨이퍼; 및
    상기 피치 변환용의 프로브 웨이퍼와 전기적으로 접속되는 회로 형성용의 프로브 웨이퍼
    를 포함하고,
    상기 피치 변환용의 프로브 웨이퍼는,
    피치 변환용의 웨이퍼 기판;
    상기 피치 변환용의 웨이퍼 기판의 상기 반도체 웨이퍼와 대향하는 면에 형성되고, 각각의 상기 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 상기 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자;
    상기 피치 변환용의 웨이퍼 기판의 상기 회로 형성용의 프로브 웨이퍼와 대향하는 면에, 상기 복수의 웨이퍼측 접속 단자와 일대일로 대응하여, 상기 웨이퍼측 접속 단자와는 다른 간격으로 형성되고, 상기 회로 형성용의 프로브 웨이퍼와 전기적으로 접속하는 복수의 제1 중간 접속 단자;
    대응하는 웨이퍼측 접속 단자 및 상기 제1 중간 접속 단자를 전기적으로 접속하는 복수의 전송로; 및
    상기 피치 변환용의 웨이퍼 기판에 설치되어, 상기 복수의 제1 중간 접속 단자 중에서, 상기 복수의 웨이퍼측 접속 단자의 각각과 전기적으로 접속되어야 하는 제1 중간 접속 단자를 스위칭하는 스위칭부
    를 포함하고,
    상기 회로 형성용의 프로브 웨이퍼는,
    상기 피치 변환용의 웨이퍼 기판의 상기 복수의 제1 중간 접속 단자가 형성되는 면과 대향하여 설치되는 회로 형성용의 웨이퍼 기판;
    상기 회로 형성용의 웨이퍼 기판에 형성되고, 상기 복수의 제1 중간 접속 단자와 일대일로 대응해 설치되어, 대응하는 상기 제1 중간 접속 단자와 전기적으로 접속되는 복수의 제2 중간 접속 단자; 및
    각각의 상기 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 상기 반도체 칩에게 주어야 하는 신호를 생성하고, 상기 제1 중간 접속 단자, 상기 제2 중간 접속 단자 및 상기 웨이퍼측 접속 단자를 통해서, 대응하는 상기 반도체 칩에 신호를 공급하는 복수의 회로부
    를 포함하고,
    상기 피치 변환용의 웨이퍼 기판은, 상기 반도체 웨이퍼와 동일한 반도체 재료 또는 동일한 열팽창율을 갖는 반도체 재료로 형성되는,
    프로브 장치.
  9. 삭제
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  11. 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험 시스템에 있어서,
    각각의 상기 반도체 칩에 공급하는 시험 신호를 출력하는 신호 생성부;
    상기 신호 생성부로부터 수취한 상기 시험 신호를 각각의 상기 반도체 칩에 공급하는 프로브 장치; 및
    각각의 상기 반도체 칩이 상기 시험 신호에 따라 출력하는 응답 신호를, 상기 프로브 장치를 통해서 수취하고, 상기 응답 신호에 기초하여 각각의 상기 반도체 칩의 양부를 판정하는 판정부
    를 포함하고,
    상기 프로브 장치는,
    상기 반도체 웨이퍼와 전기적으로 접속되는 피치 변환용의 프로브 웨이퍼; 및
    상기 피치 변환용의 프로브 웨이퍼와 전기적으로 접속되는 회로 형성용의 프로브 웨이퍼
    를 포함하고,
    상기 피치 변환용의 프로브 웨이퍼는,
    피치 변환용의 웨이퍼 기판;
    상기 피치 변환용의 웨이퍼 기판의 상기 반도체 웨이퍼와 대향하는 면에 형성되고, 각각의 상기 반도체 칩에 대하여 적어도 하나씩 설치되어, 대응하는 상기 반도체 칩의 입출력 단자와 전기적으로 접속하는 복수의 웨이퍼측 접속 단자;
    상기 피치 변환용의 웨이퍼 기판의 상기 회로 형성용의 프로브 웨이퍼와 대향하는 면에, 상기 복수의 웨이퍼측 접속 단자와 일대일로 대응하고, 상기 웨이퍼측 접속 단자와는 다른 간격으로 형성되어 상기 회로 형성용의 프로브 웨이퍼와 전기적으로 접속하는 복수의 제1 중간 접속 단자;
    대응하는 웨이퍼측 접속 단자 및 상기 제1 중간 접속 단자를 전기적으로 접속하는 복수의 전송로; 및
    상기 피치 변환용의 웨이퍼 기판에 설치되어, 상기 복수의 제1 중간 접속 단자 중에서, 상기 복수의 웨이퍼측 접속 단자의 각각과 전기적으로 접속되어야 하는 제1 중간 접속 단자를 스위칭하는 스위칭부
    를 포함하고,
    상기 회로 형성용의 프로브 웨이퍼는,
    상기 피치 변환용의 웨이퍼 기판의 상기 복수의 제1 중간 접속 단자가 형성되는 면과 대향하여 설치되는 회로 형성용의 웨이퍼 기판;
    상기 회로 형성용의 웨이퍼 기판에 형성되고, 상기 복수의 제1 중간 접속 단자와 일대일로 대응하여 설치되어, 대응하는 상기 제1 중간 접속 단자와 전기적으로 접속되는 복수의 제2 중간 접속 단자; 및
    각각의 상기 반도체 칩에 대하여 적어도 하나씩 설치되어 상기 제1 중간 접속 단자, 상기 제2 중간 접속 단자 및 상기 웨이퍼측 접속 단자를 통해서, 대응하는 상기 반도체 칩을 시험하는 복수의 회로부
    를 포함하고,
    상기 피치 변환용의 웨이퍼 기판은, 상기 반도체 웨이퍼와 동일한 반도체 재료 또는 동일한 열팽창율을 갖는 반도체 재료로 형성되는,
    시험 시스템.
  12. 제8항에 있어서,
    상기 회로 형성용의 프로브 웨이퍼는,
    상기 회로 형성용의 웨이퍼 기판의 상기 복수의 제2 중간 접속 단자가 형성되는 면과 대향하여 형성되고, 상기 복수의 제2 중간 접속 단자에 일대일로 대응하여, 외부의 장치와 전기적으로 접속하는 복수의 장치측 접속 단자; 및
    대응하는 제2 중간 접속 단자 및 상기 장치측 접속 단자를 전기적으로 접속하는 복수의 제2 전송로
    를 포함하는,
    프로브 장치.
  13. 제8항에 있어서,
    상기 복수의 제1 중간 접속 단자는 상기 웨이프측 접속 단자의 간격보다 더 넓은 간격으로 형성된,
    프로브 장치.
  14. 제8항에 있어서,
    상기 웨이퍼측 접속 단자가 형성되는 상기 피치 변환용의 웨이퍼 기판의 면은, 상기 반도체 웨이퍼의 상기 반도체 칩이 형성되는 면과 실질적으로 동일한 형상으로 형성된,
    프로브 장치.
  15. 제12항에 있어서,
    상기 장치측 접속 단자의 적어도 하나는, 상기 외부의 장치로부터, 상기 반도체 칩에 공급해야 할 전원 전력을 수취하고,
    해당 장치측 접속 단자에 대응하는 상기 웨이퍼측 접속 단자는, 상기 전원 전력을 상기 반도체 칩에 공급하는,
    프로브 장치.
  16. 제15항에 있어서,
    각각의 상기 전송로는, 각각의 상기 웨이퍼측 접속 단자 및 대응하는 상기 제1 중간 접속 단자를 접속하도록, 상기 피치 변환용의 웨이퍼 기판을 관통해 형성되는 복수의 쓰루홀을 가지며,
    상기 장치측 접속 단자로부터 상기 전원 전력을 수취하는 상기 제1 중간 접속 접속 단자에 대응하는 상기 쓰루홀에는, 다른 상기 쓰루홀과는 다른 도전 재료가 충전된,
    프로브 장치.
  17. 제16항에 있어서,
    상기 다른 도전 재료가 충전되는 상기 쓰루홀이, 각각의 상기 반도체 칩에 대하여 적어도 하나씩 설치된,
    프로브 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP5492230B2 (ja) * 2012-01-20 2014-05-14 株式会社日本マイクロニクス 検査装置
US9391447B2 (en) 2012-03-06 2016-07-12 Intel Corporation Interposer to regulate current for wafer test tooling
CN103018501B (zh) * 2012-12-11 2014-12-10 江苏汇成光电有限公司 晶圆测试探针卡
KR102179245B1 (ko) * 2014-03-19 2020-11-16 주식회사 아도반테스토 검사용 웨이퍼 및 시험 시스템
US20200292578A1 (en) * 2017-08-03 2020-09-17 FemtoDx Wafer level probing of electrical biosensors
US10877089B2 (en) * 2018-09-24 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer testing system and related method for improving external magnetic field wafer testing
CN112444727A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 晶片测试系统及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288911A (ja) * 2003-03-24 2004-10-14 Casio Comput Co Ltd 半導体ウエハ試験装置およびその試験方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3142801B2 (ja) * 1997-09-04 2001-03-07 松下電器産業株式会社 半導体集積回路の検査方法、プローブカード及びバーンイン用ボード
JPH11274252A (ja) * 1998-03-19 1999-10-08 Mitsubishi Electric Corp 半導体装置の検査装置及びその検査方法
US6420884B1 (en) 1999-01-29 2002-07-16 Advantest Corp. Contact structure formed by photolithography process
US6535003B2 (en) 1999-01-29 2003-03-18 Advantest, Corp. Contact structure having silicon finger contactor
US6917525B2 (en) * 2001-11-27 2005-07-12 Nanonexus, Inc. Construction structures and manufacturing processes for probe card assemblies and packages having wafer level springs
JP2001021587A (ja) * 1999-07-08 2001-01-26 Nec Corp 検査プローブとその製造方法
JP2001210685A (ja) * 1999-11-19 2001-08-03 Hitachi Ltd テストシステムおよび半導体集積回路装置の製造方法
JP2002222839A (ja) 2001-01-29 2002-08-09 Advantest Corp プローブカード
JP4559733B2 (ja) 2002-01-25 2010-10-13 株式会社アドバンテスト プローブカード及びプローブカードの製造方法
JP2004170314A (ja) * 2002-11-21 2004-06-17 Advantest Corp 試験装置、試験方法、及び電流測定器
JP2005079144A (ja) * 2003-08-28 2005-03-24 Kyocera Corp 多層配線基板およびプローブカード
US7046027B2 (en) * 2004-10-15 2006-05-16 Teradyne, Inc. Interface apparatus for semiconductor device tester
KR100712561B1 (ko) * 2006-08-23 2007-05-02 삼성전자주식회사 웨이퍼 형태의 프로브 카드 및 그 제조방법과 웨이퍼형태의 프로브 카드를 구비한 반도체 검사장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288911A (ja) * 2003-03-24 2004-10-14 Casio Comput Co Ltd 半導体ウエハ試験装置およびその試験方法

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