JPH11274252A - 半導体装置の検査装置及びその検査方法 - Google Patents

半導体装置の検査装置及びその検査方法

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JPH11274252A
JPH11274252A JP10069947A JP6994798A JPH11274252A JP H11274252 A JPH11274252 A JP H11274252A JP 10069947 A JP10069947 A JP 10069947A JP 6994798 A JP6994798 A JP 6994798A JP H11274252 A JPH11274252 A JP H11274252A
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semiconductor device
main surface
wafer
inspection
bump
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JP10069947A
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Shigehisa Yamamoto
茂久 山本
Katsuya Shiga
克哉 志賀
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Abstract

(57)【要約】 【課題】 被試験ウェハの製品利用率を確保しつつ、プ
ローブ針と電源端子及び信号端子とのコンタクト特性を
向上し得る半導体装置を得る。 【解決手段】 被試験ウェハ１の各チップ２に形成され
たパッド３の位置と鏡面同位置に形成されたバンプ５
と、同一の電源及び信号が供給されるバンプ５同士を接
続する共通配線６と、外部から共通配線６に電源及び信
号を供給するために共通配線６に接続された端子７と
を、プローブウェハ４上に設ける。バンプ５は、プロー
ブウェハ４と被試験ウェハ１とを重ね合わせた際に各チ
ップ２のパッド３に接触する。共通配線６は、バーンイ
ン試験を行う電源及び信号をチップ２のパッド３にそれ
ぞれ供給するための配線である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の信
頼性検査をウェハの状態で実行する半導体装置の検査装
置、及びその半導体装置の検査装置を用いた半導体装置
の検査方法に関するものである。
【０００２】
【従来の技術】半導体装置の信頼性を検査するための試
験としてバーンイン試験がある。バーンイン試験は、実
際に半導体装置が使用されるよりも過酷な高電圧や高温
等のストレスを印加した状態で半導体装置を動作させ、
初期故障発生の可能性がある半導体装置を選別除去する
スクリーニング方法の一つである。
【０００３】従来、バーンイン試験は、ウェハ工程後に
行われるウェハテストで合格したチップをパッケージン
グした後、恒温漕中で所定のストレスを印加して行われ
ていた。しかし、ウェハの状態でバーンイン試験を行う
ウェハレベルバーンイン試験も行われはじめている。
【０００４】図１７は、従来のウェハレベルバーンイン
試験を説明するための概念図である。被試験ウェハ１０
１には、検査対象の半導体装置を形成した複数のチップ
１０２が所定のパターンで配列されている。符号１０３
はセラミック等により作製されたプローブカードであ
り、複数のプローブ針１０４が設けられている。バーン
イン試験のための電源及び信号は、外部電源１２７及び
外部入力信号ドライバ装置１２６から配線ケーブル１２
８を介してプローブカード１０３に供給し、さらに、プ
ローブ針１０４によってチップ１０２に供給する。ま
た、温度ストレスは、被試験ウェハ１０１を載置するス
テージ１２９の備えるヒータ（図示しない）でチップ１
０２に印加する。
【０００５】このとき、被試験ウェハ１０１上の全ての
チップ１０２に一括して電源及び信号を供給するために
は、プローブカード１０３には、「チップ１０２の総数
×チップ１０２あたりの端子数」に相当する数のプロー
ブ針１０４を設ける必要がある。従って、チップ１０２
の電源端子及び信号端子の数が多くなるとプローブ針１
０４の総数も膨大になり、全端子にプローブ針１０４を
正確かつ均一に接触させることが困難である。
【０００６】一方、被試験ウェハ１０１上の全てのチッ
プ１０２に一括して電源及び信号を供給するのではな
く、各チップ１０２ごとにシーケンシャルに電源及び信
号を供給することにより、プローブカード１０３に設け
るべきプローブ針１０４の総数を削減でき、プローブ針
１０４と電源端子及び信号端子とのコンタクト特性を改
善できる。しかし、この方式によって全チップ１０２に
バーンイン試験を行うには、「チップ１０２あたりのバ
ーンイン試験所要時間×チップ１０２の総数」に相当す
る時間を要するため、スループットが低下してテストコ
ストが上昇する。
【０００７】図１８は、このような問題を解決するため
に改良された被試験ウェハ１０７の構成を示す平面図で
あり、図１９は、図１８のXIX部分を拡大して示す平面
図である。被試験ウェハ１０７には、チップ１０１と同
様に複数のチップ１０２が配列され、各チップ１０２に
は複数の電源端子及び複数の信号端子がそれぞれ設けら
れている。そして、各チップ１０２のそれぞれに対して
同一の電源及び同一の信号が供給される電源端子及び信
号端子が存在する場合、これらの電源端子及び信号端子
を被試験ウェハ１０７上に設けられた共通配線１０６に
よって互いに接続する。そして、これらの電源端子への
電源の供給及び信号端子への信号の供給はプローブ針１
０４からではなく共通配線１０６によって行う。また
は、被試験ウェハ１０７上にＢＩＳＴ（Built In Self
Test）回路１０５を形成し、ＢＩＳＴ回路１０５から各
チップ１０２に電源及び信号を供給する。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置の検査装置によると、共通配線１０６あ
るいはＢＩＳＴ回路１０５を形成するための領域を被試
験ウェハ１０７上に用意する必要があり、被試験ウェハ
１０７の製品利用率が低下する。即ち、１枚の被試験ウ
ェハ１０７上に形成できるチップ１０２の数が減少する
という問題があった。
【０００９】また、ＢＩＳＴ回路１０５がバーンイン試
験中に故障する等して正常に動作しなかった場合は、バ
ーンイン試験が行えず信頼性が確保できないという問題
もあった。
【００１０】本発明は、このような問題を解決するため
になされたものであり、被試験ウェハの製品利用率を確
保しつつ、プローブ針と電源端子及び信号端子とのコン
タクト特性を向上し得る半導体装置の検査装置及びその
検査方法を提供することを主な目的とするものである。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
に係る半導体装置の検査装置は、ウェハの第１主面に配
列された複数の半導体装置を検査する半導体装置の検査
装置であって、外部から半導体装置の検査用の電源及び
信号が供給される端子と、端子に接続される一端を有す
る配線と、配線の他端に接続されるバンプとが形成され
た、第１主面に対向する第２主面を有する基板を備え、
基板のバンプは、半導体装置に形成されたパッドの位置
と鏡面同位置に形成され、基板の端子は、第２主面のう
ち、バンプの位置とパッドの位置とを一致させて第１主
面と第２主面とを対向させた際に第１主面から露出する
領域に形成されることを特徴とするものである。
【００１２】また、この発明のうち請求項２に係る半導
体装置の検査装置は、ウェハの第１主面に配列された複
数の半導体装置を検査する半導体装置の検査装置であっ
て、外部から半導体装置の検査用の電源及び信号が供給
される端子と、端子に接続される一端を有する配線と、
配線の他端に接続されるバンプとが形成された、第１主
面に対向する第２主面を有する基板を備え、基板のバン
プは、半導体装置に形成されたパッドの位置と鏡面同位
置に形成され、基板は、配線とバンプとの導通の可否を
制御する接続手段を有することを特徴とするものであ
る。
【００１３】また、この発明のうち請求項３に係る半導
体装置の検査装置は、ウェハの第１主面に配列された複
数の半導体装置を検査する半導体装置の検査装置であっ
て、外部から半導体装置の検査用の電源及び信号が供給
される端子と、端子に接続される一端を有する配線と、
配線の他端に接続されるバンプとが形成された、第１主
面に対向する第２主面を有する基板を備え、基板のバン
プは、半導体装置に形成されたパッドの位置と鏡面同位
置に形成され、基板は、配線とバンプとの間に挿入され
る入力保護回路を有することを特徴とするものである。
【００１４】また、この発明のうち請求項４に係る半導
体装置の検査装置は、請求項３記載の半導体装置の検査
装置であって、基板は、入力保護回路とバンプとの間に
挿入されるＢＩＳＴ回路をさらに有することを特徴とす
るものである。
【００１５】また、この発明のうち請求項５に係る半導
体装置の検査装置は、請求項４記載の半導体装置の検査
装置であって、ＢＩＳＴ回路は複数であり、基板は、複
数のＢＩＳＴ回路の中から一のＢＩＳＴ回路を選択する
ための選択手段をさらに有することを特徴とするもので
ある。
【００１６】また、この発明のうち請求項６に係る半導
体装置の検査装置は、請求項１〜５のいずれか一つに記
載の半導体装置の検査装置であって、半導体装置に対し
て所定の温度ストレスを印加するための第１のヒータ
と、基板を加温するための第２のヒータとをさらに備え
ることを特徴とするものである。
【００１７】また、この発明のうち請求項７に係る半導
体装置の検査装置は、請求項１〜５のいずれか一つに記
載の半導体装置の検査装置であって、半導体装置に対し
て熱風を吹き付けることにより所定の温度ストレスを印
加する熱風発生手段と、基板を加温するためのヒータと
をさらに備えることを特徴とするものである。
【００１８】また、この発明のうち請求項８に係る半導
体装置の検査装置は、請求項１〜７のいずれか一つに記
載の半導体装置の検査装置であって、ウェハ及び基板は
それぞれ複数であり、複数のウェハをそれぞれ支持する
複数の第１のステージと、複数の基板をそれぞれ支持す
る複数の第２のステージとを備え、第１及び第２のステ
ージは相対的に可動であることを特徴とするものであ
る。
【００１９】また、この発明のうち請求項９に係る半導
体装置の検査装置は、請求項８記載の半導体装置の検査
装置であって、複数の第１のステージが第１主面の法線
方向に並んで固着された第１の軸と、複数の第２のステ
ージが法線方向に並んで固着された第２の軸とをさらに
備え、第１及び第２の軸のうち少なくとも一方は、法線
方向に可動であり、第１及び第２の軸のうち少なくとも
一方は、第１主面を含む平面内において回動自在である
ことを特徴とするものである。
【００２０】また、この発明のうち請求項１０に係る半
導体装置の検査方法は、請求項１〜３のいずれか一つに
記載の半導体装置の検査装置を用いた半導体装置の検査
方法であって、端子が第１主面から露出するように第１
主面と第２主面とを対向させて基板とウェハとを重ね合
わせる工程と、半導体装置の検査用の電源及び信号を、
外部から端子、配線、バンプ、及びパッドを介して半導
体装置に供給する工程とを備えるものである。
【００２１】また、この発明のうち請求項１１に係る半
導体装置の検査方法は、請求項２記載の半導体装置の検
査装置を用いた半導体装置の検査方法であって、端子が
第１主面から露出するように第１主面と第２主面とを対
向させて基板とウェハとを重ね合わせる工程と、半導体
装置の検査よりも前に実行されるウェハテストによって
不良と判定された半導体装置に関しては接続手段によっ
てバンプと配線とを導通せず、ウェハテストをパスした
半導体装置に関しては接続手段によってバンプと配線と
を導通する工程と、接続手段によってバンプと導通され
る半導体装置に対して、半導体装置の検査用の電源及び
信号を、外部から端子、配線、接続手段、バンプ、及び
パッドを介して半導体装置に供給する工程とを備えるも
のである。
【００２２】また、この発明のうち請求項１２に係る半
導体装置の検査方法は、請求項６記載の半導体装置の検
査装置を用いた半導体装置の検査方法であって、端子が
第１主面から露出するように第１主面と第２主面とを対
向させて基板とウェハとを重ね合わせる第１工程と、半
導体装置の検査用の電源及び信号を、外部から端子、配
線、バンプ、及びパッドを介して半導体装置に供給する
第２工程とを備え、第２工程は、第１のヒータによって
半導体装置に対して所定の温度ストレスを印加するとと
もに、第２のヒータによって、温度ストレスの印加によ
る半導体装置の温度と同一の温度に基板を加温しつつ実
行されるものである。
【００２３】また、この発明のうち請求項１３に係る半
導体装置の検査方法は、請求項７記載の半導体装置の検
査装置を用いた半導体装置の検査方法であって、端子が
第１主面から露出するように第１主面と第２主面とを対
向させて基板とウェハとを重ね合わせる第１工程と、半
導体装置の検査用の電源及び信号を、外部から端子、配
線、バンプ、及びパッドを介して半導体装置に供給する
第２工程とを備え、第２工程は、熱風発生手段から半導
体装置に熱風を吹き付けることにより半導体装置に対し
て所定の温度ストレスを印加するとともに、ヒータによ
って、温度ストレスの印加による半導体装置の温度と同
一の温度に基板を加温しつつ実行されるものである。
【００２４】
【発明の実施の形態】実施の形態１．図１は、被試験ウ
ェハ１を上面からみたときの構成を示す平面図である。
被試験ウェハ１には、検査対象の半導体装置を形成した
複数のチップ２が所定のパターンで配列している。各チ
ップ２には、バーンイン試験のための電源及び信号を外
部から供給するための複数の端子がそれぞれ形成されて
いるが、図１においては各端子を各チップ２毎に２つの
パッド３で代表させて示す。
【００２５】図２は、プローブウェハ４（基板）を底面
からみたときの構成を示す平面図である。ここで、プロ
ーブウェハ４は被試験ウェハ１の熱膨張率と同一の熱膨
張率をもつ材質を用いて作製する。プローブウェハ４に
は、被試験ウェハ１の各チップ２に形成されたパッド３
の位置と鏡面同位置に形成されたバンプ５と、同一の電
源及び信号が供給されるバンプ５同士を接続する共通配
線６と、外部から共通配線６に電源及び信号を供給する
ために共通配線６に接続された端子７とが設けられてい
る。バンプ５は、半田等の導電性物質から成る３次元的
構造を有するものであり、プローブウェハ４の底面と被
試験ウェハ１の上面とを対向させて両者を重ね合わせた
際に、バンプ５は各チップ２のパッド３に接触する。共
通配線６は、バーンイン試験のための電源及び信号をチ
ップ２のパッド３に供給するための配線である。共通配
線６は、例えば、アルミ、銅、これらの合金等の導電性
物質から成り、ＣＶＤ法あるいはスパッタ法等の成膜工
程、転写工程、エッチング工程等の半導体プロセス手法
を適宜用いてプローブウェハ４上に形成される。なお、
図２においては、端子７がプローブウェハ４の外周に沿
って均等に配置されたものを示したが、端子７はプロー
ブウェハ４の底面の一部分にまとめて配置してもよい。
ここで、特開平６−２３２２２６号公報には、被試験ウ
ェハと熱膨張率が近い半導体基板上に共通配線及びバン
プを形成し、これによりウェハレベルバーンイン試験を
行う技術が記載されている。しかし、バーンイン試験の
ための電源及び信号を供給する端子を被試験ウェハ上に
形成するため、被試験ウェハの製品利用率は低下する。
【００２６】ウェハレベルバーンイン試験を行う際に
は、被試験ウェハ１とプローブウェハ４とを、バンプ５
の位置とパッド３の位置とが一致するように被試験ウェ
ハ１の上面とプローブウェハ４の底面とを対向させて重
ね合わせる。図３は、このようにして重ね合わされた被
試験ウェハ１及びプローブウェハ４を示す平面図であ
る。バーンイン試験のための電源及び信号は、外部電源
及び外部入力信号ドライバ装置（図示しない）から配線
ケーブル（図示しない）を介して端子７に供給し、さら
に、共通配線６及びバンプ５を介してチップ２のパッド
３に供給する。
【００２７】図４は、プローブウェハ４の他の構成例と
して、プローブウェハ４０の構成を被試験ウェハ１とと
もに示す平面図である。被試験ウェハ１のパッド３とウ
ェハの外周（例えばオリエンテーションフラットＯＦ）
との距離をＬ１とした場合に、当該パッド３に対応する
バンプ５とオリエンテーションフラットＯＦとの距離が
Ｌ２となるように、プローブウェハ４０上に共通配線６
及びバンプ５を配置する。端子７は、プローブウェハ４
０のウェハ面のうち、被試験ウェハ１とプローブウェハ
４０とを重ね合わせた際に被試験ウェハ１から露出する
領域に設けられる。
【００２８】また図５は、プローブウェハ４の他の構成
例として、プローブウェハ４１の構成を被試験ウェハ１
とともに示す概略図である。被試験ウェハ１の直径がＫ
１である場合に、プローブウェハ４１の直径をＫ２（＞
Ｋ１）とする。このため、被試験ウェハ１とプローブウ
ェハ４１とを重ね合わせると、プローブウェハ４１のウ
ェハ面には被試験ウェハ１から露出する部分が生じる。
端子７は、このように被試験ウェハ１から露出する領域
に設ける。
【００２９】図６〜図８は、バンプ５と共通配線６との
接続部分を拡大して示す平面図である。即ち、図３に示
したＰ部分の拡大図に相当するものである。図６に示す
ように共通配線６とバンプ５との間に抵抗体８を設けて
もよい。抵抗体８は、例えば、ポリシリコン配線抵抗、
又はＰ+拡散領域あるいはＮ+拡散領域を用いた拡散抵抗
としてプローブウェハ４上に形成することができる。ま
た、図７に示すように共通配線６の接地ＧＮＤとバンプ
５との間に容量体９を設けてもよい。容量体９は、例え
ば、ポリシリコン配線容量、アルミ配線容量、Ｐ+拡散
領域あるいはＮ+拡散領域を用いた拡散容量、又はＰチ
ャネルトランジスタあるいはＮチャネルトランジスタの
ゲート容量としてプローブウェハ４上に形成することが
できる。このような構成とすることにより、バーンイン
試験時にバンプ５へ供給される信号のオーバーシュート
あるいはアンダーシュートを防止することができ、チッ
プ２に過大な電圧・電流が印加されることを回避するこ
とができる。また、抵抗体８、容量体９はいずれもプロ
ーブウェハ４上に形成され、被試験ウェハ１上には形成
されないため、被試験ウェハ１の製品利用率は確保され
る。ここで、特開平６−５６７７号公報には、共通配線
とバンプとの間に抵抗体あるいは容量体を設けてウェハ
レベルバーンイン試験を行う技術が記載されている。し
かし、抵抗体あるいは容量体を被試験ウェハ上に形成す
るため、被試験ウェハの製品利用率は低下する。
【００３０】さらに、図８に示すように共通配線６の電
源ＶＣＣと接地ＧＮＤとの間に容量体１０を設けてもよ
い。容量体１０は、例えば、Ｐチャネルトランジスタあ
るいはＮチャネルトランジスタのゲート容量としてプロ
ーブウェハ４上に形成することができる。このように、
容量体１０を電源ＶＣＣと接地ＧＮＤとの間に接続する
ことでバンプ５へ供給される電源のノイズを防止するこ
とができ、チップ２に過大な電圧、電流や外部ノイズが
入力されることを回避することができる。しかも、容量
体１０は被試験ウェハ１上ではなくプローブウェハ４上
に形成するため、被試験ウェハ１の製品利用率は確保さ
れる。なお、容量体１０は、抵抗体８あるいは容量体９
と同時に形成してもよい。
【００３１】このように本実施の形態１に係る半導体装
置の検査装置によれば、プローブウェハ上に共通配線を
形成するため、共通配線を設けるための領域を被試験ウ
ェハ上に用意する必要がなく、被試験ウェハの製品利用
率を確保しつつ、被試験ウェハとプローブウェハとのコ
ンタクト特性の向上を図ることができる。
【００３２】また、プローブウェハ４０，４１のよう
に、プローブウェハと被試験ウェハとを重ね合わせた際
に被試験ウェハから露出するプローブウェハの領域に端
子７を設けた場合は、バーンイン試験のための電源及び
信号を外部から端子７に容易に供給することができる。
【００３３】実施の形態２．図９は、バンプ５と共通配
線６との接続部分を拡大して示す平面図である。本実施
の形態２においては、図９に示すように共通配線６とバ
ンプ５との間にトランジスタ１１（接続手段）を設け
た。トランジスタ１１のソースはバンプ５に、ドレイン
は共通配線６に、ゲートは制御信号配線１２に、それぞ
れ接続されている。なお、トランジスタ１１は、通常の
半導体プロセスによってプローブウェハ４，４０，４１
上に形成され、トランジスタ１１の制御信号は、外部端
子（図示しない）から制御信号配線１２を介してトラン
ジスタ１１のゲートに入力するか、あるいはプローブウ
ェハ４上に形成されたデコーダの出力として制御信号配
線１２を介してトランジスタ１１のゲートに入力する。
【００３４】バーンイン試験のための電源及び信号は、
共通配線６、トランジスタ１１、及びバンプ５を介し
て、チップ２のパッド３に入力する。例えばトランジス
タ１１がＮチャネルトランジスタである場合、トランジ
スタ１１のゲートに動作しきい値電圧以上の電圧を与え
る制御信号「Ｈ」を入力した場合はバンプ５と共通配線
６との間は導通され、動作しきい値電圧未満の電圧を与
える制御信号「Ｌ」を入力した場合はバンプ５と共通配
線６との間は導通されない。即ち、トランジスタ１１の
ゲートに制御信号「Ｈ」及び「Ｌ」のいずれを入力する
かによって、バーンイン試験のための電源及び信号がチ
ップ２に供給されるか否かを制御することができる。
【００３５】トランジスタ１１のゲートに「Ｈ」及び
「Ｌ」のいずれの制御信号を入力するかは、ウェハテス
トの結果に応じて決定する。具体的には、ウェハテスト
で合格しなかったチップ２に対応するトランジスタ１１
のゲートには制御信号「Ｌ」を入力する。これにより、
バンプ５と共通配線６との間は導通せず、バーンイン試
験のための電源及び信号がそのチップ２に入力されるこ
とはない。一方、ウェハテストで合格したチップ２に対
応するトランジスタ１１のゲートには制御信号「Ｈ」を
入力する。これにより、バンプ５と共通配線６との間は
導通され、バーンイン試験のための電源及び信号はチッ
プ２に供給される。
【００３６】このように本実施の形態２に係る半導体装
置の検査装置によれば、トランジスタのゲートに入力す
る制御信号によって、バーンイン試験のための電源及び
信号をチップに供給するか否かを各チップごとに制御す
ることができる。従って、ウェハテストで合格しなかっ
たチップには上記電源及び信号を入力しないものとする
ことができる。これにより、不良チップに上記信号等が
供給されることによって予期せぬ大電流が流れ、これに
伴い良品チップに供給される電源の電圧が降下したり、
信号の波形が歪む等の不都合を回避することができる。
即ち、良品チップに対して正常なバーンイン試験を行う
ことができる。
【００３７】しかも、トランジスタは被試験ウェハ上で
はなくプローブウェハ上に形成されるため、被試験ウェ
ハの製品利用率は確保される。
【００３８】実施の形態３．図１０は、バンプ５と共通
配線６との接続部分を拡大して示す平面図である。本実
施の形態３においては、図１０に示すように共通配線６
とバンプ５との間に入力保護回路１３を設ける。
【００３９】図１１は、入力保護回路１３の具体的な構
成を示す回路図である。入力保護回路１３としては従来
から使用されているものを用いることができ、図１１に
は、ポリシリコン又は拡散層からなる抵抗１６、ダイオ
ード１７，１８、トランジスタ１９，２０等から構成さ
れる入力保護回路１３を示した。なお、図１１に示した
入力保護回路１３においては、入力端子１４が共通配線
６に接続され、出力端子１５がバンプ５に接続されるこ
ととなる。
【００４０】バーンイン試験のための電源及び信号は、
共通配線６、入力保護回路１３、及びバンプ５を介し
て、チップ２のパッド３に入力する。従って、バーンイ
ン試験のための電源あるいは信号にサージが発生した場
合であっても、バンプ５へ到達する前に入力保護回路１
３によりクランプされるので、チップ２のサージ破壊あ
るいはラッチアップを防止することができる。また、バ
ーンイン試験時にチップ２が故障したときのノイズによ
る破壊も防止することができる。
【００４１】このように本実施の形態３に係る半導体装
置の検査装置によれば、バーンイン試験のための信号の
オーバーシュートあるいはアンダーシュート、及びサー
ジを改善することができ、チップに過大なストレスが印
加されることを防止することができる。特に、入力保護
回路を被試験ウェハに搭載できない高速デバイスのバー
ンイン試験において、その効果は大きい。
【００４２】しかも、入力保護回路は被試験ウェハ上で
はなくプローブウェハ上に形成されるため、被試験ウェ
ハの製品利用率は確保される。
【００４３】実施の形態４．図１２は、バンプ５と共通
配線６との接続部分を拡大して示す平面図である。本実
施の形態４においては、図１２に示すように共通配線６
とバンプ５との間に、ＢＩＳＴ回路２１を設ける。ＢＩ
ＳＴ回路２１は入力保護回路２２ａを介して共通配線６
に接続するとともに、入力保護回路２２ｂを介してバン
プ５に接続する。なお、ＢＩＳＴ回路２１としては、信
号発生回路及び出力コンペア回路（いずれも図示しな
い）等によって構成される従来から使用されているもの
を用いることができる。
【００４４】バーンイン試験のための電源及び信号は、
共通配線６及び入力保護回路２２ａを介してＢＩＳＴ回
路２１に入力する。そして、ＢＩＳＴ回路２１の出力を
入力保護回路２２ｂを介してチップ２のパッド３に入力
する。なお、このとき、入力保護回路２２ａ，２２ｂ及
びＢＩＳＴ回路２１を介さず、共通配線６からバンプ５
を介して直接にチップ２のパッド３に入力するものを併
設してもよい。
【００４５】ここで、本実施の形態４に係る半導体装置
の検査装置と、上記実施の形態２に係る半導体装置の検
査装置とを組み合わせて使用することもできる。即ち、
共通配線６と入力保護回路２２ａとの間にトランジスタ
１１を配置し、ＢＩＳＴ回路２１の備える出力コンペア
回路によってチップ２が不良と判定された場合は、出力
コンペア回路から制御信号配線１２を介して制御信号
「Ｌ」をトランジスタ１１のゲートに入力する。これに
より、共通配線６とＢＩＳＴ回路２１との間の接続が解
かれることとなる。
【００４６】このように本実施の形態４に係る半導体装
置の検査装置によれば、ＢＩＳＴ回路を被試験ウェハ上
ではなくプローブウェハ上に設けた。従って、被試験ウ
ェハ上にＢＩＳＴ回路を設ける場合には、チップ数の減
少を抑える必要があることとの関係上、十分な機能を果
たし得るＢＩＳＴ回路を搭載することができなかったの
に対し、本実施の形態４のごとくＢＩＳＴ回路をプロー
ブウェハ上に搭載する場合は、各チップのチップ面積と
同程度の面積のＢＩＳＴ回路であればプローブウェハ上
に搭載することができ、十分な機能を果たし得るＢＩＳ
Ｔ回路を用いてバーンイン試験を行うことができる。こ
れにより、プローブウェハに設けるべきプローブ針数を
さらに削減することが可能となる。
【００４７】特に、入力保護回路を被試験ウェハに搭載
できない高速デバイスのバーンイン試験において、その
効果は大きい。
【００４８】実施の形態５．図１３は、バンプ５と共通
配線６との接続部分を拡大して示す平面図である。基本
的には上記実施の形態４に示したものと同様であるが、
ＢＩＳＴ回路２１を複数のＢＩＳＴ回路２１ａ〜２１ｅ
によって構成した点、及び複数のＢＩＳＴ回路２１ａ〜
２１ｅの中から一のＢＩＳＴ回路を選択して入力保護回
路２２ｂに接続するためのセレクタ２３を設けた点でこ
れと相違する。なお、図１３からも明らかなように、Ｂ
ＩＳＴ回路２１ａ〜２１ｅ及びセレクタ２３はいずれも
プローブウェハ４，４０，４１上に形成する。
【００４９】セレクタ２３によるＢＩＳＴ回路の選択
は、従来から使用されている多数決論理回路を用いて複
数のＢＩＳＴ回路２１ａ〜２１ｅの中から一のＢＩＳＴ
回路を選択するか、あるいはヒューズ等を用いてＢＩＳ
Ｔ回路と入力保護回路２２ｂとを物理的に接続すること
によって行う。例えば、初めにＢＩＳＴ回路２１ａと入
力保護回路２２ｂとを接続しておき、プローブウェハ
４，４０，４１の作製初期段階において、あるいはバー
ンイン試験段階においてＢＩＳＴ回路２１ａに故障が発
生した場合に、セレクタ２３によってＢＩＳＴ回路２１
ｂを選択する。
【００５０】このように本実施の形態５に係る半導体装
置の検査装置によれば、プローブウェハ上に複数のＢＩ
ＳＴ回路を搭載することで、バーンイン試験中にＢＩＳ
Ｔ回路が故障したとしてもセレクタによって正常なＢＩ
ＳＴ回路に切り替えることにより、引き続き正常なバー
ンイン試験を継続することができる。
【００５１】特に、入力保護回路を被試験ウェハに搭載
できない高速デバイスのバーンイン試験において、その
効果は大きい。
【００５２】なお、複数のＢＩＳＴ回路及びセレクタは
いずれも被試験ウェハ上ではなくプローブウェハ上に配
置されるため、被試験ウェハの製品利用率は確保され
る。
【００５３】実施の形態６．図１４は、本発明の実施の
形態６に係る半導体装置の検査装置の構成を示す側面図
である。図１４において、符号２４はプローブウェハ４
０を支持するためのステージであり、符号２５は被試験
ウェハ１を支持するためのステージである。ステージ２
４及びステージ２５はともにヒータ（図示しない）を備
えている。外部入力信号ドライバ装置２６及び外部電源
２７は、配線ケーブル２８及びプローブ針等の導電体２
９を介して、プローブウェハ４０上の端子７にそれぞれ
接続する。ここでは、プローブウェハとして上記実施の
形態１で述べたプローブウェハ４０を使用しているた
め、端子７は被試験ウェハ１に対して露出しており、導
電体２９と端子７とを容易に接続できる状態にあること
が分かる。また、符号３０は、被試験ウェハ１とプロー
ブウェハ４０との位置合わせを行うためのウェハ位置検
出器３０であり、例えば従来から使用されている赤外線
検出器等によって構成されている。具体的には、チップ
２の有するパッド３とプローブウェハ４０上に形成され
たバンプ５とが接触するように、被試験ウェハ１とプロ
ーブウェハ４０との位置合わせを行う。
【００５４】被試験ウェハ１には、バーンイン試験のた
めの所定の温度ストレスをステージ２５の備えるヒータ
で印加する。また、ステージ２４の備えるヒータは、上
記温度ストレスと同様の温度にプローブウェハ４０を加
温する。
【００５５】なお、以上の説明では、プローブウェハと
してプローブウェハ４０を使用した場合を示したが、こ
れに限るものではなく、上記実施の形態１で示したプロ
ーブウェハ４１、あるいはプローブウェハ４であっても
よい。
【００５６】このように本実施の形態６に係る半導体装
置の検査装置によれば、ステージ２４，２５がそれぞれ
備えるヒータによって被試験ウェハとプローブウェハと
を同一の温度にすることにより、チップの有するパッド
とプローブウェハ上に形成されたバンプとの良好な接触
を実現することが可能となる。特に、被試験ウェハとプ
ローブウェハとが同じ熱膨張率を有する材質で作製され
ている場合には、その効果は顕著となる。
【００５７】実施の形態７．図１５は、本発明の実施の
形態７に係る半導体装置の検査装置の構成を示す側面図
である。図１５において、符号３３は被試験ウェハ１を
支持するための支持枠であり、符号３４は熱風発生器で
ある。支持枠３３によって支持された被試験ウェハ１
と、ステージ２４に支持されたプローブウェハ４０との
位置合わせをした後、支持枠３３を被試験ウェハ１から
切り放し、被試験ウェハ１の底面を露呈する。そして、
熱風発生器３４から被試験ウェハ１の底面に熱風を吹き
付ける。これにより、被試験ウェハ１には、熱風発生器
３４から吹き付けられる熱風によって所定の温度ストレ
スが印加される。一方、上記実施の形態６と同様にステ
ージ２４の備えるヒータは、被試験ウェハ１の温度と同
一の温度にプローブウェハ４０を加温する。
【００５８】このように本実施の形態７に係る半導体装
置の検査装置によれば、被試験ウェハには熱風発生器か
ら熱風を吹き付けることにより所定の温度ストレスを印
加する一方、プローブウェハはステージの備えるヒータ
によって被試験ウェハの温度と同一の温度に加温するこ
とができる。従って、チップの有するパッドとプローブ
ウェハ上に形成されたバンプとの良好な接触を実現する
ことが可能となる。
【００５９】しかも、被試験ウェハには熱風の圧力も印
加されるため、例えば被試験ウェハが大面積のウェハで
ありその表面に反りが生じている場合であっても、熱風
の圧力によってその反りをなくすことができる。従っ
て、チップの有するパッドとプローブウェハ上に形成さ
れたバンプとの良好な接触を、ウェハ面の全面において
実現できる。
【００６０】実施の形態８．図１６は、本発明の実施の
形態８に係る半導体装置の検査装置の構成を示す側面図
である。本実施の形態８に係る半導体装置の検査装置
は、複数枚の被試験ウェハ１に対して同時にバーンイン
試験を行うことを可能としたものである。
【００６１】複数のステージ２４を軸３１に固定し、複
数のステージ２５を軸３２に固定する。ここで、軸３１
及び軸３２のうち少なくとも一方は、図１６に示すＺ方
向及びθ方向にそれぞれ可動である。
【００６２】例えば軸３２をθ方向に回転、及びＺ方向
に上下させることにより、被試験ウェハ１とプローブウ
ェハ４０との位置合わせを行う。
【００６３】なお、以上の説明では軸３１及び軸３２に
ステージ２４及びステージ２５をそれぞれ固定し、軸３
１及び軸３２のうち少なくとも一方をＺ方向及びθ方向
に動かす場合について述べたが、これに限るものではな
く、ステージ２４とステージ２５とを相対的に動かすこ
とにより被試験ウェハ１とプローブウェハ４０とを位置
合わせできるものであればどのようなものであってもよ
い。
【００６４】このように本実施の形態８に係る半導体装
置の検査装置によれば、複数枚の被試験ウェハに対して
同時にバーンイン試験を行うことで、スループットを向
上させ、テストコストの低減を図ることができる。
【００６５】また、縦方向（Ｚ方向）にシステムを構築
していくため検査装置自身の占有面積を増加させること
もない。
【００６６】
【発明の効果】この発明のうち請求項１に係るものによ
れば、端子は、基板の有する第２主面のうち、当該第２
主面とウェハの有する第１主面とを対向させた際に第１
主面から露出する領域に形成されるため、外部電源から
端子への電源及び信号の供給が容易となる。
【００６７】また、この発明のうち請求項２に係るもの
によれば、接続手段は、例えばウェハテストによって不
良と判定された半導体装置について配線とバンプとを導
通しないものとすることができる。従って、検査用の電
源及び信号がこのような半導体装置に入力されることは
ないため、不良と判定された半導体装置に上記電源及び
信号が供給されることに伴う検査上の不都合を回避する
ことができる。
【００６８】また、この発明のうち請求項３に係るもの
によれば、半導体装置の検査用の電源及び信号は、外部
電源から端子、配線、入力保護、バンプ、及びパッドを
この順に介して、半導体装置に供給される。従って、検
査用の電源あるいは信号にサージが発生した場合であっ
ても、上記電源及び信号が配線からバンプへ到達する前
に入力保護回路によってクランプされるので、半導体装
置のサージ破壊あるいはラッチアップを防止することが
できる。
【００６９】また、この発明のうち請求項４に係るもの
によれば、ＢＩＳＴ回路はウェハ上ではなく基板上に設
けられるため、ＢＩＳＴ回路を設けることによるウェハ
のチップ面積の縮小という問題を考慮する必要がない。
従って、十分な機能を果たし得るＢＩＳＴ回路を用いて
半導体装置の検査を行うことができる。
【００７０】また、この発明のうち請求項５に係るもの
によれば、基板は複数のＢＩＳＴ回路を有するため、半
導体装置の検査中にＢＩＳＴ回路の一つが故障したとし
ても、選択手段によって他の正常なＢＩＳＴ回路に切り
替えることにより、引き続き正常な検査を継続すること
が可能となる。
【００７１】また、この発明のうち請求項６に係るもの
によれば、第２のヒータによって、第１のヒータによる
温度ストレスの印加による半導体装置の温度と同一の温
度に基板を加温することができる。従って、半導体装置
の有するパッドと基板の有するバンプとの良好な接触を
実現することが可能となる。特に、ウェハと基板とが同
じ熱膨張率を有する材質で作製されている場合には、そ
の効果は顕著となる。
【００７２】また、この発明のうち請求項７に係るもの
によれば、半導体装置には熱風発生手段から熱風を吹き
付けることにより所定の温度ストレスを印加する一方、
ヒータによって、熱風発生手段による温度ストレスの印
加による半導体装置の温度と同一の温度に基板を加温す
ることができる。従って、半導体装置の有するパッドと
基板の有するバンプとの良好な接触を実現することが可
能となる。特に、ウェハと基板とが同じ熱膨張率を有す
る材質で作製されている場合には、その効果は顕著とな
る。
【００７３】しかも、ウェハは熱風発生手段からの熱風
の吹き付けにより加圧されるため、ウェハの表面に反り
が生じている場合であっても、熱風の圧力によってその
反りをなくすことができる。従って、半導体装置の有す
るパッドと基板の有するバンプとの良好な接触を、ウェ
ハ面の全面において実現することが可能となる。
【００７４】また、この発明のうち請求項８に係るもの
によれば、複数枚のウェハに対して同時に検査を行うこ
とができ、スループットを向上させ、テストコストの低
減を図ることができる。
【００７５】また、この発明のうち請求項９に係るもの
によれば、複数枚のウェハに対して同時に検査を行うに
あたり、簡易にこれを実行することができる。
【００７６】また、この発明のうち請求項１０に係るも
のによれば、基板上に形成された端子がウェハの第２主
面から露出するように基板とウェハとを重ね合わせるた
め、外部電源から端子への電源及び信号の供給が容易と
なる。
【００７７】また、この発明のうち請求項１１に係るも
のによれば、接続手段はウェハテストによって不良と判
定された半導体装置について配線とバンプとを導通しな
いため、検査用の電源及び信号がこのような半導体装置
に入力されることはない。従って、不良と判定された半
導体装置に上記電源及び信号が供給されることに伴う検
査上の不都合を回避することができる。
【００７８】また、この発明のうち請求項１２に係るも
のによれば、半導体装置の検査は、温度ストレスの印加
による半導体装置の温度と同一の温度に基板を加温しつ
つ実行される。従って、半導体装置の有するパッドと基
板の有するバンプとの良好な接触を実現することが可能
となる。特に、ウェハと基板とが同じ熱膨張率を有する
材質で作製されている場合には、その効果は顕著とな
る。
【００７９】また、この発明のうち請求項１３に係るも
のによれば、半導体装置の検査は、温度ストレスの印加
による半導体装置の温度と同一の温度に基板を加温しつ
つ実行される。従って、半導体装置の有するパッドと基
板の有するバンプとの良好な接触を実現することが可能
となる。特に、ウェハと基板とが同じ熱膨張率を有する
材質で作製されている場合には、その効果は顕著とな
る。
【００８０】しかも、ウェハは熱風発生手段からの熱風
の吹き付けにより加圧されるため、ウェハの表面に反り
が生じている場合であっても、熱風の圧力によってその
反りをなくすことができる。従って、半導体装置の有す
るパッドと基板の有するバンプとの良好な接触を、ウェ
ハ面の全面において実現することが可能となる。
【図面の簡単な説明】
【図１】 被試験ウェハ１を上面からみたときの構成を
示す平面図である。
【図２】 プローブウェハ４を底面からみたときの構成
を示す平面図である。
【図３】 被試験ウェハ１とプローブウェハ４とを重ね
合わせた状態を示す平面図である。
【図４】 プローブウェハ４０の構成を被試験ウェハ１
とともに示す平面図である。
【図５】 プローブウェハ４１の構成を被試験ウェハ１
とともに示す概略図である。
【図６】 バンプ５と共通配線６との接続部分を拡大し
て示す平面図である。
【図７】 バンプ５と共通配線６との接続部分を拡大し
て示す平面図である。
【図８】 バンプ５と共通配線６との接続部分を拡大し
て示す平面図である。
【図９】 バンプ５と共通配線６との接続部分を拡大し
て示す平面図である。
【図１０】 バンプ５と共通配線６との接続部分を拡大
して示す平面図である。
【図１１】 入力保護回路１３の具体的な構成を示す回
路図である。
【図１２】 バンプ５と共通配線６との接続部分を拡大
して示す平面図である。
【図１３】 バンプ５と共通配線６との接続部分を拡大
して示す平面図である。
【図１４】 本発明の実施の形態６に係る半導体装置の
検査装置の構成を示す側面図である。
【図１５】 本発明の実施の形態７に係る半導体装置の
検査装置の構成を示す側面図である。
【図１６】 本発明の実施の形態８に係る半導体装置の
検査装置の構成を示す側面図である。
【図１７】 従来のウェハレベルバーンイン試験を説明
するための概念図である。
【図１８】 被試験ウェハ１０７の構成を示す平面図で
ある。
【図１９】 図１８のXIX部分を拡大して示す平面図で
ある。
【符号の説明】
１ 被試験ウェハ、２ チップ、３ パッド、４，４
０，４１ プローブウェハ、５ バンプ、６ 共通配
線、７ 端子、１１ トランジスタ、１２ 制御信号配
線、１３，２２ａ，２２ｂ 入力保護回路、２１，２１
ａ〜２１ｅ ＢＩＳＴ回路、２３ セレクタ、２４，２
５ ステージ、３１，３２ 軸、３３ 支持枠、３４
熱風発生器。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ウェハの第１主面に配列された複数の半
    導体装置を検査する半導体装置の検査装置であって、 外部から前記半導体装置の検査用の電源及び信号が供給
    される端子と、前記端子に接続される一端を有する配線
    と、前記配線の他端に接続されるバンプとが形成され
    た、前記第１主面に対向する第２主面を有する基板を備
    え、 前記基板の前記バンプは、前記半導体装置に形成された
    パッドの位置と鏡面同位置に形成され、 前記基板の前記端子は、前記第２主面のうち、前記バン
    プの位置と前記パッドの位置とを一致させて前記第１主
    面と前記第２主面とを対向させた際に前記第１主面から
    露出する領域に形成されることを特徴とする半導体装置
    の検査装置。
  2. 【請求項２】 ウェハの第１主面に配列された複数の半
    導体装置を検査する半導体装置の検査装置であって、 外部から前記半導体装置の検査用の電源及び信号が供給
    される端子と、前記端子に接続される一端を有する配線
    と、前記配線の他端に接続されるバンプとが形成され
    た、前記第１主面に対向する第２主面を有する基板を備
    え、 前記基板の前記バンプは、前記半導体装置に形成された
    パッドの位置と鏡面同位置に形成され、 前記基板は、前記配線と前記バンプとの導通の可否を制
    御する接続手段を有することを特徴とする半導体装置の
    検査装置。
  3. 【請求項３】 ウェハの第１主面に配列された複数の半
    導体装置を検査する半導体装置の検査装置であって、 外部から前記半導体装置の検査用の電源及び信号が供給
    される端子と、前記端子に接続される一端を有する配線
    と、前記配線の他端に接続されるバンプとが形成され
    た、前記第１主面に対向する第２主面を有する基板を備
    え、 前記基板の前記バンプは、前記半導体装置に形成された
    パッドの位置と鏡面同位置に形成され、 前記基板は、前記配線と前記バンプとの間に挿入される
    入力保護回路を有することを特徴とする半導体装置の検
    査装置。
  4. 【請求項４】 前記基板は、前記入力保護回路と前記バ
    ンプとの間に挿入されるＢＩＳＴ回路をさらに有する、
    請求項３記載の半導体装置の検査装置。
  5. 【請求項５】 前記ＢＩＳＴ回路は複数であり、 前記基板は、複数の前記ＢＩＳＴ回路の中から一のＢＩ
    ＳＴ回路を選択するための選択手段をさらに有する、請
    求項４記載の半導体装置の検査装置。
  6. 【請求項６】 前記半導体装置に対して所定の温度スト
    レスを印加するための第１のヒータと、 前記基板を加温するための第２のヒータとをさらに備え
    る、請求項１〜５のいずれか一つに記載の半導体装置の
    検査装置。
  7. 【請求項７】 前記半導体装置に対して熱風を吹き付け
    ることにより所定の温度ストレスを印加する熱風発生手
    段と、 前記基板を加温するためのヒータとをさらに備える、請
    求項１〜５のいずれか一つに記載の半導体装置の検査装
    置。
  8. 【請求項８】 前記ウェハ及び前記基板はそれぞれ複数
    であり、 複数の前記ウェハをそれぞれ支持する複数の第１のステ
    ージと、 複数の前記基板をそれぞれ支持する複数の第２のステー
    ジとを備え、 前記第１及び第２のステージは相対的に可動であること
    を特徴とする、請求項１〜７のいずれか一つに記載の半
    導体装置の検査装置。
  9. 【請求項９】 複数の前記第１のステージが前記第１主
    面の法線方向に並んで固着された第１の軸と、 複数の前記第２のステージが前記法線方向に並んで固着
    された第２の軸とをさらに備え、 前記第１及び第２の軸のうち少なくとも一方は、前記法
    線方向に可動であり、 前記第１及び第２の軸のうち少なくとも一方は、前記第
    １主面を含む平面内において回動自在であることを特徴
    とする、請求項８記載の半導体装置の検査装置。
  10. 【請求項１０】 請求項１〜３のいずれか一つに記載の
    半導体装置の検査装置を用いた半導体装置の検査方法で
    あって、 前記端子が前記第１主面から露出するように前記第１主
    面と前記第２主面とを対向させて、前記基板と前記ウェ
    ハとを重ね合わせる工程と、 前記半導体装置の検査用の電源及び信号を、外部から前
    記端子、前記配線、前記バンプ、及び前記パッドを介し
    て前記半導体装置に供給する工程とを備える半導体装置
    の検査方法。
  11. 【請求項１１】 請求項２記載の半導体装置の検査装置
    を用いた半導体装置の検査方法であって、 前記端子が前記第１主面から露出するように前記第１主
    面と前記第２主面とを対向させて、前記基板と前記ウェ
    ハとを重ね合わせる工程と、 前記半導体装置の検査よりも前に実行されるウェハテス
    トによって不良と判定された前記半導体装置に関しては
    前記接続手段によって前記バンプと前記配線とを導通せ
    ず、前記ウェハテストをパスした前記半導体装置に関し
    ては前記接続手段によって前記バンプと前記配線とを導
    通する工程と、 前記接続手段によって前記バンプと導通される前記半導
    体装置に対して、前記半導体装置の検査用の電源及び信
    号を、外部から前記端子、前記配線、前記接続手段、前
    記バンプ、及び前記パッドを介して前記半導体装置に供
    給する工程とを備える半導体装置の検査方法。
  12. 【請求項１２】 請求項６記載の半導体装置の検査装置
    を用いた半導体装置の検査方法であって、 前記端子が前記第１主面から露出するように前記第１主
    面と前記第２主面とを対向させて、前記基板と前記ウェ
    ハとを重ね合わせる第１工程と、 前記半導体装置の検査用の電源及び信号を、外部から前
    記端子、前記配線、前記バンプ、及び前記パッドを介し
    て前記半導体装置に供給する第２工程とを備え、 前記第２工程は、前記第１のヒータによって前記半導体
    装置に対して所定の温度ストレスを印加するとともに、
    前記第２のヒータによって、前記温度ストレスの印加に
    よる前記半導体装置の温度と同一の温度に前記基板を加
    温しつつ実行される半導体装置の検査方法。
  13. 【請求項１３】 請求項７記載の半導体装置の検査装置
    を用いた半導体装置の検査方法であって、 前記端子が前記第１主面から露出するように前記第１主
    面と前記第２主面とを対向させて、前記基板と前記ウェ
    ハとを重ね合わせる第１工程と、 前記半導体装置の検査用の電源及び信号を、外部から前
    記端子、前記配線、前記バンプ、及び前記パッドを介し
    て前記半導体装置に供給する第２工程とを備え、 前記第２工程は、前記熱風発生手段から前記半導体装置
    に熱風を吹き付けることにより前記半導体装置に対して
    所定の温度ストレスを印加するとともに、前記ヒータに
    よって、前記温度ストレスの印加による前記半導体装置
    の温度と同一の温度に前記基板を加温しつつ実行される
    半導体装置の検査方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025140A1 (ja) * 2004-09-02 2006-03-09 Matsushita Electric Industrial Co., Ltd. 半導体集積回路装置およびその検査方法、半導体ウエハ、およびバーンイン検査装置
JP2007027685A (ja) * 2005-06-17 2007-02-01 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
KR100825768B1 (ko) * 2001-10-26 2008-04-29 삼성전자주식회사 범프를 포함하는 반도체 소자 및 그 형성방법
WO2009144828A1 (ja) * 2008-05-30 2009-12-03 株式会社アドバンテスト 試験用ウエハユニットおよび試験システム
WO2009144791A1 (ja) * 2008-05-28 2009-12-03 株式会社アドバンテスト 試験システムおよび書込用ウエハ
WO2009147719A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト 試験システム
WO2009147718A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト プローブウエハ製造方法
WO2009147722A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト 試験用ウエハ、試験システム、および、半導体ウエハ

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326801B1 (en) * 1996-10-31 2001-12-04 Texas Instruments Incorporated Wafer of semiconductor material with dies, probe areas and leads
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
US6829737B1 (en) * 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
US6441606B1 (en) 2000-10-17 2002-08-27 Micron Technology, Inc. Dual zone wafer test apparatus
US7143500B2 (en) * 2001-06-25 2006-12-05 Micron Technology, Inc. Method to prevent damage to probe card
JP2003031666A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法
US6871307B2 (en) * 2001-10-10 2005-03-22 Tower Semiconductorltd. Efficient test structure for non-volatile memory and other semiconductor integrated circuits
DE10152086B4 (de) * 2001-10-23 2007-03-22 Infineon Technologies Ag Verfahren zum Testen einer Mehrzahl von Bauelementen auf einem Wafer mit einer gemeinsamen Datenleitung und einer gemeinsamen Versorgungsleitung
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in
US20040193989A1 (en) * 2003-03-28 2004-09-30 Sun Microsystems, Inc. Test system including a test circuit board including through-hole vias and blind vias
US7131047B2 (en) * 2003-04-07 2006-10-31 Sun Microsystems, Inc. Test system including a test circuit board including resistive devices
US6815973B1 (en) 2003-06-13 2004-11-09 Xilinx, Inc. Optical testing port and wafer level testing without probe cards
JP5061904B2 (ja) * 2005-10-28 2012-10-31 株式会社ニコン デバイス製造処理装置間の接続装置及び接続方法、プログラム、デバイス製造処理システム、露光装置及び露光方法、並びに測定検査装置及び測定検査方法
US20080246491A1 (en) * 2007-04-06 2008-10-09 Texas Instruments Incorporated Scalable method for identifying cracks and fractures under wired or ball bonded bond pads
KR100909966B1 (ko) * 2007-05-31 2009-07-29 삼성전자주식회사 멀티 프로브 카드 유니트 및 이를 구비한 프로브 검사 장치
JP5306326B2 (ja) * 2008-03-26 2013-10-02 株式会社アドバンテスト プローブウエハ、プローブ装置、および、試験システム
US8911145B2 (en) * 2009-11-20 2014-12-16 The United States Of America As Represented By The Secretary Of The Navy Method to measure the characteristics in an electrical component
US8952712B2 (en) 2010-06-16 2015-02-10 Broadcom Corporation Tagging of functional blocks of a semiconductor component on a wafer
US9002673B2 (en) 2010-06-16 2015-04-07 Broadcom Corporation Simultaneous testing of semiconductor components on a wafer
CN102931114B (zh) * 2011-08-11 2016-07-06 无锡华润上华科技有限公司 一种晶圆测试方法
US8941404B2 (en) * 2011-11-29 2015-01-27 Infineon Technologies Austria Ag System and method for testing a power supply controller
KR20140099604A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 적층 패키지 및 적층 패키지의 제조 방법
US9575114B2 (en) * 2013-07-10 2017-02-21 Elite Semiconductor Memory Technology Inc. Test system and device
KR102179035B1 (ko) * 2014-03-07 2020-11-16 삼성전자주식회사 반도체 장치
CN109975691A (zh) * 2019-03-29 2019-07-05 成都天奥技术发展有限公司 集成电路通用老化试验装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4585991A (en) * 1982-06-03 1986-04-29 Texas Instruments Incorporated Solid state multiprobe testing apparatus
US5172050A (en) * 1991-02-15 1992-12-15 Motorola, Inc. Micromachined semiconductor probe card
JPH04346452A (ja) * 1991-05-24 1992-12-02 Mitsubishi Electric Corp 半導体集積回路
JPH0555327A (ja) * 1991-08-26 1993-03-05 Toshiba Corp 半導体素子のスクリーニング方法
JPH0567652A (ja) * 1991-09-05 1993-03-19 Tokyo Electron Ltd プローブ装置
US5424651A (en) * 1992-03-27 1995-06-13 Green; Robert S. Fixture for burn-in testing of semiconductor wafers, and a semiconductor wafer
US5559446A (en) * 1993-07-19 1996-09-24 Tokyo Electron Kabushiki Kaisha Probing method and device
JP3068985B2 (ja) * 1993-07-29 2000-07-24 株式会社東芝 半導体リレー
JPH07115113A (ja) * 1993-08-25 1995-05-02 Nec Corp 半導体ウエハの試験装置および試験方法
US5582235A (en) * 1994-08-11 1996-12-10 Micro Control Company Temperature regulator for burn-in board components
US6577148B1 (en) * 1994-08-31 2003-06-10 Motorola, Inc. Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825768B1 (ko) * 2001-10-26 2008-04-29 삼성전자주식회사 범프를 포함하는 반도체 소자 및 그 형성방법
WO2006025140A1 (ja) * 2004-09-02 2006-03-09 Matsushita Electric Industrial Co., Ltd. 半導体集積回路装置およびその検査方法、半導体ウエハ、およびバーンイン検査装置
JP4592634B2 (ja) * 2005-06-17 2010-12-01 パナソニック株式会社 半導体装置
JP2007027685A (ja) * 2005-06-17 2007-02-01 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
WO2009144791A1 (ja) * 2008-05-28 2009-12-03 株式会社アドバンテスト 試験システムおよび書込用ウエハ
JP5351151B2 (ja) * 2008-05-28 2013-11-27 株式会社アドバンテスト 試験システム
WO2009144828A1 (ja) * 2008-05-30 2009-12-03 株式会社アドバンテスト 試験用ウエハユニットおよび試験システム
JPWO2009144948A1 (ja) * 2008-05-30 2011-10-06 株式会社アドバンテスト 試験用ユニットおよび試験システム
WO2009144948A1 (ja) * 2008-05-30 2009-12-03 株式会社アドバンテスト 試験用ユニットおよび試験システム
WO2009147718A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト プローブウエハ製造方法
WO2009147722A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト 試験用ウエハ、試験システム、および、半導体ウエハ
WO2009147719A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト 試験システム
KR101138201B1 (ko) 2008-06-02 2012-05-10 가부시키가이샤 어드밴티스트 시험용 웨이퍼, 시험 시스템, 및, 반도체 웨이퍼
JP5314684B2 (ja) * 2008-06-02 2013-10-16 株式会社アドバンテスト 試験用ウエハ、および、試験システム
JP5368440B2 (ja) * 2008-06-02 2013-12-18 株式会社アドバンテスト 試験システム

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Publication number Publication date
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