JP2003031666A - 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 - Google Patents
半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法Info
- Publication number
- JP2003031666A JP2003031666A JP2001211662A JP2001211662A JP2003031666A JP 2003031666 A JP2003031666 A JP 2003031666A JP 2001211662 A JP2001211662 A JP 2001211662A JP 2001211662 A JP2001211662 A JP 2001211662A JP 2003031666 A JP2003031666 A JP 2003031666A
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor device
- expected value
- fuse
- value data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3187—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 テスト装置を安価に構成することができ、か
つ容易にテストを実施することができ、良品、不良品の
判定結果をいつでも容易に確認することができる半導体
デバイスまたは半導体ウェハ一括のテスト装置及びテス
ト方法を提供する。 【解決手段】 半導体デバイス４Ａに自己テスト回路を
搭載し、テスタから印加データ信号及びクロック信号並
びに期待値データを供給して半導体デバイスのテストを
行なうと共に、テスト結果を期待値データと比較して半
導体デバイスの良否を判定する比較判定回路３２と、判
定結果を記憶する不揮発性メモリセル３３とを備えた構
成とする。
つ容易にテストを実施することができ、良品、不良品の
判定結果をいつでも容易に確認することができる半導体
デバイスまたは半導体ウェハ一括のテスト装置及びテス
ト方法を提供する。 【解決手段】 半導体デバイス４Ａに自己テスト回路を
搭載し、テスタから印加データ信号及びクロック信号並
びに期待値データを供給して半導体デバイスのテストを
行なうと共に、テスト結果を期待値データと比較して半
導体デバイスの良否を判定する比較判定回路３２と、判
定結果を記憶する不揮発性メモリセル３３とを備えた構
成とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイ
ス、特に自己テスト機能（ビルトインセルフテスト、以
下ＢＩＳＴという）を内蔵する半導体デバイスまたは、
これらの半導体デバイスを複数個搭載した半導体ウェハ
を一括してテストするテスト装置およびテスト方法に関
するものである。
ス、特に自己テスト機能（ビルトインセルフテスト、以
下ＢＩＳＴという）を内蔵する半導体デバイスまたは、
これらの半導体デバイスを複数個搭載した半導体ウェハ
を一括してテストするテスト装置およびテスト方法に関
するものである。
【０００２】
【従来の技術】図１４は、テスタを用いた従来の半導体
デバイスのテスト状況を示すブロック図である。この図
において、１はテスト本体で、半導体デバイスのテスト
条件として必要なテストパターン信号を発生する。２は
ＤＣ測定用のＤＣ測定ユニットで、ケーブル３を介して
与えられるテスタ本体１からの制御信号に応じて被試験
デバイス（デバイスアンダーテスト、以下ＤＵＴとい
う）４との間で信号の授受を行なう。また、５はテスト
ヘッドで、ケーブル６によってテスタ本体１に接続さ
れ、テスタ本体１から与えられる制御信号に応じてＤＵ
Ｔ４との間で信号の授受を行なう。即ち、ＤＵＴ４のテ
スト時には、テストヘッド内に格納されているピンエレ
クトロニクスカード７のテスタドライバ８からテスト信
号を発生してＤＵＴ４に印加する。ＤＵＴ４からの応答
信号はピンエレクトロニクスカード７内のコンパレータ
９に受信され、期待値１０との比較を行なうことによっ
て、ＤＵＴ４が設計通りに動作しているかどうかの判定
が行なわれる。
デバイスのテスト状況を示すブロック図である。この図
において、１はテスト本体で、半導体デバイスのテスト
条件として必要なテストパターン信号を発生する。２は
ＤＣ測定用のＤＣ測定ユニットで、ケーブル３を介して
与えられるテスタ本体１からの制御信号に応じて被試験
デバイス（デバイスアンダーテスト、以下ＤＵＴとい
う）４との間で信号の授受を行なう。また、５はテスト
ヘッドで、ケーブル６によってテスタ本体１に接続さ
れ、テスタ本体１から与えられる制御信号に応じてＤＵ
Ｔ４との間で信号の授受を行なう。即ち、ＤＵＴ４のテ
スト時には、テストヘッド内に格納されているピンエレ
クトロニクスカード７のテスタドライバ８からテスト信
号を発生してＤＵＴ４に印加する。ＤＵＴ４からの応答
信号はピンエレクトロニクスカード７内のコンパレータ
９に受信され、期待値１０との比較を行なうことによっ
て、ＤＵＴ４が設計通りに動作しているかどうかの判定
が行なわれる。
【０００３】近年、半導体デバイスの規模が増大し、複
雑になるにつれて、半導体デバイスのテストは年々難易
度を増している。半導体テスト装置の負担を減らし、か
つテストの容易化を図るために、ＢＩＳＴを内蔵する半
導体デバイスが見られるようになった。ＢＩＳＴ技術の
進歩により、従来は上述の図１４に示すように、半導体
テスト装置を使用して実施していた機能テスト、即ちフ
ァンクションテストが半導体デバイス自身で実施可能に
なった。図１５は、ＢＩＳＴを有するＤＵＴの従来のテ
スト方法を示す概略図である。即ち、テスタ本体１から
ケーブル６を介して与えられる制御信号に応じてテスト
ヘッド５からＢＩＳＴ内蔵のＤＵＴ４Ａに対して図示し
ない電源とグランド電位（ＧＮＤ）とクロック信号とを
印加することにより、ＤＵＴ４Ａが自己テストを実施
し、テスト結果をテストヘッド５に返送するため、簡単
にＤＵＴ４Ａの良否を知ることができる。ＢＩＳＴの構
成については、多くの事例が報告されており、周知であ
るため説明を省略するが、ウェハ上の総ての半導体デバ
イスにＢＩＳＴを内蔵させることにより、ウェハ上の総
ての半導体デバイスを一括してテストすることも可能に
なった。
雑になるにつれて、半導体デバイスのテストは年々難易
度を増している。半導体テスト装置の負担を減らし、か
つテストの容易化を図るために、ＢＩＳＴを内蔵する半
導体デバイスが見られるようになった。ＢＩＳＴ技術の
進歩により、従来は上述の図１４に示すように、半導体
テスト装置を使用して実施していた機能テスト、即ちフ
ァンクションテストが半導体デバイス自身で実施可能に
なった。図１５は、ＢＩＳＴを有するＤＵＴの従来のテ
スト方法を示す概略図である。即ち、テスタ本体１から
ケーブル６を介して与えられる制御信号に応じてテスト
ヘッド５からＢＩＳＴ内蔵のＤＵＴ４Ａに対して図示し
ない電源とグランド電位（ＧＮＤ）とクロック信号とを
印加することにより、ＤＵＴ４Ａが自己テストを実施
し、テスト結果をテストヘッド５に返送するため、簡単
にＤＵＴ４Ａの良否を知ることができる。ＢＩＳＴの構
成については、多くの事例が報告されており、周知であ
るため説明を省略するが、ウェハ上の総ての半導体デバ
イスにＢＩＳＴを内蔵させることにより、ウェハ上の総
ての半導体デバイスを一括してテストすることも可能に
なった。
【０００４】
【発明が解決しようとする課題】従来のテスト装置は以
上のように構成され、ＤＵＴの機能テストにも対応でき
る仕様とされていたこともあって１台の価格が数億円に
も達し、非常に高価であるという問題点があった。ま
た、ウェハを一括してテストすることができるプロービ
ング針は、機種対応で製作され、機種毎に異なる構成と
されているため、異なるＤＵＴには使用できず、価格も
一枚が数千万円にも達し、これもまた非常に高価である
という問題点があった。更に、また、上述したＢＩＳＴ
を搭載した複雑かつ大規模な半導体デバイスの場合は、
動作する部分であるデバイス機能部４Ｂの面積に対して
ＢＩＳＴ機能部４Ｃの面積が余分に加わるため、半導体
デバイスの製造コストを高める一因になるという問題点
があった。
上のように構成され、ＤＵＴの機能テストにも対応でき
る仕様とされていたこともあって１台の価格が数億円に
も達し、非常に高価であるという問題点があった。ま
た、ウェハを一括してテストすることができるプロービ
ング針は、機種対応で製作され、機種毎に異なる構成と
されているため、異なるＤＵＴには使用できず、価格も
一枚が数千万円にも達し、これもまた非常に高価である
という問題点があった。更に、また、上述したＢＩＳＴ
を搭載した複雑かつ大規模な半導体デバイスの場合は、
動作する部分であるデバイス機能部４Ｂの面積に対して
ＢＩＳＴ機能部４Ｃの面積が余分に加わるため、半導体
デバイスの製造コストを高める一因になるという問題点
があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、テスト装置を安価に構成する
ことができ、かつ容易にテストを実施することができ、
良品、不良品の判定結果をいつでも容易に確認すること
ができる半導体デバイスまたは半導体ウェハ一括のテス
ト装置及びテスト方法を提供することを目的とする。
るためになされたもので、テスト装置を安価に構成する
ことができ、かつ容易にテストを実施することができ、
良品、不良品の判定結果をいつでも容易に確認すること
ができる半導体デバイスまたは半導体ウェハ一括のテス
ト装置及びテスト方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体デ
バイスのテスト装置は、半導体デバイスに自己テスト回
路を搭載し、テスタから印加データ信号及びクロック信
号並びに期待値データを供給して半導体デバイスのテス
トを行なうと共に、テスト結果を期待値データと比較し
て半導体デバイスの良否を判定する比較判定回路と、判
定結果を記憶する不揮発性メモリセルとを備えたもので
ある。
バイスのテスト装置は、半導体デバイスに自己テスト回
路を搭載し、テスタから印加データ信号及びクロック信
号並びに期待値データを供給して半導体デバイスのテス
トを行なうと共に、テスト結果を期待値データと比較し
て半導体デバイスの良否を判定する比較判定回路と、判
定結果を記憶する不揮発性メモリセルとを備えたもので
ある。
【０００７】この発明に係る半導体デバイスのテスト装
置は、また、不揮発性メモリセルを、フラッシュメモリ
セルで構成するものである。
置は、また、不揮発性メモリセルを、フラッシュメモリ
セルで構成するものである。
【０００８】この発明に係る半導体デバイスのテスト装
置は、また、不揮発性メモリセルを、ＥＥＰＲＯＭセル
で構成するものである。
置は、また、不揮発性メモリセルを、ＥＥＰＲＯＭセル
で構成するものである。
【０００９】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに自己テスト回路を搭載
し、テスタから印加データ信号及びクロック信号並びに
期待値データを供給して半導体デバイスのテストを行な
うと共に、テスト結果を期待値データと比較して半導体
デバイスの良否を判定する比較判定回路と、判定結果に
対応してヒューズを溶断し、出力電位を変化させること
により判定結果を記憶するヒューズ装置とを備えたもの
である。
置は、また、半導体デバイスに自己テスト回路を搭載
し、テスタから印加データ信号及びクロック信号並びに
期待値データを供給して半導体デバイスのテストを行な
うと共に、テスト結果を期待値データと比較して半導体
デバイスの良否を判定する比較判定回路と、判定結果に
対応してヒューズを溶断し、出力電位を変化させること
により判定結果を記憶するヒューズ装置とを備えたもの
である。
【００１０】この発明に係る半導体デバイスのテスト装
置は、また、判定結果に対応してレーザトリマが動作
し、レーザ光をヒューズに照射してヒューズを溶断する
ようにしたヒューズ装置を備えたものである。
置は、また、判定結果に対応してレーザトリマが動作
し、レーザ光をヒューズに照射してヒューズを溶断する
ようにしたヒューズ装置を備えたものである。
【００１１】この発明に係る半導体デバイスのテスト装
置は、また、判定結果に対応して発生される電気信号に
よってヒューズを溶断するようにしたヒューズ装置を備
えたものである。
置は、また、判定結果に対応して発生される電気信号に
よってヒューズを溶断するようにしたヒューズ装置を備
えたものである。
【００１２】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに自己テスト回路と、テス
ト結果を期待値データと比較して良否判定を行なう比較
判定回路と、判定結果を記憶する不揮発性メモリセルと
を搭載すると共に、半導体デバイスにテスト用の電源と
グランド電位及び印加データ信号と印加クロック信号と
期待値データとを供給するドライバを有するテスタを備
えたものである。
置は、また、半導体デバイスに自己テスト回路と、テス
ト結果を期待値データと比較して良否判定を行なう比較
判定回路と、判定結果を記憶する不揮発性メモリセルと
を搭載すると共に、半導体デバイスにテスト用の電源と
グランド電位及び印加データ信号と印加クロック信号と
期待値データとを供給するドライバを有するテスタを備
えたものである。
【００１３】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに、自己テスト回路とテス
ト結果に対する良否判定結果を記憶する不揮発性メモリ
セルとを搭載すると共に、半導体デバイスに供給するテ
スト用の電源とグランド電位及び印加データ信号と印加
クロック信号と期待値データとを供給するドライバ並び
にテスト結果を期待値データと比較して良否判定を行な
う比較判定回路を有するテスタを備えたものである。
置は、また、半導体デバイスに、自己テスト回路とテス
ト結果に対する良否判定結果を記憶する不揮発性メモリ
セルとを搭載すると共に、半導体デバイスに供給するテ
スト用の電源とグランド電位及び印加データ信号と印加
クロック信号と期待値データとを供給するドライバ並び
にテスト結果を期待値データと比較して良否判定を行な
う比較判定回路を有するテスタを備えたものである。
【００１４】この発明に係る半導体ウェハの一括テスト
装置は、自己テスト回路を搭載した半導体デバイスを複
数個搭載したウェハ上で各半導体デバイスのテストを一
括して行なうようにしたものにおいて、テスタからの信
号等を受けるポゴコンタクトを有するマザーボードと、
このマザーボードに結合され、ウェハ上の各半導体デバ
イスと電気的接続を行なう複数のニードルを有するドー
タボードとから構成されるプロービング針を備え、ニー
ドルの数を半導体デバイス１個当り複数本としたもので
ある。
装置は、自己テスト回路を搭載した半導体デバイスを複
数個搭載したウェハ上で各半導体デバイスのテストを一
括して行なうようにしたものにおいて、テスタからの信
号等を受けるポゴコンタクトを有するマザーボードと、
このマザーボードに結合され、ウェハ上の各半導体デバ
イスと電気的接続を行なう複数のニードルを有するドー
タボードとから構成されるプロービング針を備え、ニー
ドルの数を半導体デバイス１個当り複数本としたもので
ある。
【００１５】この発明に係る半導体デバイスのテスト装
置は、また、ヒューズ装置とテスタとを一体化したもの
である。
置は、また、ヒューズ装置とテスタとを一体化したもの
である。
【００１６】この発明に係る半導体デバイスのテスト装
置は、また、不揮発性メモリセルの記憶内容またはヒュ
ーズ装置の溶断状況をチェックしてウェハから良品の半
導体デバイスのみを選別するアッセンブリ選別手段とテ
スタとを一体化したものである。
置は、また、不揮発性メモリセルの記憶内容またはヒュ
ーズ装置の溶断状況をチェックしてウェハから良品の半
導体デバイスのみを選別するアッセンブリ選別手段とテ
スタとを一体化したものである。
【００１７】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスの電源とグランド電位の供
給回路にそれぞれ接続されたリレー接点と、このリレー
接点を開放する制御装置とを設け、比較判定回路によっ
て不良と判定された時、制御装置を動作させてリレー接
点を開放するようにしたものである。
置は、また、半導体デバイスの電源とグランド電位の供
給回路にそれぞれ接続されたリレー接点と、このリレー
接点を開放する制御装置とを設け、比較判定回路によっ
て不良と判定された時、制御装置を動作させてリレー接
点を開放するようにしたものである。
【００１８】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに、自己テスト回路とテス
ト結果に対する良否判定結果を記憶する不揮発性メモリ
セルとを搭載すると共に、半導体デバイスに対応したピ
ンエレクトロニクスカードを設け、ピンエレクトロニク
スカードに半導体デバイス用電源とグランド電位供給源
とを組み込むと共に、自己テスト回路に対する印加デー
タ信号と、印加クロック信号と、期待値データとをそれ
ぞれ記憶させる記憶装置と、各記憶装置に接続されたそ
れぞれの信号のドライバと、半導体デバイスから得られ
るテスト結果と期待値データとを比較して良否を判定す
るコンパレータと、このコンパレータによる不良判定時
に電源及びグランド電位を半導体デバイスから切り離す
制御装置とを搭載したものである。
置は、また、半導体デバイスに、自己テスト回路とテス
ト結果に対する良否判定結果を記憶する不揮発性メモリ
セルとを搭載すると共に、半導体デバイスに対応したピ
ンエレクトロニクスカードを設け、ピンエレクトロニク
スカードに半導体デバイス用電源とグランド電位供給源
とを組み込むと共に、自己テスト回路に対する印加デー
タ信号と、印加クロック信号と、期待値データとをそれ
ぞれ記憶させる記憶装置と、各記憶装置に接続されたそ
れぞれの信号のドライバと、半導体デバイスから得られ
るテスト結果と期待値データとを比較して良否を判定す
るコンパレータと、このコンパレータによる不良判定時
に電源及びグランド電位を半導体デバイスから切り離す
制御装置とを搭載したものである。
【００１９】この発明に係る半導体デバイスのテスト装
置は、また、コンパレータによる不良判定時に、印加デ
ータ信号と印加クロック信号と期待値データの各ドライ
バ及びコンパレータを半導体デバイスから切り離す制御
装置をピンエレクトロニクスカードに搭載したものであ
る。
置は、また、コンパレータによる不良判定時に、印加デ
ータ信号と印加クロック信号と期待値データの各ドライ
バ及びコンパレータを半導体デバイスから切り離す制御
装置をピンエレクトロニクスカードに搭載したものであ
る。
【００２０】この発明に係る半導体ウェハの一括テスト
装置は、また、ピンエレクトロニクスカードを複数個装
着し得るスロット基板を設け、このスロット基板にウェ
ハ上の半導体デバイスと同数のピンエレクトロニクスカ
ードを装着することにより、ウェハの一括テストを行な
うようにしたものである。
装置は、また、ピンエレクトロニクスカードを複数個装
着し得るスロット基板を設け、このスロット基板にウェ
ハ上の半導体デバイスと同数のピンエレクトロニクスカ
ードを装着することにより、ウェハの一括テストを行な
うようにしたものである。
【００２１】この発明に係る半導体デバイスのテスト方
法は、自己テスト回路と不揮発性メモリセルを内蔵した
半導体デバイスのテスト装置において、テスタから半導
体デバイスにテスト用の電源とグランド電位と印加デー
タ信号と印加クロック信号とを供給して自己テスト回路
によるテストを行ない、テスト結果を半導体デバイスま
たはテスタの比較判定回路によって期待値データと比較
することにより、良否判定を行なって良品を選別すると
共に、選別された良品の不揮発性メモリセルに判定結果
を記憶させるようにしたものである。
法は、自己テスト回路と不揮発性メモリセルを内蔵した
半導体デバイスのテスト装置において、テスタから半導
体デバイスにテスト用の電源とグランド電位と印加デー
タ信号と印加クロック信号とを供給して自己テスト回路
によるテストを行ない、テスト結果を半導体デバイスま
たはテスタの比較判定回路によって期待値データと比較
することにより、良否判定を行なって良品を選別すると
共に、選別された良品の不揮発性メモリセルに判定結果
を記憶させるようにしたものである。
【００２２】この発明に係る半導体デバイスのテスト方
法は、また、ヒューズ装置を有する半導体デバイスのテ
スト装置において、比較判定回路による良否判定で良品
と判定された時、ヒューズ装置のヒューズを溶断すると
共に、良品に対応する判定結果電位を出力するようにし
たものである。
法は、また、ヒューズ装置を有する半導体デバイスのテ
スト装置において、比較判定回路による良否判定で良品
と判定された時、ヒューズ装置のヒューズを溶断すると
共に、良品に対応する判定結果電位を出力するようにし
たものである。
【００２３】この発明に係る半導体デバイスのテスト方
法は、また、自己テスト回路と不揮発性メモリセルとを
内蔵した半導体デバイスのテスト装置において、テスト
開始時に不揮発性メモリセルに良品の判定出力に相当す
るデータを予め書き込み、テスト結果と期待値データと
の比較判定で不良品の判定が出た時のみ不揮発性メモリ
セルのデータを書き換えるようにしたものである。
法は、また、自己テスト回路と不揮発性メモリセルとを
内蔵した半導体デバイスのテスト装置において、テスト
開始時に不揮発性メモリセルに良品の判定出力に相当す
るデータを予め書き込み、テスト結果と期待値データと
の比較判定で不良品の判定が出た時のみ不揮発性メモリ
セルのデータを書き換えるようにしたものである。
【００２４】この発明に係る半導体デバイスのテスト装
置は、また、ヒューズ装置を有する半導体デバイスのテ
スト装置において、テスト開始時にヒューズ装置に良品
の判定出力に相当する電位を予め与え、テスト結果と期
待値データとの比較判定で不良品の判定が出た時のみヒ
ューズ装置のヒューズを溶断して判定出力を変化させる
ようにしたものである。
置は、また、ヒューズ装置を有する半導体デバイスのテ
スト装置において、テスト開始時にヒューズ装置に良品
の判定出力に相当する電位を予め与え、テスト結果と期
待値データとの比較判定で不良品の判定が出た時のみヒ
ューズ装置のヒューズを溶断して判定出力を変化させる
ようにしたものである。
【００２５】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成及びテスト方法を示すブロック図であ
る。この図において、４ＡはＢＩＳＴを内蔵したＤＵＴ
で、設計時にスキャンテスト設計が適用されているもの
である。Ｖｃｃ及びＧＮＤは、図示しない外部テスタの
デバイス用電源から供給される電源電圧とグランド電
位、２０はデータ入力端子で、図示しない外部テスタに
搭載されたデータドライバ２１からテスト用データが供
給される。２２はクロック信号入力端子で、上記テスタ
に搭載されたクロックドライバ２３からクロック信号が
供給される。２４は期待値データ入力端子で、上記テス
タに搭載された期待値ドライバ２５からテスト結果の良
否判定に必要な期待値データが供給される。２６〜３０
はスキャンテスト設計されたＤＵＴ内のフリップフロッ
プで、クロック信号入力端子２２からのクロック信号に
制御されて、データ入力端子２０からのテスト用データ
が各フリップフロップに設定される。
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成及びテスト方法を示すブロック図であ
る。この図において、４ＡはＢＩＳＴを内蔵したＤＵＴ
で、設計時にスキャンテスト設計が適用されているもの
である。Ｖｃｃ及びＧＮＤは、図示しない外部テスタの
デバイス用電源から供給される電源電圧とグランド電
位、２０はデータ入力端子で、図示しない外部テスタに
搭載されたデータドライバ２１からテスト用データが供
給される。２２はクロック信号入力端子で、上記テスタ
に搭載されたクロックドライバ２３からクロック信号が
供給される。２４は期待値データ入力端子で、上記テス
タに搭載された期待値ドライバ２５からテスト結果の良
否判定に必要な期待値データが供給される。２６〜３０
はスキャンテスト設計されたＤＵＴ内のフリップフロッ
プで、クロック信号入力端子２２からのクロック信号に
制御されて、データ入力端子２０からのテスト用データ
が各フリップフロップに設定される。
【００２６】３１はＤＵＴ内の組み合わせ回路で、上記
各フリップフロップ２６〜３０にそれぞれ設定されたテ
スト用データにもとづいてテストされ、テスト結果が各
フリップフロップに取り込まれるようにされている。３
２は排他的論理和（エクスクルーシブオア）を取る比較
回路で、期待値入力端子２４から与えられる期待値と、
各フリップフロップ２６〜３０に取り込まれたテスト結
果とを比較し、ＤＵＴの良否を判定する。この例では、
良品の時は“０”が出力され、不良品の時は“１”が出
力される。３３は判定結果を記憶する不揮発性メモリセ
ルで、周知のフラッシュメモリセルあるいはＥＥＰＲＯ
Ｍセルによって構成されている。３４は不揮発性メモリ
セル３３の出力を反転するインバータで、判定結果が良
品の時は“１”が、また不良品の時は“０”が判定出力
端子３５に出力されることになる。
各フリップフロップ２６〜３０にそれぞれ設定されたテ
スト用データにもとづいてテストされ、テスト結果が各
フリップフロップに取り込まれるようにされている。３
２は排他的論理和（エクスクルーシブオア）を取る比較
回路で、期待値入力端子２４から与えられる期待値と、
各フリップフロップ２６〜３０に取り込まれたテスト結
果とを比較し、ＤＵＴの良否を判定する。この例では、
良品の時は“０”が出力され、不良品の時は“１”が出
力される。３３は判定結果を記憶する不揮発性メモリセ
ルで、周知のフラッシュメモリセルあるいはＥＥＰＲＯ
Ｍセルによって構成されている。３４は不揮発性メモリ
セル３３の出力を反転するインバータで、判定結果が良
品の時は“１”が、また不良品の時は“０”が判定出力
端子３５に出力されることになる。
【００２７】この実施の形態では、判定結果を不揮発性
メモリセル３３に記憶保持させているため、テスト完了
後にＤＵＴ用電源がオフされても、テスト結果は保持さ
れることになる。従って、いつでも判定出力端子３５か
ら不揮発性メモリセル３３の情報を読み出すことによ
り、デバイスが良品か不良品かを容易に確認することが
できる。
メモリセル３３に記憶保持させているため、テスト完了
後にＤＵＴ用電源がオフされても、テスト結果は保持さ
れることになる。従って、いつでも判定出力端子３５か
ら不揮発性メモリセル３３の情報を読み出すことによ
り、デバイスが良品か不良品かを容易に確認することが
できる。
【００２８】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。図２は、実施の形態２
の主要部の構成を示すブロック図で、実施の形態１にお
ける不揮発性メモリセルに代えてヒューズ装置を用いる
もので、その他の構成は実施の形態１と同様である。図
２において、４０はヒューズ装置で、電源電圧Ｖｃｃと
グランド電位ＧＮＤとの間に接続されたヒューズ４１及
び高抵抗４２と、高抵抗４２のヒューズ側端子に接続さ
れたインバータ４３と、インバータ４３の出力側に接続
された判定出力端子４４とから構成されている。４５は
レーザトリマで、図１に示す比較回路３２が良品と判定
した時に動作してレーザ光４６をヒューズ４１に照射
し、ヒューズ４１を溶断するようにされている。この結
果、インバータ４３の入力が“０”レベルとなり、その
データを反転して判定出力端子４４に“１”を出力す
る。即ち、実施の形態１と同様に、ＤＵＴが良品の時は
“１”レベル、不良品の時は“０”レベルを出力し、そ
の状態を保持することになる。なお、レーザ光４６によ
るヒューズ４１の溶断に代えて、良品と判定された時に
発生する電気信号（図示せず）によってヒューズを溶断
するようにしても同様の効果を期待することができる。
態２を図にもとづいて説明する。図２は、実施の形態２
の主要部の構成を示すブロック図で、実施の形態１にお
ける不揮発性メモリセルに代えてヒューズ装置を用いる
もので、その他の構成は実施の形態１と同様である。図
２において、４０はヒューズ装置で、電源電圧Ｖｃｃと
グランド電位ＧＮＤとの間に接続されたヒューズ４１及
び高抵抗４２と、高抵抗４２のヒューズ側端子に接続さ
れたインバータ４３と、インバータ４３の出力側に接続
された判定出力端子４４とから構成されている。４５は
レーザトリマで、図１に示す比較回路３２が良品と判定
した時に動作してレーザ光４６をヒューズ４１に照射
し、ヒューズ４１を溶断するようにされている。この結
果、インバータ４３の入力が“０”レベルとなり、その
データを反転して判定出力端子４４に“１”を出力す
る。即ち、実施の形態１と同様に、ＤＵＴが良品の時は
“１”レベル、不良品の時は“０”レベルを出力し、そ
の状態を保持することになる。なお、レーザ光４６によ
るヒューズ４１の溶断に代えて、良品と判定された時に
発生する電気信号（図示せず）によってヒューズを溶断
するようにしても同様の効果を期待することができる。
【００２９】実施の形態３．次に、この発明の実施の形
態３を図にもとづいて説明する。図３は、実施の形態３
の主要部を構成する廉価版テスタの構成を示すブロック
図である。この図において、５０は廉価版テスタで、以
下に述べる構成を有する。５１はＤＵＴ用の電源、５１
Ａはその供給端子で、図１の電源Ｖｃｃとして供給す
る。５２はＤＵＴ用のグランド電位、５２Ａはその供給
端子で、図１のグランド電位ＧＮＤとして供給する。５
３はＤＵＴに対する印加データ信号で、ＤＵＴ対応の必
要最小限の印加データ信号を生成する。５４はＤＵＴに
対する印加クロック信号で、所定のクロック信号を生成
する。５５は期待値データで、ＤＵＴの良否判定用の基
準値として生成される。５６〜５８はそれぞれ印加デー
タ信号５３、印加クロック信号５４、期待値データ５５
が入力され、それぞれの信号に対応したパルス信号を発
生する簡易ドライバで、それぞれの出力端子５６Ａ〜５
８Ａを経て図１のデータ入力端子２０、クロック信号入
力端子２２、期待値データ入力端子２４に供給される。
態３を図にもとづいて説明する。図３は、実施の形態３
の主要部を構成する廉価版テスタの構成を示すブロック
図である。この図において、５０は廉価版テスタで、以
下に述べる構成を有する。５１はＤＵＴ用の電源、５１
Ａはその供給端子で、図１の電源Ｖｃｃとして供給す
る。５２はＤＵＴ用のグランド電位、５２Ａはその供給
端子で、図１のグランド電位ＧＮＤとして供給する。５
３はＤＵＴに対する印加データ信号で、ＤＵＴ対応の必
要最小限の印加データ信号を生成する。５４はＤＵＴに
対する印加クロック信号で、所定のクロック信号を生成
する。５５は期待値データで、ＤＵＴの良否判定用の基
準値として生成される。５６〜５８はそれぞれ印加デー
タ信号５３、印加クロック信号５４、期待値データ５５
が入力され、それぞれの信号に対応したパルス信号を発
生する簡易ドライバで、それぞれの出力端子５６Ａ〜５
８Ａを経て図１のデータ入力端子２０、クロック信号入
力端子２２、期待値データ入力端子２４に供給される。
【００３０】実施の形態３は以上のように構成され、テ
スタからＤＵＴに供給する信号を限定しているため、テ
スタを安価に構成することができる。なお、図４に示す
ように、期待値データ印加用の簡易ドライバ５８にＤＵ
Ｔのモニタ端子（図示せず）からテスト結果を読み出し
て期待値データと比較する簡易コンパレータ５９を接続
し、比較結果をＤＵＴの良否判定結果として出力端子５
９Ａから出力するようにすれば、ＤＵＴの良否を容易に
判別することができる。また、簡易コンパレータ５９を
期待値データの簡易ドライバ５８に接続するのに代え
て、印加データ信号の簡易ドライバ５６に接続しても同
様な効果を期待することができる。なお、図４におい
て、図３と同一または相当部分には同一符号を付して説
明を省略する。更に、図５に示すように、廉価版テスタ
５０のデバイス用電源５１及びデバイス用ＧＮＤ５２の
出力側にそれぞれリレー接点５１Ｂ、５２Ｂを設け、簡
易コンパレータ５９によるＤＵＴの不良品判定が出され
た時、図示しない制御装置を動作させて上記各リレー接
点５１Ｂ、５２Ｂを開放し、デバイス用電源５１とグラ
ンド電位５２をＤＵＴから切り離すようにしてもよい。
スタからＤＵＴに供給する信号を限定しているため、テ
スタを安価に構成することができる。なお、図４に示す
ように、期待値データ印加用の簡易ドライバ５８にＤＵ
Ｔのモニタ端子（図示せず）からテスト結果を読み出し
て期待値データと比較する簡易コンパレータ５９を接続
し、比較結果をＤＵＴの良否判定結果として出力端子５
９Ａから出力するようにすれば、ＤＵＴの良否を容易に
判別することができる。また、簡易コンパレータ５９を
期待値データの簡易ドライバ５８に接続するのに代え
て、印加データ信号の簡易ドライバ５６に接続しても同
様な効果を期待することができる。なお、図４におい
て、図３と同一または相当部分には同一符号を付して説
明を省略する。更に、図５に示すように、廉価版テスタ
５０のデバイス用電源５１及びデバイス用ＧＮＤ５２の
出力側にそれぞれリレー接点５１Ｂ、５２Ｂを設け、簡
易コンパレータ５９によるＤＵＴの不良品判定が出され
た時、図示しない制御装置を動作させて上記各リレー接
点５１Ｂ、５２Ｂを開放し、デバイス用電源５１とグラ
ンド電位５２をＤＵＴから切り離すようにしてもよい。
【００３１】実施の形態４．次に、この発明の実施の形
態４を図にもとづいて説明する。図６は、実施の形態４
の構成を示す概略図で、ＤＵＴをウェハ一括でテストす
る場合のプロービング針を示すものである。この図にお
いて、（ａ）はプロービング針の構成を示す概略図であ
り、（ｂ）はこれによってテストされるウェハを示す。
これらの図において、６０はマザーボード、６１はマザ
ーボード６０に設けられたポゴコンタクトで、ＤＵＴの
機種に依存せず、図示しない簡易テスタからの信号等を
受けるためのものである。６２は多層基板で構成され、
マザーボード６０と共にプロービング針を構成するドー
タボードで、ＤＵＴの機種によって異なる構成のものが
使用される。６３はドータボードに設けられるポゴコン
タクト、６４は同じくドータボード６２に設けられ、ポ
ゴコンタクトとの関係が常に同じ機能となるようにスク
ランブル配線されたニードルで、その本数はウェハ６５
に搭載された各デバイス毎に、電源Ｖｃｃ端子、ＧＮＤ
端子、データ印加端子、クロック印加端子、テスト結果
のモニタ端子（いずれも図示せず）の５本とされてい
る。従来のプロービング針におけるニードルは、１デバ
イス当り１００本以上が必要で、価格も１０００万円以
上であったのに比べると、劇的に削減され、価格も大幅
に低減されるものである。なお、ニードルの本数は５本
に特定されるものではなく、テスト内容に応じて適宜の
複数本とすることができる。
態４を図にもとづいて説明する。図６は、実施の形態４
の構成を示す概略図で、ＤＵＴをウェハ一括でテストす
る場合のプロービング針を示すものである。この図にお
いて、（ａ）はプロービング針の構成を示す概略図であ
り、（ｂ）はこれによってテストされるウェハを示す。
これらの図において、６０はマザーボード、６１はマザ
ーボード６０に設けられたポゴコンタクトで、ＤＵＴの
機種に依存せず、図示しない簡易テスタからの信号等を
受けるためのものである。６２は多層基板で構成され、
マザーボード６０と共にプロービング針を構成するドー
タボードで、ＤＵＴの機種によって異なる構成のものが
使用される。６３はドータボードに設けられるポゴコン
タクト、６４は同じくドータボード６２に設けられ、ポ
ゴコンタクトとの関係が常に同じ機能となるようにスク
ランブル配線されたニードルで、その本数はウェハ６５
に搭載された各デバイス毎に、電源Ｖｃｃ端子、ＧＮＤ
端子、データ印加端子、クロック印加端子、テスト結果
のモニタ端子（いずれも図示せず）の５本とされてい
る。従来のプロービング針におけるニードルは、１デバ
イス当り１００本以上が必要で、価格も１０００万円以
上であったのに比べると、劇的に削減され、価格も大幅
に低減されるものである。なお、ニードルの本数は５本
に特定されるものではなく、テスト内容に応じて適宜の
複数本とすることができる。
【００３２】実施の形態５．次に、この発明の実施の形
態５を図にもとづいて説明する。図７は、実施の形態５
の構成を示す概略図である。この実施の形態は、図７に
示すように、レーザトリマ４５と廉価版テスタ５０とを
同一ケース７０に収めて一体化したものである。レーザ
トリマ４５と廉価版テスタ５０のそれぞれの構成は上述
した通りである。このような構成とすることにより、コ
ンパクトに構成することができる他、廉価版テスタのコ
ンパレータ５９でＤＵＴの良否判定が行なわれた時、そ
の判定結果をレーザトリマ４５に確実に与えることがで
き、記憶動作の信頼性を向上することができる。また、
図８は、同様な主旨から、ＤＵＴの良否判定結果出力に
もとづいて良品、不良品の選別を行なうアッセンブリ選
別装置７１とテスタ５０とを同一ケース７２に収めて一
体化したものである。
態５を図にもとづいて説明する。図７は、実施の形態５
の構成を示す概略図である。この実施の形態は、図７に
示すように、レーザトリマ４５と廉価版テスタ５０とを
同一ケース７０に収めて一体化したものである。レーザ
トリマ４５と廉価版テスタ５０のそれぞれの構成は上述
した通りである。このような構成とすることにより、コ
ンパクトに構成することができる他、廉価版テスタのコ
ンパレータ５９でＤＵＴの良否判定が行なわれた時、そ
の判定結果をレーザトリマ４５に確実に与えることがで
き、記憶動作の信頼性を向上することができる。また、
図８は、同様な主旨から、ＤＵＴの良否判定結果出力に
もとづいて良品、不良品の選別を行なうアッセンブリ選
別装置７１とテスタ５０とを同一ケース７２に収めて一
体化したものである。
【００３３】実施の形態６．次に、この発明の実施の形
態６について説明する。図９は、実施の形態６のテスト
方法を示すフローチャートである。ステップＳ１でＤＵ
Ｔに電源Ｖｃｃ及びグランド電位ＧＮＤを与える。次
に、ステップＳ２で不揮発性メモリセルに“１”を予め
書き込む。ただし、この場合は、図１のように不揮発性
メモリセル３３の出力側にインバータ３４を接続せず、
不揮発性メモリセル３３の出力がそのまま判定出力端子
３５に出力される実施形態とする。次いで、ステップＳ
３でＤＵＴにデータ信号、クロック信号及び期待値デー
タを印加し、テストを行なう。その後、ステップＳ４で
期待値とテスト結果であるデバイス内部のＦ／Ｆの出力
値とを比較する。ステップＳ５でクロック印加毎に期待
値とテスト結果とが一致しているかどうかをチェック
し、一致している場合は次のステップＳ７では何もせ
ず、一致していない場合はステップＳ６で不揮発性メモ
リセルに“０”を書き込む。
態６について説明する。図９は、実施の形態６のテスト
方法を示すフローチャートである。ステップＳ１でＤＵ
Ｔに電源Ｖｃｃ及びグランド電位ＧＮＤを与える。次
に、ステップＳ２で不揮発性メモリセルに“１”を予め
書き込む。ただし、この場合は、図１のように不揮発性
メモリセル３３の出力側にインバータ３４を接続せず、
不揮発性メモリセル３３の出力がそのまま判定出力端子
３５に出力される実施形態とする。次いで、ステップＳ
３でＤＵＴにデータ信号、クロック信号及び期待値デー
タを印加し、テストを行なう。その後、ステップＳ４で
期待値とテスト結果であるデバイス内部のＦ／Ｆの出力
値とを比較する。ステップＳ５でクロック印加毎に期待
値とテスト結果とが一致しているかどうかをチェック
し、一致している場合は次のステップＳ７では何もせ
ず、一致していない場合はステップＳ６で不揮発性メモ
リセルに“０”を書き込む。
【００３４】ヒューズ装置を有するＤＵＴの場合には、
ステップＳ５の不一致でレーザ光を照射し、ヒューズを
溶断して出力を“０”レベルとする。ただし、一度溶断
するとそのことをフラッグに立てて記憶しておき、重複
した溶断が発生しないように制御する。次に、ステップ
Ｓ８でウェハ上の総てのＤＵＴを一括テストした後、次
の良否識別を行なう。図１０は、ＤＵＴの良品、不良品
の識別を行なうフローチャートである。ステップＳ１１
で電源電圧を印加し、ステップＳ１２でクロック信号を
印加すると共に、ステップＳ１３で不揮発性メモリセル
の出力端子であるモニタ端子の電位を読み出す。次に、
ステップＳ１４で読み出された電位が“１”レベルかど
うかをチェックし、“１”レベルであればステップＳ１
５で良品と判定してステップＳ１６で組立てに使用し、
ステップＳ１４で“１”レベルでなければ、ステップＳ
１７で不良品と判定してステップＳ１８で廃却処分にす
る。このフローに従えば極めて簡単にＤＵＴの良品と不
良品を判別することができる。
ステップＳ５の不一致でレーザ光を照射し、ヒューズを
溶断して出力を“０”レベルとする。ただし、一度溶断
するとそのことをフラッグに立てて記憶しておき、重複
した溶断が発生しないように制御する。次に、ステップ
Ｓ８でウェハ上の総てのＤＵＴを一括テストした後、次
の良否識別を行なう。図１０は、ＤＵＴの良品、不良品
の識別を行なうフローチャートである。ステップＳ１１
で電源電圧を印加し、ステップＳ１２でクロック信号を
印加すると共に、ステップＳ１３で不揮発性メモリセル
の出力端子であるモニタ端子の電位を読み出す。次に、
ステップＳ１４で読み出された電位が“１”レベルかど
うかをチェックし、“１”レベルであればステップＳ１
５で良品と判定してステップＳ１６で組立てに使用し、
ステップＳ１４で“１”レベルでなければ、ステップＳ
１７で不良品と判定してステップＳ１８で廃却処分にす
る。このフローに従えば極めて簡単にＤＵＴの良品と不
良品を判別することができる。
【００３５】実施の形態７．次に、この発明の実施の形
態７を図にもとづいて説明する。図１１は、実施の形態
７の構成を示すブロック図である。この図において、８
０は簡易ピンエレクトロニクスカードで、以下のものを
一枚の基板に搭載したものである。即ち、８１はＤＵＴ
用の電源、８１Ａはその供給端子、８１Ｂは電源の出力
側に設けられた常閉のリレー接点、８２はＤＵＴ用のグ
ランド電位、８２Ａはその供給端子、８２ＢはＧＮＤ電
位８２の出力側に設けられた常閉のリレー接点、８３は
ＤＵＴに対する印加データを記憶している印加データ記
憶装置、８４はＤＵＴに対する印加クロック信号を記憶
している印加クロック記憶装置、８５は期待値データを
記憶している期待値データ記憶装置、８６〜８８はそれ
ぞれ印加データ信号、印加クロック信号、期待値データ
が入力され、それぞれの信号に対応したパルス信号を発
生する簡易ドライバで、上述した廉価版テスタと同様
に、それぞれの出力端子８６Ａ〜８８Ａを経て図１のデ
ータ入力端子２０、クロック信号入力端子２２、期待値
データ入力端子２４に供給される。また、８９は簡易コ
ンパレータで、上述した廉価版テスタのものと同様であ
る。９０は制御コンピュータで、簡易コンパレータ８９
の出力端子８９Ａから不良品判定が出された時に、電源
８１とＧＮＤ８２のリレー接点８１Ｂ、８２Ｂを開放し
て電源８１とＧＮＤ８２をＤＵＴから切り離すようにさ
れている。
態７を図にもとづいて説明する。図１１は、実施の形態
７の構成を示すブロック図である。この図において、８
０は簡易ピンエレクトロニクスカードで、以下のものを
一枚の基板に搭載したものである。即ち、８１はＤＵＴ
用の電源、８１Ａはその供給端子、８１Ｂは電源の出力
側に設けられた常閉のリレー接点、８２はＤＵＴ用のグ
ランド電位、８２Ａはその供給端子、８２ＢはＧＮＤ電
位８２の出力側に設けられた常閉のリレー接点、８３は
ＤＵＴに対する印加データを記憶している印加データ記
憶装置、８４はＤＵＴに対する印加クロック信号を記憶
している印加クロック記憶装置、８５は期待値データを
記憶している期待値データ記憶装置、８６〜８８はそれ
ぞれ印加データ信号、印加クロック信号、期待値データ
が入力され、それぞれの信号に対応したパルス信号を発
生する簡易ドライバで、上述した廉価版テスタと同様
に、それぞれの出力端子８６Ａ〜８８Ａを経て図１のデ
ータ入力端子２０、クロック信号入力端子２２、期待値
データ入力端子２４に供給される。また、８９は簡易コ
ンパレータで、上述した廉価版テスタのものと同様であ
る。９０は制御コンピュータで、簡易コンパレータ８９
の出力端子８９Ａから不良品判定が出された時に、電源
８１とＧＮＤ８２のリレー接点８１Ｂ、８２Ｂを開放し
て電源８１とＧＮＤ８２をＤＵＴから切り離すようにさ
れている。
【００３６】このような構成において、印加データ記憶
装置８３、印加クロック記憶装置８４、期待値データ記
憶装置８５には、それぞれ所望のデータを読み込んでお
き、そのデータをもとに簡易ドライバ８６〜８８をコン
トロールするものである。なお、印加データ記憶装置８
３、印加クロック記憶装置８４、期待値データ記憶装置
８５は、それぞれ専用の半導体デバイスであるが、現在
のメモリ内蔵ロジック大規模集積回路の製造技術からす
ると製造は極めて容易であり、コンパクトな１チップ内
に３種類の記憶装置８３〜８５をインプリメントするこ
とも容易である。制御コンピュータ９０は不良となった
ＤＵＴを電気的に切り離すために制御するコンピュータ
であり、市販のマイクロコンピュータで十分代役ができ
るものである。図１２は、図１１に示す簡易ピンエレク
トロニクスカード８０に比して制御コンピュータ９１を
更に追加して簡易コンパレータ８９からの不良品判定信
号によって常閉のリレー接点８６Ｂ〜８８Ｂを開放する
ことにより、簡易ドライバ８６〜８８の出力もＤＵＴか
ら切り離すようにしたものである。この結果、テストコ
ストを効果的に削減することができる。
装置８３、印加クロック記憶装置８４、期待値データ記
憶装置８５には、それぞれ所望のデータを読み込んでお
き、そのデータをもとに簡易ドライバ８６〜８８をコン
トロールするものである。なお、印加データ記憶装置８
３、印加クロック記憶装置８４、期待値データ記憶装置
８５は、それぞれ専用の半導体デバイスであるが、現在
のメモリ内蔵ロジック大規模集積回路の製造技術からす
ると製造は極めて容易であり、コンパクトな１チップ内
に３種類の記憶装置８３〜８５をインプリメントするこ
とも容易である。制御コンピュータ９０は不良となった
ＤＵＴを電気的に切り離すために制御するコンピュータ
であり、市販のマイクロコンピュータで十分代役ができ
るものである。図１２は、図１１に示す簡易ピンエレク
トロニクスカード８０に比して制御コンピュータ９１を
更に追加して簡易コンパレータ８９からの不良品判定信
号によって常閉のリレー接点８６Ｂ〜８８Ｂを開放する
ことにより、簡易ドライバ８６〜８８の出力もＤＵＴか
ら切り離すようにしたものである。この結果、テストコ
ストを効果的に削減することができる。
【００３７】実施の形態８．次に、この発明の実施の形
態８を図にもとづいて説明する。図１３は、実施の形態
８の構成及びテスト方法を示す概略図で、ＤＵＴを複数
個搭載したウェハを一括して一度でテストできるように
した廉価版テスタを示すものである。この図において、
１００は廉価版テスタ内部のスロット基板で、ウェハ上
に搭載（製造）されたＤＵＴと同数のスロット１００
Ａ、１００Ｂ……を有し、各スロットに実施の形態７で
示した簡易ピンエレクトロニクスカード８０をそれぞれ
収容するものである。簡易ピンエレクトロニクスカード
８０は、上述のように、制御コンピュータ９０、９１と
記憶装置８３〜８５をそれぞれが内蔵しているため、各
簡易ピンエレクトロニクスカード８０がそれぞれ独自に
動くことができ、従って、ウェハ上の総てのＤＵＴを図
９の手順に従って一度にテストすることができる。
態８を図にもとづいて説明する。図１３は、実施の形態
８の構成及びテスト方法を示す概略図で、ＤＵＴを複数
個搭載したウェハを一括して一度でテストできるように
した廉価版テスタを示すものである。この図において、
１００は廉価版テスタ内部のスロット基板で、ウェハ上
に搭載（製造）されたＤＵＴと同数のスロット１００
Ａ、１００Ｂ……を有し、各スロットに実施の形態７で
示した簡易ピンエレクトロニクスカード８０をそれぞれ
収容するものである。簡易ピンエレクトロニクスカード
８０は、上述のように、制御コンピュータ９０、９１と
記憶装置８３〜８５をそれぞれが内蔵しているため、各
簡易ピンエレクトロニクスカード８０がそれぞれ独自に
動くことができ、従って、ウェハ上の総てのＤＵＴを図
９の手順に従って一度にテストすることができる。
【００３８】
【発明の効果】この発明に係る半導体デバイスのテスト
装置は、半導体デバイスに自己テスト回路を搭載し、テ
スタから印加データ信号及びクロック信号並びに期待値
データを供給して半導体デバイスのテストを行なうと共
に、テスト結果を期待値データと比較して半導体デバイ
スの良否を判定する比較判定回路と、判定結果を記憶す
る不揮発性メモリセルとを備えたものであるため、効率
よく容易にテストを行なうことができると共に、いつで
も容易にテスト結果を確認することができ、かつテスト
コストの低減を図ることができる。
装置は、半導体デバイスに自己テスト回路を搭載し、テ
スタから印加データ信号及びクロック信号並びに期待値
データを供給して半導体デバイスのテストを行なうと共
に、テスト結果を期待値データと比較して半導体デバイ
スの良否を判定する比較判定回路と、判定結果を記憶す
る不揮発性メモリセルとを備えたものであるため、効率
よく容易にテストを行なうことができると共に、いつで
も容易にテスト結果を確認することができ、かつテスト
コストの低減を図ることができる。
【００３９】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに自己テスト回路を搭載
し、テスタから印加データ信号及びクロック信号並びに
期待値データを供給して半導体デバイスのテストを行な
うと共に、テスト結果を期待値データと比較して半導体
デバイスの良否を判定する比較判定回路と、判定結果に
対応してヒューズを溶断し、出力電位を変化させること
により判定結果を記憶するヒューズ装置とを備えたもの
であるため、テスト結果の確認が容易で、テストも簡単
に行なうことができ、しかもテストコストを安くするこ
とができる。
置は、また、半導体デバイスに自己テスト回路を搭載
し、テスタから印加データ信号及びクロック信号並びに
期待値データを供給して半導体デバイスのテストを行な
うと共に、テスト結果を期待値データと比較して半導体
デバイスの良否を判定する比較判定回路と、判定結果に
対応してヒューズを溶断し、出力電位を変化させること
により判定結果を記憶するヒューズ装置とを備えたもの
であるため、テスト結果の確認が容易で、テストも簡単
に行なうことができ、しかもテストコストを安くするこ
とができる。
【００４０】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに自己テスト回路と、テス
ト結果を期待値データと比較して良否判定を行なう比較
判定回路と、判定結果を記憶する不揮発性メモリセルと
を搭載すると共に、半導体デバイスにテスト用の電源と
グランド電位及び印加データ信号と印加クロック信号と
期待値データとを供給するドライバを有するテスタを備
えたものであるため、テスタを含むテスト装置を安価に
製作することができ、テストの実施も容易になる。
置は、また、半導体デバイスに自己テスト回路と、テス
ト結果を期待値データと比較して良否判定を行なう比較
判定回路と、判定結果を記憶する不揮発性メモリセルと
を搭載すると共に、半導体デバイスにテスト用の電源と
グランド電位及び印加データ信号と印加クロック信号と
期待値データとを供給するドライバを有するテスタを備
えたものであるため、テスタを含むテスト装置を安価に
製作することができ、テストの実施も容易になる。
【００４１】この発明に係る半導体ウェハの一括テスト
装置は、自己テスト回路を搭載した半導体デバイスを複
数個搭載したウェハ上で各半導体デバイスのテストを一
括して行なうようにしたものにおいて、テスタからの信
号等を受けるポゴコンタクトを有するマザーボードと、
このマザーボードに結合され、ウェハ上の各半導体デバ
イスと電気的接続を行なう複数のニードルを有するドー
タボードとから構成されるプロービング針を備え、ニー
ドルの数を半導体デバイス１個当り複数本としたため、
プロービング針の構成が簡単になり、価格も大幅に低減
することができる。
装置は、自己テスト回路を搭載した半導体デバイスを複
数個搭載したウェハ上で各半導体デバイスのテストを一
括して行なうようにしたものにおいて、テスタからの信
号等を受けるポゴコンタクトを有するマザーボードと、
このマザーボードに結合され、ウェハ上の各半導体デバ
イスと電気的接続を行なう複数のニードルを有するドー
タボードとから構成されるプロービング針を備え、ニー
ドルの数を半導体デバイス１個当り複数本としたため、
プロービング針の構成が簡単になり、価格も大幅に低減
することができる。
【００４２】この発明に係る半導体デバイスのテスト装
置は、また、ヒューズ装置とテスタとを一体化したもの
であるため、装置をコンパクトに形成することができ、
テストの信頼性も向上する他、テストコストも低減する
ことができる。
置は、また、ヒューズ装置とテスタとを一体化したもの
であるため、装置をコンパクトに形成することができ、
テストの信頼性も向上する他、テストコストも低減する
ことができる。
【００４３】この発明に係る半導体デバイスのテスト装
置は、また、半導体デバイスに、自己テスト回路とテス
ト結果に対する良否判定結果を記憶する不揮発性メモリ
セルとを搭載すると共に、半導体デバイスに対応したピ
ンエレクトロニクスカードを設け、ピンエレクトロニク
スカードに半導体デバイス用電源とグランド電位供給源
とを組み込むと共に、自己テスト回路に対する印加デー
タ信号と、印加クロック信号と、期待値データとをそれ
ぞれ記憶させる記憶装置と、各記憶装置に接続されたそ
れぞれの信号のドライバと、半導体デバイスから得られ
るテスト結果と期待値データとを比較して良否を判定す
るコンパレータと、このコンパレータによる不良判定時
に電源及びグランド電位を半導体デバイスから切り離す
制御装置とを搭載したものであるため、テスト装置をカ
ード形にすることができ、コンパクト化できるのに加え
て、テストコストを低減することができる。また、ウェ
ハ上の総てのＤＵＴを一括して一度にテストすることが
できる。
置は、また、半導体デバイスに、自己テスト回路とテス
ト結果に対する良否判定結果を記憶する不揮発性メモリ
セルとを搭載すると共に、半導体デバイスに対応したピ
ンエレクトロニクスカードを設け、ピンエレクトロニク
スカードに半導体デバイス用電源とグランド電位供給源
とを組み込むと共に、自己テスト回路に対する印加デー
タ信号と、印加クロック信号と、期待値データとをそれ
ぞれ記憶させる記憶装置と、各記憶装置に接続されたそ
れぞれの信号のドライバと、半導体デバイスから得られ
るテスト結果と期待値データとを比較して良否を判定す
るコンパレータと、このコンパレータによる不良判定時
に電源及びグランド電位を半導体デバイスから切り離す
制御装置とを搭載したものであるため、テスト装置をカ
ード形にすることができ、コンパクト化できるのに加え
て、テストコストを低減することができる。また、ウェ
ハ上の総てのＤＵＴを一括して一度にテストすることが
できる。
【００４４】この発明に係る半導体ウェハの一括テスト
装置は、また、ピンエレクトロニクスカードを複数個装
着し得るスロット基板を設け、このスロット基板にウェ
ハ上の半導体デバイスと同数のピンエレクトロニクスカ
ードを装着することにより、ウェハの一括テストを行な
うようにしたため、テストが容易になる他、テストコス
トを一段と低減することができる。
装置は、また、ピンエレクトロニクスカードを複数個装
着し得るスロット基板を設け、このスロット基板にウェ
ハ上の半導体デバイスと同数のピンエレクトロニクスカ
ードを装着することにより、ウェハの一括テストを行な
うようにしたため、テストが容易になる他、テストコス
トを一段と低減することができる。
【００４５】この発明に係る半導体デバイスのテスト方
法は、自己テスト回路と不揮発性メモリセルを内蔵した
半導体デバイスのテスト装置において、テスタから半導
体デバイスにテスト用の電源とグランド電位と印加デー
タ信号と印加クロック信号とを供給して自己テスト回路
によるテストを行ない、テスト結果を半導体デバイスま
たはテスタの比較判定回路によって期待値データと比較
することにより、良否判定を行なって良品を選別すると
共に、選別された良品の不揮発性メモリセルに判定結果
を記憶させるようにしたため、いつでも容易にテスト結
果を確認することができ、しかも良品の選別が容易にで
き、かつテストコストも低減することができる。
法は、自己テスト回路と不揮発性メモリセルを内蔵した
半導体デバイスのテスト装置において、テスタから半導
体デバイスにテスト用の電源とグランド電位と印加デー
タ信号と印加クロック信号とを供給して自己テスト回路
によるテストを行ない、テスト結果を半導体デバイスま
たはテスタの比較判定回路によって期待値データと比較
することにより、良否判定を行なって良品を選別すると
共に、選別された良品の不揮発性メモリセルに判定結果
を記憶させるようにしたため、いつでも容易にテスト結
果を確認することができ、しかも良品の選別が容易にで
き、かつテストコストも低減することができる。
【００４６】この発明に係る半導体デバイスのテスト方
法は、また、ヒューズ装置を有する半導体デバイスのテ
スト装置において、比較判定回路による良否判定で良品
と判定された時、ヒューズ装置のヒューズを溶断すると
共に、良品に対応する判定結果電位を出力するようにし
たため、良品、不良品の判定を精度よく、しかも容易に
行なうことができる。
法は、また、ヒューズ装置を有する半導体デバイスのテ
スト装置において、比較判定回路による良否判定で良品
と判定された時、ヒューズ装置のヒューズを溶断すると
共に、良品に対応する判定結果電位を出力するようにし
たため、良品、不良品の判定を精度よく、しかも容易に
行なうことができる。
【００４７】この発明に係る半導体デバイスのテスト方
法は、また、自己テスト回路と不揮発性メモリセルとを
内蔵した半導体デバイスのテスト装置において、テスト
開始時に不揮発性メモリセルに良品の判定出力に相当す
るデータを予め書き込み、あるいはヒューズ装置に良品
の判定出力に相当する電位を予め与え、テスト結果と期
待値データとの比較判定で不良品の判定が出た時のみ不
揮発性メモリセルのデータを書き換え、あるいはヒュー
ズ装置のヒューズを溶断して判定出力を変化させるよう
にしたため、テストが容易になる他、良品、不良品の判
別が極めて簡単にでき、テストコストを低減することが
できる。
法は、また、自己テスト回路と不揮発性メモリセルとを
内蔵した半導体デバイスのテスト装置において、テスト
開始時に不揮発性メモリセルに良品の判定出力に相当す
るデータを予め書き込み、あるいはヒューズ装置に良品
の判定出力に相当する電位を予め与え、テスト結果と期
待値データとの比較判定で不良品の判定が出た時のみ不
揮発性メモリセルのデータを書き換え、あるいはヒュー
ズ装置のヒューズを溶断して判定出力を変化させるよう
にしたため、テストが容易になる他、良品、不良品の判
別が極めて簡単にでき、テストコストを低減することが
できる。
【図１】 この発明の実施の形態１の構成及びテスト方
法を示すブロック図である。
法を示すブロック図である。
【図２】 この発明の実施の形態２の主要部の構成を示
すブロック図である。
すブロック図である。
【図３】 この発明の実施の形態３の主要部を構成する
廉価版テスタの構成を示すブロック図である。
廉価版テスタの構成を示すブロック図である。
【図４】 実施の形態３の実施例を示すブロック図であ
る。
る。
【図５】 実施の形態３の他の実施例を示すブロック図
である。
である。
【図６】 この発明の実施の形態４の構成を示す概略図
である。
である。
【図７】 この発明の実施の形態５の構成を示す概略図
である。
である。
【図８】 この発明の実施の形態５の実施例を示す概略
図である。
図である。
【図９】 この発明の実施の形態６のテスト方法を示す
フローチャートである。
フローチャートである。
【図１０】 ＤＵＴの良品、不良品の識別を行なうフロ
ーチャートである。
ーチャートである。
【図１１】 この発明の実施の形態７の構成を示すブロ
ック図である。
ック図である。
【図１２】 実施の形態７の実施例を示すブロック図で
ある。
ある。
【図１３】 この発明の実施の形態８の構成及びテスト
方法を示す概略図である。
方法を示す概略図である。
【図１４】 テスタを用いた従来の半導体デバイスのテ
スト状況を示すブロック図である。
スト状況を示すブロック図である。
【図１５】 ＢＩＳＴを有するＤＵＴの従来のテスト方
法を示す概略図である。
法を示す概略図である。
【図１６】 半導体デバイスのデバイス機能部にＢＩＳ
Ｔ機能部の面積が追加される関係を概略的に示す説明図
である。
Ｔ機能部の面積が追加される関係を概略的に示す説明図
である。
４Ａ ＤＵＴ、 ２１ データドライバ、 ２３ クロ
ックドライバ、 ２５期待値ドライバ、 ２６〜３０
フリップフロップ、 ３１ 組み合わせ回路、 ３２
比較回路、 ３３ 不揮発性メモリセル、 ３４ イン
バータ、 ３５ 判定出力端子、 Ｖｃｃ 電源電圧、
ＧＮＤ グランド電位、 ４０ ヒューズ装置、 ４
１ ヒューズ、 ４５ レーザトリマ、 ５０ 廉価版
テスタ、 ５１ デバイス用電源、 ５２ デバイス用
ＧＮＤ、 ５３ 印加データ信号、 ５４ 印加クロッ
ク信号、 ５５ 期待値データ、 ５９ 簡易コンパレ
ータ、 ８０ 簡易ピンエレクトロニクスカード、 ９
０，９１ 制御コンピュータ、 １００ スロット基
板。
ックドライバ、 ２５期待値ドライバ、 ２６〜３０
フリップフロップ、 ３１ 組み合わせ回路、 ３２
比較回路、 ３３ 不揮発性メモリセル、 ３４ イン
バータ、 ３５ 判定出力端子、 Ｖｃｃ 電源電圧、
ＧＮＤ グランド電位、 ４０ ヒューズ装置、 ４
１ ヒューズ、 ４５ レーザトリマ、 ５０ 廉価版
テスタ、 ５１ デバイス用電源、 ５２ デバイス用
ＧＮＤ、 ５３ 印加データ信号、 ５４ 印加クロッ
ク信号、 ５５ 期待値データ、 ５９ 簡易コンパレ
ータ、 ８０ 簡易ピンエレクトロニクスカード、 ９
０，９１ 制御コンピュータ、 １００ スロット基
板。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AK09 AK29 AL09
4M106 AA01 AA04 AA08 AB08 AC01
AC20 BA01 CA70 DD10 DD23
DD30 DJ18 DJ20 DJ21
5F038 AV03 AV08 AV15 CD06 CD15
DT06 DT08 DT17 DT18 EZ20
5F064 BB15 BB31 DD39 EE54 FF08
FF14 FF27 FF42
Claims (19)
- 【請求項１】 半導体デバイスに自己テスト回路を搭載
し、テスタから印加データ信号及びクロック信号並びに
期待値データを供給して上記半導体デバイスのテストを
行なうと共に、テスト結果を上記期待値データと比較し
て上記半導体デバイスの良否を判定する比較判定回路
と、判定結果を記憶する不揮発性メモリセルとを備えた
ことを特徴とする半導体デバイスのテスト装置。 - 【請求項２】 上記不揮発性メモリセルは、フラッシュ
メモリセルであることを特徴とする請求項１記載の半導
体デバイスのテスト装置。 - 【請求項３】 上記不揮発性メモリセルは、ＥＥＰＲＯ
Ｍセルであることを特徴とする請求項１記載の半導体デ
バイスのテスト装置。 - 【請求項４】 半導体デバイスに自己テスト回路を搭載
し、テスタから印加データ信号及びクロック信号並びに
期待値データを供給して上記半導体デバイスのテストを
行なうと共に、テスト結果を上記期待値データと比較し
て上記半導体デバイスの良否を判定する比較判定回路
と、判定結果に対応してヒューズを溶断し、出力電位を
変化させることにより判定結果を記憶するヒューズ装置
とを備えたことを特徴とする半導体デバイスのテスト装
置。 - 【請求項５】 上記ヒューズ装置は、判定結果に対応し
てレーザトリマが動作し、レーザ光をヒューズに照射し
てヒューズを溶断するようにしたことを特徴とする請求
項４記載の半導体デバイスのテスト装置。 - 【請求項６】 上記ヒューズ装置は、判定結果に対応し
て発生される電気信号によってヒューズを溶断するよう
にしたことを特徴とする請求項４記載の半導体デバイス
のテスト装置。 - 【請求項７】 半導体デバイスに自己テスト回路と、テ
スト結果を期待値データと比較して良否判定を行なう比
較判定回路と、判定結果を記憶する不揮発性メモリセル
とを搭載すると共に、上記半導体デバイスにテスト用の
電源とグランド電位及び印加データ信号と印加クロック
信号と期待値データとを供給するドライバを有するテス
タを備えたことを特徴とする半導体デバイスのテスト装
置。 - 【請求項８】 半導体デバイスに、自己テスト回路とテ
スト結果に対する良否判定結果を記憶する不揮発性メモ
リセルとを搭載すると共に、上記半導体デバイスに供給
するテスト用の電源とグランド電位及び印加データ信号
と印加クロック信号と期待値データとを供給するドライ
バ並びにテスト結果を上記期待値データと比較して良否
判定を行なう比較判定回路を有するテスタを備えたこと
を特徴とする半導体デバイスのテスト装置。 - 【請求項９】 自己テスト回路を搭載した半導体デバイ
スを複数個搭載したウェハ上で上記各半導体デバイスの
テストを一括して行なうようにしたものにおいて、テス
タからの信号等を受けるポゴコンタクトを有するマザー
ボードと、このマザーボードに結合され、上記ウェハ上
の各半導体デバイスと電気的接続を行なう複数のニード
ルを有するドータボードとから構成されるプロービング
針を備え、上記ニードルの数を半導体デバイス１個当り
複数本としたことを特徴とする半導体ウェハの一括テス
ト装置。 - 【請求項１０】 上記ヒューズ装置とテスタとを一体化
したことを特徴とする請求項４〜請求項６のいずれか１
項記載の半導体デバイスのテスト装置。 - 【請求項１１】 上記不揮発性メモリセルの記憶内容ま
たはヒューズ装置の溶断状況をチェックしてウェハから
良品の半導体デバイスのみを選別するアッセンブリ選別
手段とテスタとを一体化したことを特徴とする請求項１
〜請求項８のいずれか１項記載の半導体デバイスのテス
ト装置。 - 【請求項１２】 半導体デバイスの電源とグランド電位
の供給回路にそれぞれ接続されたリレー接点と、上記リ
レー接点を開放する制御装置とを設け、比較判定回路に
よって不良と判定された時、上記制御装置を動作させて
上記リレー接点を開放するようにしたことを特徴とする
請求項７または請求項８記載の半導体デバイスのテスト
装置。 - 【請求項１３】 半導体デバイスに、自己テスト回路と
テスト結果に対する良否判定結果を記憶する不揮発性メ
モリセルとを搭載すると共に、上記半導体デバイスに対
応したピンエレクトロニクスカードを設け、上記ピンエ
レクトロニクスカードに半導体デバイス用電源とグラン
ド電位供給源とを組み込むと共に、上記自己テスト回路
に対する印加データ信号と、印加クロック信号と、期待
値データとをそれぞれ記憶させる記憶装置と、上記各記
憶装置に接続されたそれぞれの信号のドライバと、半導
体デバイスから得られるテスト結果と上記期待値データ
とを比較して良否を判定するコンパレータと、上記コン
パレータによる不良判定時に上記電源及びグランド電位
を半導体デバイスから切り離す制御装置とを搭載したこ
とを特徴とする半導体デバイスのテスト装置。 - 【請求項１４】 上記ピンエレクトロニクスカードは、
コンパレータによる不良判定時に、印加データ信号と印
加クロック信号と期待値データの各ドライバ及びコンパ
レータを半導体デバイスから切り離す制御装置を搭載し
たことを特徴とする請求項１３記載の半導体デバイスの
テスト装置。 - 【請求項１５】 上記ピンエレクトロニクスカードを複
数個装着し得るスロット基板を設け、このスロット基板
にウェハ上の半導体デバイスと同数のピンエレクトロニ
クスカードを装着することにより、ウェハの一括テスト
を行なうようにしたことを特徴とする請求項１３または
請求項１４記載の半導体ウェハの一括テスト装置。 - 【請求項１６】 請求項７または請求項８記載の半導体
デバイスのテスト装置において、テスタから半導体デバ
イスにテスト用の電源とグランド電位と印加データ信号
と印加クロック信号とを供給して自己テスト回路による
テストを行ない、テスト結果を半導体デバイスまたはテ
スタの比較判定回路によって期待値データと比較するこ
とにより、良否判定を行なって良品を選別すると共に、
選別された良品の不揮発性メモリセルに判定結果を記憶
させるようにしたことを特徴とする半導体デバイスのテ
スト方法。 - 【請求項１７】 請求項４〜請求項６のいずれか１項記
載の半導体デバイスのテスト装置において、比較判定回
路による良否判定で良品と判定された時、ヒューズ装置
のヒューズを溶断すると共に、良品に対応する判定結果
電位を出力するようにしたことを特徴とする半導体デバ
イスのテスト方法。 - 【請求項１８】 請求項１〜請求項３のいずれか１項記
載の半導体デバイスのテスト装置において、テスト開始
時に不揮発性メモリセルに良品の判定出力に相当するデ
ータを予め書き込み、テスト結果と期待値データとの比
較判定で不良品の判定が出た時のみ上記不揮発性メモリ
セルのデータを書き換えるようにしたことを特徴とする
半導体デバイスのテスト方法。 - 【請求項１９】 請求項４〜請求項６のいずれか１項記
載の半導体デバイスのテスト装置において、テスト開始
時にヒューズ装置に良品の判定出力に相当する電位を予
め与え、テスト結果と期待値データとの比較判定で不良
品の判定が出た時のみ上記ヒューズ装置のヒューズを溶
断して判定出力を変化させるようにしたことを特徴とす
る半導体デバイスのテスト方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211662A JP2003031666A (ja) | 2001-07-12 | 2001-07-12 | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 |
| US10/098,442 US20030014704A1 (en) | 2001-07-12 | 2002-03-18 | Test apparatus for semiconductor devices having bult-in self-test function |
| KR1020020017337A KR20030006935A (ko) | 2001-07-12 | 2002-03-29 | 반도체 디바이스 또는 반도체 웨이퍼 일괄 테스트 장치 |
| DE10215206A DE10215206A1 (de) | 2001-07-12 | 2002-04-05 | Testgerät für Halbleitervorrichtungen und Testverfahren für Halbleitervorrichtungen |
| US11/183,881 US20050251714A1 (en) | 2001-07-12 | 2005-07-19 | Test apparatus for semiconductor devices built-in self-test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211662A JP2003031666A (ja) | 2001-07-12 | 2001-07-12 | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031666A true JP2003031666A (ja) | 2003-01-31 |
Family
ID=19046932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211662A Withdrawn JP2003031666A (ja) | 2001-07-12 | 2001-07-12 | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20030014704A1 (ja) |
| JP (1) | JP2003031666A (ja) |
| KR (1) | KR20030006935A (ja) |
| DE (1) | DE10215206A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7565589B2 (en) | 2006-04-20 | 2009-07-21 | Panasonic Corporation | Semiconductor integrated circuit having a BIST circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3005250B2 (ja) * | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
| US7814377B2 (en) * | 2004-07-09 | 2010-10-12 | Sandisk Corporation | Non-volatile memory system with self test capability |
| KR20080035208A (ko) | 2006-10-18 | 2008-04-23 | 삼성전자주식회사 | 퓨즈 커팅 정보들을 순차적으로 출력하는 반도체 장치 및테스트 시스템 |
| US8079071B2 (en) | 2006-11-14 | 2011-12-13 | SanDisk Technologies, Inc. | Methods for accessing content based on a session ticket |
| US8763110B2 (en) | 2006-11-14 | 2014-06-24 | Sandisk Technologies Inc. | Apparatuses for binding content to a separate memory device |
| US8327454B2 (en) * | 2006-11-14 | 2012-12-04 | Sandisk Technologies Inc. | Method for allowing multiple users to access preview content |
| US9054534B2 (en) | 2010-01-05 | 2015-06-09 | Microsoft Technology Licensing, Llc | Connectors for battery-powered devices |
| US8799540B2 (en) * | 2010-01-05 | 2014-08-05 | Microsoft Corporation | Providing signals to electronic connectors |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429561Y2 (ja) * | 1987-08-18 | 1992-07-17 | ||
| JP2673298B2 (ja) * | 1987-12-17 | 1997-11-05 | 三菱電機株式会社 | セルフテスト機能付半導体集積回路 |
| JP3151203B2 (ja) * | 1988-11-23 | 2001-04-03 | テキサス インスツルメンツ インコーポレイテツド | 集積回路の自己検査装置 |
| US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| GB2290890B (en) * | 1994-06-29 | 1999-03-24 | Mitsubishi Electric Corp | Information processing system |
| US5887146A (en) * | 1995-08-14 | 1999-03-23 | Data General Corporation | Symmetric multiprocessing computer with non-uniform memory access architecture |
| KR100234504B1 (ko) * | 1995-09-18 | 1999-12-15 | 포만 제프리 엘 | 선택된 고장에 대한 고장정보를 포착하는 집적회로의 테스트 방법 및 내장된 자기 테스트 장치 |
| CA2212089C (en) * | 1997-07-31 | 2006-10-24 | Mosaid Technologies Incorporated | Bist memory test system |
| US20020157082A1 (en) * | 1997-09-30 | 2002-10-24 | Jeng-Jye Shau | Inter-dice wafer level signal transfer methods for integrated circuits |
| JPH11274252A (ja) * | 1998-03-19 | 1999-10-08 | Mitsubishi Electric Corp | 半導体装置の検査装置及びその検査方法 |
| DE19917586C2 (de) * | 1999-04-19 | 2002-01-17 | Infineon Technologies Ag | Anordnung zur Durchführung von Burn-In-Behandlungen von Halbleitervorrichtungen auf Waferebene |
| US6400173B1 (en) * | 1999-11-19 | 2002-06-04 | Hitachi, Ltd. | Test system and manufacturing of semiconductor device |
| DE10016996C1 (de) * | 2000-04-05 | 2002-02-07 | Infineon Technologies Ag | Testanordnung zur Funktionsprüfung eines Halbleiterchips |
| JP2001338953A (ja) * | 2000-05-29 | 2001-12-07 | Mitsubishi Electric Corp | 半導体試験装置、半導体試験方法および半導体装置 |
| US6871307B2 (en) * | 2001-10-10 | 2005-03-22 | Tower Semiconductorltd. | Efficient test structure for non-volatile memory and other semiconductor integrated circuits |
| US6717430B2 (en) * | 2002-02-13 | 2004-04-06 | Motorola, Inc. | Integrated circuit testing with a visual indicator |
-
2001
- 2001-07-12 JP JP2001211662A patent/JP2003031666A/ja not_active Withdrawn
-
2002
- 2002-03-18 US US10/098,442 patent/US20030014704A1/en not_active Abandoned
- 2002-03-29 KR KR1020020017337A patent/KR20030006935A/ko not_active IP Right Cessation
- 2002-04-05 DE DE10215206A patent/DE10215206A1/de not_active Ceased
-
2005
- 2005-07-19 US US11/183,881 patent/US20050251714A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7565589B2 (en) | 2006-04-20 | 2009-07-21 | Panasonic Corporation | Semiconductor integrated circuit having a BIST circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10215206A1 (de) | 2003-02-06 |
| US20050251714A1 (en) | 2005-11-10 |
| US20030014704A1 (en) | 2003-01-16 |
| KR20030006935A (ko) | 2003-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6754849B2 (en) | Method of and apparatus for testing CPU built-in RAM mixed LSI | |
| US6365421B2 (en) | Method and apparatus for storage of test results within an integrated circuit | |
| US6686747B2 (en) | Programmable voltage divider and method for testing the impedance of a programmable element | |
| WO2008131347A1 (en) | Jtag controlled self-repair after packaging | |
| EP2220509B1 (en) | Semiconductor device test system | |
| US7423443B2 (en) | Method of performing parallel test on semiconductor devices by dividing voltage supply unit | |
| US20050251714A1 (en) | Test apparatus for semiconductor devices built-in self-test function | |
| US8275568B2 (en) | Semiconductor test system with self-inspection of electrical channel | |
| JP3353602B2 (ja) | 半導体装置の試験方法 | |
| US7254757B2 (en) | Flash memory test system and method capable of test time reduction | |
| JP3031883B2 (ja) | 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 | |
| JP2004526164A (ja) | ヒューズアレイのヒューズの抵抗を測定する方法 | |
| US5206862A (en) | Method and apparatus for locally deriving test signals from previous response signals | |
| JPH0823016A (ja) | 半導体メモリのテスト方法 | |
| KR100404020B1 (ko) | 반도체 모듈을 번-인 테스트하기 위한 회로 장치 | |
| US7159157B2 (en) | Apparatus and method for testing a device for storing data | |
| JPH0552900A (ja) | 半導体ウエハ | |
| KR100505661B1 (ko) | 반도체 테스트 장치 및 그 구동방법 | |
| KR20060005820A (ko) | 반도체 소자의 병렬 테스트용 장치 및 병렬 테스트 방법 | |
| KR100385398B1 (ko) | 접속 점검 기능을 가진 집적 회로 번인 장치, 검사용 기판 및 접속 점검 방법 | |
| JP3550636B2 (ja) | Ｉｃ試験装置 | |
| JP2001356147A (ja) | 半導体装置およびその検査方法 | |
| JP2008090989A (ja) | 半導体記憶装置 | |
| JPH0757499A (ja) | 半導体記憶装置の電気的特性検査方法および装置 | |
| JPH01282799A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |