JPH0823016A - 半導体メモリのテスト方法 - Google Patents
半導体メモリのテスト方法Info
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- JPH0823016A JPH0823016A JP6155942A JP15594294A JPH0823016A JP H0823016 A JPH0823016 A JP H0823016A JP 6155942 A JP6155942 A JP 6155942A JP 15594294 A JP15594294 A JP 15594294A JP H0823016 A JPH0823016 A JP H0823016A
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- semiconductor memory
- memory
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【構成】 不良メモリセルを含むメモリアレイを、チッ
プ内に設けたヒューズをブローすることにより予備のメ
モリアレイと置換するレーザーリペア工程において、上
記レーザーリペア時に半導体メモリの救済可否及び不良
メモリセルのアドレスを検出させるためのプリテストで
良品と判断された場合、その情報を各半導体メモリに設
けた電気的にデータ書換え可能な不揮発性半導体メモリ
からなる冗長メモリに記憶する（ステップ１４）。 【効果】 以降の工程であるウエハテスト時には上記情
報を読出すことによりウエハテスト時間の短縮を実現す
ることができる。
プ内に設けたヒューズをブローすることにより予備のメ
モリアレイと置換するレーザーリペア工程において、上
記レーザーリペア時に半導体メモリの救済可否及び不良
メモリセルのアドレスを検出させるためのプリテストで
良品と判断された場合、その情報を各半導体メモリに設
けた電気的にデータ書換え可能な不揮発性半導体メモリ
からなる冗長メモリに記憶する（ステップ１４）。 【効果】 以降の工程であるウエハテスト時には上記情
報を読出すことによりウエハテスト時間の短縮を実現す
ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリのレー
ザーリペア（ＬＴ）のプリテスト及びウエハテスト（Ｗ
Ｔ）における半導体メモリのテスト方法に関するもので
ある。
ザーリペア（ＬＴ）のプリテスト及びウエハテスト（Ｗ
Ｔ）における半導体メモリのテスト方法に関するもので
ある。
【０００２】
【従来の技術】不良メモリセルを含むメモリアレイを、
チップ内に設けたヒューズをブローすることにより予備
のメモリアレイに置換できる半導体メモリでは、一般に
ウエハプロセスの表面保護膜生成前にレーザーリペア
（ＬＴ）を行い、ウエハプロセス完了後、ファイナル品
にアセンブリするチップを決定するためにウエハテスト
（ＷＴ）が実施される。
チップ内に設けたヒューズをブローすることにより予備
のメモリアレイに置換できる半導体メモリでは、一般に
ウエハプロセスの表面保護膜生成前にレーザーリペア
（ＬＴ）を行い、ウエハプロセス完了後、ファイナル品
にアセンブリするチップを決定するためにウエハテスト
（ＷＴ）が実施される。
【０００３】ウエハテストにおいては、アセンブリ工程
に上記ウエハテストの結果を送る必要があるため、不良
マーク打ち、又は良品チップの座標を示すデータなどを
残している。
に上記ウエハテストの結果を送る必要があるため、不良
マーク打ち、又は良品チップの座標を示すデータなどを
残している。
【０００４】しかし、レーザーリペア工程でリペアする
ためのチップやその置換するアレイを検出するために行
われるプリテストにおいては、不良メモリセルが予備の
メモリアレイよりも多いなどの理由で救済不可能と判断
されたチップについては良品とはなり得ないのでアセン
ブリする必要はないが、このプリテストで不良となった
チップの情報を以降の工程に送ることは難しい。
ためのチップやその置換するアレイを検出するために行
われるプリテストにおいては、不良メモリセルが予備の
メモリアレイよりも多いなどの理由で救済不可能と判断
されたチップについては良品とはなり得ないのでアセン
ブリする必要はないが、このプリテストで不良となった
チップの情報を以降の工程に送ることは難しい。
【０００５】その理由として、ウエハテスト工程と同様
に不良マークを打てばレーザーリペア以降のウエハプロ
セスで汚染が発生するという問題があり、また、良品チ
ップの座標を示すデータで管理する方法も以降のウエハ
プロセスでのウエハの脱落やウエハの順序のいれかわり
等の可能性があり、管理が難しいという問題があるため
である。
に不良マークを打てばレーザーリペア以降のウエハプロ
セスで汚染が発生するという問題があり、また、良品チ
ップの座標を示すデータで管理する方法も以降のウエハ
プロセスでのウエハの脱落やウエハの順序のいれかわり
等の可能性があり、管理が難しいという問題があるため
である。
【０００６】従来の半導体メモリのテスト方法について
図４、図５及び図６を参照しながら説明する。図４
（ａ）及び（ｂ）は、従来の半導体メモリのテストを実
施するためのテスタとウエハプローバ及びテスタの構成
を示すブロック図である。また、図５は、従来のプリテ
ストの概略を示すフローチャートである。さらに、図６
は、従来のウエハテストの概略を示すフローチャートで
ある。
図４、図５及び図６を参照しながら説明する。図４
（ａ）及び（ｂ）は、従来の半導体メモリのテストを実
施するためのテスタとウエハプローバ及びテスタの構成
を示すブロック図である。また、図５は、従来のプリテ
ストの概略を示すフローチャートである。さらに、図６
は、従来のウエハテストの概略を示すフローチャートで
ある。
【０００７】図４（ａ）において、１はテスタ、２はテ
スタ１にケーブルを通じて接続されたウエハプローバで
ある。また、３はテストヘッド、４はプローブニードル
５とプローブカード基板から構成されたプローブカー
ド、６は測定対象のウエハ、７はウエハ６が載置された
ステージである。なお、ステージ７は、ウエハ６上に形
成されたすべての半導体メモリがプローブカード４を介
してテスタ１に接続されてテストされるように動作す
る。
スタ１にケーブルを通じて接続されたウエハプローバで
ある。また、３はテストヘッド、４はプローブニードル
５とプローブカード基板から構成されたプローブカー
ド、６は測定対象のウエハ、７はウエハ６が載置された
ステージである。なお、ステージ７は、ウエハ６上に形
成されたすべての半導体メモリがプローブカード４を介
してテスタ１に接続されてテストされるように動作す
る。
【０００８】図４（ｂ）は同図（ａ）におけるテスタ１
及びテストヘッド３の構成の詳細を示すブロック図であ
り、同図（ｂ）において、３０は制御部（ＣＰＵ）、３
１はメモリ、３２はフロッピーディスクに書込み、読み
出しを行うフロッピーディスクドライブ、３３はパター
ン発生器（ＡＬＰＧ）、３４はタイミング発生器（Ｔ
Ｇ）、３５はフォーマッタ、３６はプログラム電源（Ｄ
ＰＳ）、３７はＤＣ測定ユニット（ＰＭＵ）、３８はピ
ンエレクトロニクスである。
及びテストヘッド３の構成の詳細を示すブロック図であ
り、同図（ｂ）において、３０は制御部（ＣＰＵ）、３
１はメモリ、３２はフロッピーディスクに書込み、読み
出しを行うフロッピーディスクドライブ、３３はパター
ン発生器（ＡＬＰＧ）、３４はタイミング発生器（Ｔ
Ｇ）、３５はフォーマッタ、３６はプログラム電源（Ｄ
ＰＳ）、３７はＤＣ測定ユニット（ＰＭＵ）、３８はピ
ンエレクトロニクスである。
【０００９】制御部３０は、テスタ全体の制御、測定デ
ータの処理などを行う。パターン発生器３３は、機能試
験テストパターンを発生するための高速マイクロコンピ
ュータであり、マイクロプログラムによってウエハ６上
の被測定半導体メモリ（以下、ＭＵＴと表す。）へ与え
るアドレスやデータの発生、クロックの制御などを行
う。タイミング発生器３４は、機能試験に必要な基本ク
ロック、ドライバ用クロック、モジュレーション用クロ
ック、コンパレータ用ストローブを発生する。フォーマ
ッタ３５は、パターン発生器３３からの論理データとタ
イミング発生器３４からのタイミング信号により、実際
のテストに必要なパルス波形を作る。
ータの処理などを行う。パターン発生器３３は、機能試
験テストパターンを発生するための高速マイクロコンピ
ュータであり、マイクロプログラムによってウエハ６上
の被測定半導体メモリ（以下、ＭＵＴと表す。）へ与え
るアドレスやデータの発生、クロックの制御などを行
う。タイミング発生器３４は、機能試験に必要な基本ク
ロック、ドライバ用クロック、モジュレーション用クロ
ック、コンパレータ用ストローブを発生する。フォーマ
ッタ３５は、パターン発生器３３からの論理データとタ
イミング発生器３４からのタイミング信号により、実際
のテストに必要なパルス波形を作る。
【００１０】プログラム電源３６は、ＭＵＴの電源を供
給するバイアス電源、およびドライバ、コンパレータの
レベルを決定するデータレベル電源の２種類がある。バ
イアス電源には、電流測定機能とパターン発生器３３に
より高速に電圧を変化させるバンプ機能もついている。
ＤＣ測定ユニット３７は、ＭＵＴのリーク電流やレベル
電圧などの直流特性を測定するためのユニットで、定電
圧印加の電流測定と定電流印加の電圧測定のモードがあ
る。ピンエレクトロニクス３８は、ドライバ、コンパレ
ータ、およびそれらとＭＵＴを接続するリレー群からな
る。ドライバは、フォーマッタ３５からのタイミングパ
ルスとプログラム電源３７からのＶＩＨ、ＶＩＬ電圧に
よってＭＵＴへの入力波形を発生する。コンパレータ
は、タイミング発生器３４からのストローブ信号とＶＯ
Ｈ、ＶＯＬ電圧によってＭＵＴからの出力波形を判定す
る。
給するバイアス電源、およびドライバ、コンパレータの
レベルを決定するデータレベル電源の２種類がある。バ
イアス電源には、電流測定機能とパターン発生器３３に
より高速に電圧を変化させるバンプ機能もついている。
ＤＣ測定ユニット３７は、ＭＵＴのリーク電流やレベル
電圧などの直流特性を測定するためのユニットで、定電
圧印加の電流測定と定電流印加の電圧測定のモードがあ
る。ピンエレクトロニクス３８は、ドライバ、コンパレ
ータ、およびそれらとＭＵＴを接続するリレー群からな
る。ドライバは、フォーマッタ３５からのタイミングパ
ルスとプログラム電源３７からのＶＩＨ、ＶＩＬ電圧に
よってＭＵＴへの入力波形を発生する。コンパレータ
は、タイミング発生器３４からのストローブ信号とＶＯ
Ｈ、ＶＯＬ電圧によってＭＵＴからの出力波形を判定す
る。
【００１１】図５のステップ１０において、ＭＵＴの電
極とテスタ１との接触をチェックするためのコンタクト
チェックを行い、パスしたチップについて次のステップ
１１でファンクションテスト（機能試験）を行う。この
ファンクションテストは、ＭＵＴの機能のテストで、例
えば、テストＡ、テストＢ及びテストＣからなる。
極とテスタ１との接触をチェックするためのコンタクト
チェックを行い、パスしたチップについて次のステップ
１１でファンクションテスト（機能試験）を行う。この
ファンクションテストは、ＭＵＴの機能のテストで、例
えば、テストＡ、テストＢ及びテストＣからなる。
【００１２】ステップ１２において、上記ファンクショ
ンテストでパスした場合もフェイルした場合も上記ファ
ンクションテストの結果に基づいて救済判定の解析処理
を行う。つまり、全く不良メモリセルがない場合、不良
メモリセルがあっても予備のメモリアレイに置換するこ
とで救済が可能な場合（救済可）、不良メモリセルがあ
りそれが予備のメモリアレイより多い場合（救済不可）
に解析する。
ンテストでパスした場合もフェイルした場合も上記ファ
ンクションテストの結果に基づいて救済判定の解析処理
を行う。つまり、全く不良メモリセルがない場合、不良
メモリセルがあっても予備のメモリアレイに置換するこ
とで救済が可能な場合（救済可）、不良メモリセルがあ
りそれが予備のメモリアレイより多い場合（救済不可）
に解析する。
【００１３】ステップ１３において、上記ステップ１２
で救済可と判定された場合のみ、不良コードのストアを
行いプリテストを終了する。つまり、テスタ１のフロッ
ピーディスクドライブ３２により、例えばフロッピーデ
ィスクに不良メモリセルの情報を書込み、ウエハ上のす
べての半導体メモリのプリテスト完了後、レーザートリ
マ装置においてフロッピーディスクの情報に基づき救済
可と判定された半導体メモリのみ所定のヒューズにレー
ザーをブローして予備のメモリアレイと置換する。
で救済可と判定された場合のみ、不良コードのストアを
行いプリテストを終了する。つまり、テスタ１のフロッ
ピーディスクドライブ３２により、例えばフロッピーデ
ィスクに不良メモリセルの情報を書込み、ウエハ上のす
べての半導体メモリのプリテスト完了後、レーザートリ
マ装置においてフロッピーディスクの情報に基づき救済
可と判定された半導体メモリのみ所定のヒューズにレー
ザーをブローして予備のメモリアレイと置換する。
【００１４】なお、ステップ１２の救済判定で不良なし
又は救済不可と判定された場合についてはその後何も処
理は行わない。
又は救済不可と判定された場合についてはその後何も処
理は行わない。
【００１５】図６のステップ２０において、ＭＵＴのコ
ンタクトチェックを行い、パスしたＭＵＴについて次の
ステップ２１でＤＣテストを行う。このＤＣテストは、
いわば定格試験であって、例えば消費電流がスペック通
りか否かについて判定する。
ンタクトチェックを行い、パスしたＭＵＴについて次の
ステップ２１でＤＣテストを行う。このＤＣテストは、
いわば定格試験であって、例えば消費電流がスペック通
りか否かについて判定する。
【００１６】ステップ２２において、ファンクションテ
ストを行う。このファンクションテストは、例えば、テ
ストＡ〜テストＪからなり、テストＡ〜テストＣはプリ
テストのファンクションテストと重複している。
ストを行う。このファンクションテストは、例えば、テ
ストＡ〜テストＪからなり、テストＡ〜テストＣはプリ
テストのファンクションテストと重複している。
【００１７】上記の全てのテストでパスした半導体メモ
リチップが良品、いずれかのテストでフェイルが発生し
た場合はその時点でウエハテストを終了させ不良品とし
て、それぞれの情報をアセンブリ工程に送れるように、
不良マーク打ち、あるいは良品チップのウエハ上の座標
の記録などの処理が行われ、ウエハテストを終了する。
リチップが良品、いずれかのテストでフェイルが発生し
た場合はその時点でウエハテストを終了させ不良品とし
て、それぞれの情報をアセンブリ工程に送れるように、
不良マーク打ち、あるいは良品チップのウエハ上の座標
の記録などの処理が行われ、ウエハテストを終了する。
【００１８】図５のプリテストでは、ステップ１２の救
済判定で「不良なし」及び「救済可（すなわち良品）」
と判定された場合と、「救済不可（すなわち不良品）」
と判定された場合について、その後異なった処置をする
わけではないので、このプリテストの結果はそれ以降の
工程には残らない。そのため、図６のウエハテストのス
テップ２２におけるファンクションテストでは、図５の
プリテストのステップ１１におけるファンクションテス
トと一部同様のテストを行わなければ良否を判定するこ
とはできない。
済判定で「不良なし」及び「救済可（すなわち良品）」
と判定された場合と、「救済不可（すなわち不良品）」
と判定された場合について、その後異なった処置をする
わけではないので、このプリテストの結果はそれ以降の
工程には残らない。そのため、図６のウエハテストのス
テップ２２におけるファンクションテストでは、図５の
プリテストのステップ１１におけるファンクションテス
トと一部同様のテストを行わなければ良否を判定するこ
とはできない。
【００１９】
【発明が解決しようとする課題】最近の半導体メモリは
高集積化、高機能化などでテスト時間が長くなる傾向が
著しいため、従来の半導体メモリのテスト方法では、プ
リテストで長い時間をかけて検出できたファンクション
不良について、その結果を残せないために、後のウエハ
テストで再度同じ時間をかけてファンクション不良の有
無を検出しなければならないという問題点があった。
高集積化、高機能化などでテスト時間が長くなる傾向が
著しいため、従来の半導体メモリのテスト方法では、プ
リテストで長い時間をかけて検出できたファンクション
不良について、その結果を残せないために、後のウエハ
テストで再度同じ時間をかけてファンクション不良の有
無を検出しなければならないという問題点があった。
【００２０】この発明は、上記の問題点を解決するため
になされたもので、ウエハテストにおいてプリテストの
良否結果を得ることにより、テスト時間を短縮できる半
導体メモリのテスト方法を得ることを目的とする。
になされたもので、ウエハテストにおいてプリテストの
良否結果を得ることにより、テスト時間を短縮できる半
導体メモリのテスト方法を得ることを目的とする。
【００２１】
【課題を解決するための手段】この発明の請求項１に係
る半導体メモリのテスト方法は、メモリアレイ中に不良
メモリセルがある場合、半導体メモリ内に設けたヒュー
ズをブローすることにより予備のメモリアレイと置換す
るレーザーリペア工程のプリテストにおいて、テスト結
果を半導体メモリのメモリに記憶し、以降の工程である
ウエハテストにおいて、前記メモリに記憶されたテスト
結果を読み出し不要なテストを省略するものである。
る半導体メモリのテスト方法は、メモリアレイ中に不良
メモリセルがある場合、半導体メモリ内に設けたヒュー
ズをブローすることにより予備のメモリアレイと置換す
るレーザーリペア工程のプリテストにおいて、テスト結
果を半導体メモリのメモリに記憶し、以降の工程である
ウエハテストにおいて、前記メモリに記憶されたテスト
結果を読み出し不要なテストを省略するものである。
【００２２】この発明の請求項２に係る半導体メモリの
テスト方法は、前記プリテストで良品と判断された場
合、その情報を半導体メモリに設けた電気的にデータ書
換え可能な不揮発性半導体メモリからなる冗長メモリに
記憶するものである。
テスト方法は、前記プリテストで良品と判断された場
合、その情報を半導体メモリに設けた電気的にデータ書
換え可能な不揮発性半導体メモリからなる冗長メモリに
記憶するものである。
【００２３】この発明の請求項３に係る半導体メモリの
テスト方法は、前記プリテストで不良品と判断された場
合、その情報を半導体メモリに設けた電気的にデータ書
換え可能な不揮発性半導体メモリからなる冗長メモリに
記憶するものである。
テスト方法は、前記プリテストで不良品と判断された場
合、その情報を半導体メモリに設けた電気的にデータ書
換え可能な不揮発性半導体メモリからなる冗長メモリに
記憶するものである。
【００２４】この発明の請求項４に係る半導体メモリの
テスト方法は、前記プリテストで良品と判断された場
合、その情報を正規メモリの特定アドレスに特定データ
として書き換えるものである。
テスト方法は、前記プリテストで良品と判断された場
合、その情報を正規メモリの特定アドレスに特定データ
として書き換えるものである。
【００２５】この発明の請求項５に係る半導体メモリの
テスト方法は、前記プリテストで不良品と判断された場
合、その情報を正規メモリの特定アドレスに特定データ
として書き換えるものである。
テスト方法は、前記プリテストで不良品と判断された場
合、その情報を正規メモリの特定アドレスに特定データ
として書き換えるものである。
【００２６】
【作用】この発明の請求項１に係る半導体メモリのテス
ト方法においては、プリテストにおいて、テスト結果を
半導体メモリのメモリに記憶するので、ウエハテストで
はプリテスト結果を瞬時に知ることができ、ウエハテス
トで不良品に要するテスト時間を短縮することができる
と共に、良品に対してもプリテストと同一のテストを再
び実施する必要がなくなり、ウエハテストの時間を短縮
できる。
ト方法においては、プリテストにおいて、テスト結果を
半導体メモリのメモリに記憶するので、ウエハテストで
はプリテスト結果を瞬時に知ることができ、ウエハテス
トで不良品に要するテスト時間を短縮することができる
と共に、良品に対してもプリテストと同一のテストを再
び実施する必要がなくなり、ウエハテストの時間を短縮
できる。
【００２７】この発明の請求項２に係る半導体メモリの
テスト方法においては、プリテストで良品と判断された
場合、その情報を半導体メモリに設けた電気的にデータ
書換え可能な不揮発性半導体メモリからなる冗長メモリ
に記憶するので、ウエハテストではプリテスト結果を瞬
時に知ることができ、ウエハテストで不良品に要するテ
スト時間を短縮することができると共に、良品に対して
もプリテストと同一のテストを再び実施する必要がなく
なり、ウエハテストの時間を短縮できる。
テスト方法においては、プリテストで良品と判断された
場合、その情報を半導体メモリに設けた電気的にデータ
書換え可能な不揮発性半導体メモリからなる冗長メモリ
に記憶するので、ウエハテストではプリテスト結果を瞬
時に知ることができ、ウエハテストで不良品に要するテ
スト時間を短縮することができると共に、良品に対して
もプリテストと同一のテストを再び実施する必要がなく
なり、ウエハテストの時間を短縮できる。
【００２８】この発明の請求項３に係る半導体メモリの
テスト方法においては、プリテストで不良品と判断され
た場合、その情報を半導体メモリに設けた電気的にデー
タ書換え可能な不揮発性半導体メモリからなる冗長メモ
リに記憶するので、ウエハテストではプリテスト結果を
瞬時に知ることができ、ウエハテストで不良品に要する
テスト時間を短縮することができると共に、良品に対し
てもプリテストと同一のテストを再び実施する必要がな
くなり、ウエハテストの時間を短縮できる。
テスト方法においては、プリテストで不良品と判断され
た場合、その情報を半導体メモリに設けた電気的にデー
タ書換え可能な不揮発性半導体メモリからなる冗長メモ
リに記憶するので、ウエハテストではプリテスト結果を
瞬時に知ることができ、ウエハテストで不良品に要する
テスト時間を短縮することができると共に、良品に対し
てもプリテストと同一のテストを再び実施する必要がな
くなり、ウエハテストの時間を短縮できる。
【００２９】この発明の請求項４に係る半導体メモリの
テスト方法においては、プリテストで良品と判断された
場合、その情報を正規メモリの特定アドレスに特定デー
タとして書き換えるので、ウエハテストで不良品に要す
るテスト時間を短縮することができると共に、良品に対
してもプリテストと同一のテストを再び実施する必要が
なくなり、ウエハテストの時間を短縮できる。
テスト方法においては、プリテストで良品と判断された
場合、その情報を正規メモリの特定アドレスに特定デー
タとして書き換えるので、ウエハテストで不良品に要す
るテスト時間を短縮することができると共に、良品に対
してもプリテストと同一のテストを再び実施する必要が
なくなり、ウエハテストの時間を短縮できる。
【００３０】この発明の請求項５に係る半導体メモリの
テスト方法においては、プリテストで不良品と判断され
た場合、その情報を正規メモリの特定アドレスに特定デ
ータとして書き換えるので、ウエハテストで不良品に要
するテスト時間を短縮することができると共に、良品に
対してもプリテストと同一のテストを再び実施する必要
がなくなり、ウエハテストの時間を短縮できる。
テスト方法においては、プリテストで不良品と判断され
た場合、その情報を正規メモリの特定アドレスに特定デ
ータとして書き換えるので、ウエハテストで不良品に要
するテスト時間を短縮することができると共に、良品に
対してもプリテストと同一のテストを再び実施する必要
がなくなり、ウエハテストの時間を短縮できる。
【００３１】
実施例１．以下、この発明の一実施例について図１及び
図２を参照しながら説明する。図１は、この発明の実施
例１に係る半導体メモリのレーザーリペア工程のプリテ
ストの概略を示すフローチャートである。また、図２
は、この発明の実施例１に係る半導体メモリのウエハテ
スト工程の概略を示すフローチャートである。なお、こ
の実施例１を実施するためのテスタとウエハプローバは
図４に示すものと同じであるが、そのソフトウエアが以
下に説明するように異なる。
図２を参照しながら説明する。図１は、この発明の実施
例１に係る半導体メモリのレーザーリペア工程のプリテ
ストの概略を示すフローチャートである。また、図２
は、この発明の実施例１に係る半導体メモリのウエハテ
スト工程の概略を示すフローチャートである。なお、こ
の実施例１を実施するためのテスタとウエハプローバは
図４に示すものと同じであるが、そのソフトウエアが以
下に説明するように異なる。
【００３２】図１において、図５に示す従来のフローチ
ャートと同一部分については同一符号を付してその説明
は省略する。
ャートと同一部分については同一符号を付してその説明
は省略する。
【００３３】ステップ１４において、ステップ１２の救
済判定で不良無し又は救済可と判定されたプリテストの
良品に対して、良品と判定されたことを示すフラグを書
込む。良品チップは、このフラグ書込みを実行してプリ
テストを終了する。
済判定で不良無し又は救済可と判定されたプリテストの
良品に対して、良品と判定されたことを示すフラグを書
込む。良品チップは、このフラグ書込みを実行してプリ
テストを終了する。
【００３４】このフラグを書込むのは電気的にプログラ
ム可能な不揮発性の半導体メモリセルで構成された冗長
ビットで、テストモードにした時のみ正規のメモリセル
は非選択となり、この冗長ビットが選択されるようにな
る。
ム可能な不揮発性の半導体メモリセルで構成された冗長
ビットで、テストモードにした時のみ正規のメモリセル
は非選択となり、この冗長ビットが選択されるようにな
る。
【００３５】図２において、図６に示す従来のフローチ
ャートと同一部分については同一符号を付してその説明
は省略する。
ャートと同一部分については同一符号を付してその説明
は省略する。
【００３６】ステップ２３において、冗長ビットからプ
リテストのテスト結果を示すフラグを読出し、プリテス
トで良品と判定されたチップのみ次のステップ２１のＤ
Ｃテストへ進む。さらに、ステップ２１のＤＣテストで
パスすると、次のステップ２２Ａへ進む。
リテストのテスト結果を示すフラグを読出し、プリテス
トで良品と判定されたチップのみ次のステップ２１のＤ
Ｃテストへ進む。さらに、ステップ２１のＤＣテストで
パスすると、次のステップ２２Ａへ進む。
【００３７】ステップ２２Ａにおいて、ファンクション
テストを行う。このファンクションテストは、例えば、
テストＤ〜テストＪからなり、プリテストのファンクシ
ョンテストと重複しているテストＡ〜テストＣは省略さ
れる。
テストを行う。このファンクションテストは、例えば、
テストＤ〜テストＪからなり、プリテストのファンクシ
ョンテストと重複しているテストＡ〜テストＣは省略さ
れる。
【００３８】従って、この実施例１においては、図１の
ステップ１４でプリテストの良品チップに対してのみ良
品フラグの書込みを行い、図２のステップ２３でそのフ
ラグを読み出すことによりプリテストで良品と判定され
たか不良品と判定されたか瞬時にわかるため、不良品に
対して長時間のファンクションテストを実行する必要が
なくなり、また良品に対してもプリテストと重複したフ
ァンクションテストを繰り返す必要がなくなり、ウエハ
テストの時間を短縮することができるという効果を奏す
る。
ステップ１４でプリテストの良品チップに対してのみ良
品フラグの書込みを行い、図２のステップ２３でそのフ
ラグを読み出すことによりプリテストで良品と判定され
たか不良品と判定されたか瞬時にわかるため、不良品に
対して長時間のファンクションテストを実行する必要が
なくなり、また良品に対してもプリテストと重複したフ
ァンクションテストを繰り返す必要がなくなり、ウエハ
テストの時間を短縮することができるという効果を奏す
る。
【００３９】この実施例１は、不良メモリセルを含むメ
モリアレイを、チップ内に設けたヒューズをブローする
ことにより予備のメモリアレイと置換するレーザーリペ
ア工程において、上記レーザーリペア時に半導体メモリ
の救済可否及び不良メモリセルのアドレスを検出させる
ためのプリテストで良品と判断された場合、その情報を
各半導体メモリに設けた電気的にデータ書換え可能な不
揮発性半導体メモリからなる冗長メモリに記憶させ、以
降の工程であるウエハテスト時には上記情報を読出すこ
とによりウエハテスト時間の短縮を実現することができ
る。
モリアレイを、チップ内に設けたヒューズをブローする
ことにより予備のメモリアレイと置換するレーザーリペ
ア工程において、上記レーザーリペア時に半導体メモリ
の救済可否及び不良メモリセルのアドレスを検出させる
ためのプリテストで良品と判断された場合、その情報を
各半導体メモリに設けた電気的にデータ書換え可能な不
揮発性半導体メモリからなる冗長メモリに記憶させ、以
降の工程であるウエハテスト時には上記情報を読出すこ
とによりウエハテスト時間の短縮を実現することができ
る。
【００４０】実施例２．この発明の実施例２について図
３を参照しながら説明する。図３は、この発明の実施例
３に係る半導体メモリのレーザーリペア工程のプリテス
トの概略を示すフローチャートである。
３を参照しながら説明する。図３は、この発明の実施例
３に係る半導体メモリのレーザーリペア工程のプリテス
トの概略を示すフローチャートである。
【００４１】図３において、図１に示すフローチャート
と同一部分については同一部分を付してその説明は省略
する。
と同一部分については同一部分を付してその説明は省略
する。
【００４２】ステップ１５において、ステップ１２の救
済判定で救済不可と判定されたプリテストの不良品に対
して、不良品と判定されたことを示すフラグを書込む。
コンタクトチェック不良以外の不良品は、このフラグ書
込みを実行してプリテストを完了する。このフラグを書
き込むのは実施例１と同様の冗長ビットである。
済判定で救済不可と判定されたプリテストの不良品に対
して、不良品と判定されたことを示すフラグを書込む。
コンタクトチェック不良以外の不良品は、このフラグ書
込みを実行してプリテストを完了する。このフラグを書
き込むのは実施例１と同様の冗長ビットである。
【００４３】従って、この実施例２では、図３のステッ
プ１５でプリテストのコンタクトチェック不良以外の不
良品チップに対してのみ不良品クラブの書込みを行い、
ウエハテストでは図２のテストフローに従った処理を行
うことにより、ステップ２３でフラグを読み出せば、実
施例１と同様の効果を得ることができる。プリテストで
コンタクト不良になったチップに対してはフラグの書込
みは行わないが、これらのチップについてはウエハテス
トでも瞬時にコンタクト不良になるはずでフラグの書込
みは必要ない。
プ１５でプリテストのコンタクトチェック不良以外の不
良品チップに対してのみ不良品クラブの書込みを行い、
ウエハテストでは図２のテストフローに従った処理を行
うことにより、ステップ２３でフラグを読み出せば、実
施例１と同様の効果を得ることができる。プリテストで
コンタクト不良になったチップに対してはフラグの書込
みは行わないが、これらのチップについてはウエハテス
トでも瞬時にコンタクト不良になるはずでフラグの書込
みは必要ない。
【００４４】この実施例２は、プリテストにおいて不良
品と判断された場合、その情報を各半導体メモリに設け
た冗長メモリに記憶させ、ウエハテスト時に、この情報
を読出すことによりウエハテスト時間の短縮を実現する
ことできる。
品と判断された場合、その情報を各半導体メモリに設け
た冗長メモリに記憶させ、ウエハテスト時に、この情報
を読出すことによりウエハテスト時間の短縮を実現する
ことできる。
【００４５】実施例３．なお、前述した実施例１では、
半導体メモリの冗長ビットに良品フラグの書込みを行っ
ているが、被測定半導体メモリが電気的にデータ書き換
え可能な不揮発性半導体メモリセルより構成されている
場合は、冗長ビットに良品フラグを書込むかわりに正規
メモリの特定アドレスに特定のデータを書換えることに
より可能となる。
半導体メモリの冗長ビットに良品フラグの書込みを行っ
ているが、被測定半導体メモリが電気的にデータ書き換
え可能な不揮発性半導体メモリセルより構成されている
場合は、冗長ビットに良品フラグを書込むかわりに正規
メモリの特定アドレスに特定のデータを書換えることに
より可能となる。
【００４６】この場合は、図１のステップ１４で、１ア
ドレス以上のデータを特定アドレスに書換えればよく、
図２のウエハテストのステップ２３ではこのデータの読
出しを行い、その結果によりプリテストの良否結果を知
り、実施例１と同様の効果がある。
ドレス以上のデータを特定アドレスに書換えればよく、
図２のウエハテストのステップ２３ではこのデータの読
出しを行い、その結果によりプリテストの良否結果を知
り、実施例１と同様の効果がある。
【００４７】この実施例３は、レーザーリペア工程を伴
う電気的にデータ書換え可能な不揮発性半導体メモリに
おいて、プリテスト時に良品と判断された場合、その情
報を正規メモリの特定アドレスに特定データとして書き
換え、ウエハテスト時にこの情報を読出すことによりウ
エハテスト時間の短縮を実現することができる。
う電気的にデータ書換え可能な不揮発性半導体メモリに
おいて、プリテスト時に良品と判断された場合、その情
報を正規メモリの特定アドレスに特定データとして書き
換え、ウエハテスト時にこの情報を読出すことによりウ
エハテスト時間の短縮を実現することができる。
【００４８】実施例４．また、前述した実施例２では、
半導体メモリの冗長ビットに不良品フラグの書込みを行
っているが、被測定半導体メモリが電気的にデータ書き
換え可能な不揮発性半導体メモリセルより構成されてい
る場合は、冗長ビットに不良品フラグを書込むかわりに
正規メモリの特定アドレスに特定のデータを書換えるこ
とにより可能になる。この場合も実施例３と同様の処置
をとることにより実施例１と同様の効果がある。
半導体メモリの冗長ビットに不良品フラグの書込みを行
っているが、被測定半導体メモリが電気的にデータ書き
換え可能な不揮発性半導体メモリセルより構成されてい
る場合は、冗長ビットに不良品フラグを書込むかわりに
正規メモリの特定アドレスに特定のデータを書換えるこ
とにより可能になる。この場合も実施例３と同様の処置
をとることにより実施例１と同様の効果がある。
【００４９】この実施例４は、プリテスト時に不良品と
判断された場合、その情報を正規メモリの特定アドレス
に特定データとして書き換え、ウエハテスト時にこの情
報を読み出すことによりウエハテスト時間の短縮を実現
することできる。
判断された場合、その情報を正規メモリの特定アドレス
に特定データとして書き換え、ウエハテスト時にこの情
報を読み出すことによりウエハテスト時間の短縮を実現
することできる。
【００５０】
【発明の効果】この発明の請求項１に係る半導体メモリ
のテスト方法は、以上説明したとおり、メモリアレイ中
に不良メモリセルがある場合、チップ内に設けたヒュー
ズをブローすることにより予備のメモリアレイと置換す
るレーザーリペア工程のプリテストにおいて、テスト結
果を半導体メモリのメモリに記憶し、以降の工程である
ウエハテストにおいて、前記メモリに記憶されたテスト
結果を読み出し不要なテストを省略するので、ウエハテ
ストではプリテスト結果を瞬時に知ることができ、ウエ
ハテストで不良品に要するテスト時間を短縮することが
できると共に、良品に対してもプリテストと同一のテス
トを再び実施する必要がなくなり、ウエハテストの時間
を短縮できるという効果を奏する。
のテスト方法は、以上説明したとおり、メモリアレイ中
に不良メモリセルがある場合、チップ内に設けたヒュー
ズをブローすることにより予備のメモリアレイと置換す
るレーザーリペア工程のプリテストにおいて、テスト結
果を半導体メモリのメモリに記憶し、以降の工程である
ウエハテストにおいて、前記メモリに記憶されたテスト
結果を読み出し不要なテストを省略するので、ウエハテ
ストではプリテスト結果を瞬時に知ることができ、ウエ
ハテストで不良品に要するテスト時間を短縮することが
できると共に、良品に対してもプリテストと同一のテス
トを再び実施する必要がなくなり、ウエハテストの時間
を短縮できるという効果を奏する。
【００５１】この発明の請求項２に係る半導体メモリの
テスト方法は、以上説明したとおり、前記プリテストで
良品と判断された場合、その情報を半導体メモリに設け
た電気的にデータ書換え可能な不揮発性半導体メモリか
らなる冗長メモリに記憶するので、ウエハテストではプ
リテスト結果を瞬時に知ることができ、ウエハテストで
不良品に要するテスト時間を短縮することができると共
に、良品に対してもプリテストと同一のテストを再び実
施する必要がなくなり、ウエハテストの時間を短縮でき
るという効果を奏する。
テスト方法は、以上説明したとおり、前記プリテストで
良品と判断された場合、その情報を半導体メモリに設け
た電気的にデータ書換え可能な不揮発性半導体メモリか
らなる冗長メモリに記憶するので、ウエハテストではプ
リテスト結果を瞬時に知ることができ、ウエハテストで
不良品に要するテスト時間を短縮することができると共
に、良品に対してもプリテストと同一のテストを再び実
施する必要がなくなり、ウエハテストの時間を短縮でき
るという効果を奏する。
【００５２】この発明の請求項３に係る半導体メモリの
テスト方法は、以上説明したとおり、前記プリテストで
不良品と判断された場合、その情報を半導体メモリに設
けた電気的にデータ書換え可能な不揮発性半導体メモリ
からなる冗長メモリに記憶するので、ウエハテストでは
プリテスト結果を瞬時に知ることができ、ウエハテスト
で不良品に要するテスト時間を短縮することができると
共に、良品に対してもプリテストと同一のテストを再び
実施する必要がなくなり、ウエハテストの時間を短縮で
きるという効果を奏する。
テスト方法は、以上説明したとおり、前記プリテストで
不良品と判断された場合、その情報を半導体メモリに設
けた電気的にデータ書換え可能な不揮発性半導体メモリ
からなる冗長メモリに記憶するので、ウエハテストでは
プリテスト結果を瞬時に知ることができ、ウエハテスト
で不良品に要するテスト時間を短縮することができると
共に、良品に対してもプリテストと同一のテストを再び
実施する必要がなくなり、ウエハテストの時間を短縮で
きるという効果を奏する。
【００５３】この発明の請求項４に係る半導体メモリの
テスト方法は、以上説明したとおり、前記プリテストで
良品と判断された場合、その情報を正規メモリの特定ア
ドレスに特定データとして書き換えるので、ウエハテス
トではプリテスト結果を瞬時に知ることができ、ウエハ
テストで不良品に要するテスト時間を短縮することがで
きると共に、良品に対してもプリテストと同一のテスト
を再び実施する必要がなくなり、ウエハテストの時間を
短縮できるという効果を奏する。
テスト方法は、以上説明したとおり、前記プリテストで
良品と判断された場合、その情報を正規メモリの特定ア
ドレスに特定データとして書き換えるので、ウエハテス
トではプリテスト結果を瞬時に知ることができ、ウエハ
テストで不良品に要するテスト時間を短縮することがで
きると共に、良品に対してもプリテストと同一のテスト
を再び実施する必要がなくなり、ウエハテストの時間を
短縮できるという効果を奏する。
【００５４】この発明の請求項５に係る半導体メモリの
テスト方法は、以上説明したとおり、前記プリテストで
不良品と判断された場合、その情報を正規メモリの特定
アドレスに特定データとして書き換えるので、ウエハテ
ストではプリテスト結果を瞬時に知ることができ、ウエ
ハテストで不良品に要するテスト時間を短縮することが
できると共に、良品に対してもプリテストと同一のテス
トを再び実施する必要がなくなり、ウエハテストの時間
を短縮できるという効果を奏する。
テスト方法は、以上説明したとおり、前記プリテストで
不良品と判断された場合、その情報を正規メモリの特定
アドレスに特定データとして書き換えるので、ウエハテ
ストではプリテスト結果を瞬時に知ることができ、ウエ
ハテストで不良品に要するテスト時間を短縮することが
できると共に、良品に対してもプリテストと同一のテス
トを再び実施する必要がなくなり、ウエハテストの時間
を短縮できるという効果を奏する。
【図１】 この発明の実施例１のレーザーリペア工程の
プリテストを示すフローチャートである。
プリテストを示すフローチャートである。
【図２】 この発明の実施例１のウエハテストを示すフ
ローチャートである。
ローチャートである。
【図３】 この発明の実施例２のレーザーリペア工程の
プリテストを示すフローチャートである。
プリテストを示すフローチャートである。
【図４】 この発明及び従来の半導体メモリのテストを
実施するためのテスタ及びウエハプローバを示す図であ
る。
実施するためのテスタ及びウエハプローバを示す図であ
る。
【図５】 従来の半導体メモリのテスト方法におけるレ
ーザーリペア工程のプリテストを示すフローチャートで
ある。
ーザーリペア工程のプリテストを示すフローチャートで
ある。
【図６】 従来の半導体メモリのテスト方法におけるウ
エハテストを示すフローチャートである。
エハテストを示すフローチャートである。
１ テスタ、２ ウエハプローバ、３ テストヘッド、
４ プローブカード、５ プローブニードル、６ ウエ
ハ。
４ プローブカード、５ プローブニードル、６ ウエ
ハ。
Claims (5)
- 【請求項１】 メモリアレイ中に不良メモリセルがある
場合、チップ内に設けたヒューズをブローすることによ
り予備のメモリアレイと置換するレーザーリペア工程の
プリテストにおいて、テスト結果を半導体メモリのメモ
リに記憶し、以降の工程であるウエハテストにおいて、
前記メモリに記憶されたテスト結果を読み出し不要なテ
ストを省略することを特徴とする半導体メモリのテスト
方法。 - 【請求項２】 前記プリテストで良品と判断された場
合、その情報を半導体メモリに設けた電気的にデータ書
換え可能な不揮発性半導体メモリからなる冗長メモリに
記憶することを特徴とする請求項１記載の半導体メモリ
のテスト方法。 - 【請求項３】 前記プリテストで不良品と判断された場
合、その情報を半導体メモリに設けた電気的にデータ書
換え可能な不揮発性半導体メモリからなる冗長メモリに
記憶することを特徴とする請求項１記載の半導体メモリ
のテスト方法。 - 【請求項４】 前記プリテストで良品と判断された場
合、その情報を正規メモリの特定アドレスに特定データ
として書き換えることを特徴とする請求項１記載の半導
体メモリのテスト方法。 - 【請求項５】 前記プリテストで不良品と判断された場
合、その情報を正規メモリの特定アドレスに特定データ
として書き換えることを特徴とする請求項１記載の半導
体メモリのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155942A JPH0823016A (ja) | 1994-07-07 | 1994-07-07 | 半導体メモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155942A JPH0823016A (ja) | 1994-07-07 | 1994-07-07 | 半導体メモリのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823016A true JPH0823016A (ja) | 1996-01-23 |
Family
ID=15616895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6155942A Pending JPH0823016A (ja) | 1994-07-07 | 1994-07-07 | 半導体メモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823016A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035430A (en) * | 1996-10-21 | 2000-03-07 | Nec Corporation | Semiconductor integrated circuit device with restoring circuit |
| US6649931B2 (en) | 2000-11-22 | 2003-11-18 | Hitachi, Ltd. | Semiconductor wafer, semiconductor chip, semiconductor device and method for manufacturing semiconductor device |
| US6762969B2 (en) | 2002-02-07 | 2004-07-13 | Renesas Technology Corporation | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
| US8059478B2 (en) | 2008-12-04 | 2011-11-15 | Kovio, Inc. | Low cost testing and sorting for integrated circuits |
| US8225149B2 (en) | 2007-09-28 | 2012-07-17 | Lapis Semiconductor Co., Ltd. | Semiconductor testing apparatus and method |
| CN112317352A (zh) * | 2019-08-05 | 2021-02-05 | 全何科技股份有限公司 | 记忆体晶片超频测试方法 |
-
1994
- 1994-07-07 JP JP6155942A patent/JPH0823016A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035430A (en) * | 1996-10-21 | 2000-03-07 | Nec Corporation | Semiconductor integrated circuit device with restoring circuit |
| US6649931B2 (en) | 2000-11-22 | 2003-11-18 | Hitachi, Ltd. | Semiconductor wafer, semiconductor chip, semiconductor device and method for manufacturing semiconductor device |
| US6762969B2 (en) | 2002-02-07 | 2004-07-13 | Renesas Technology Corporation | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
| US6967881B2 (en) | 2002-02-07 | 2005-11-22 | Renesas Technology Corp. | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
| US8225149B2 (en) | 2007-09-28 | 2012-07-17 | Lapis Semiconductor Co., Ltd. | Semiconductor testing apparatus and method |
| US8059478B2 (en) | 2008-12-04 | 2011-11-15 | Kovio, Inc. | Low cost testing and sorting for integrated circuits |
| CN112317352A (zh) * | 2019-08-05 | 2021-02-05 | 全何科技股份有限公司 | 记忆体晶片超频测试方法 |
| CN112317352B (zh) * | 2019-08-05 | 2022-06-17 | 全何科技股份有限公司 | 记忆体晶片超频测试方法 |
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