JPS5816559B2 - 半導体記憶装置の検査装置および検査方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置の検査装置および検査方法に関
するもので、とくに半導体記憶装置の開発時における検
査に適合した検査装置および検査方法に関する。

現在、半導体記憶装置に関する種々の技術進歩は著しく
、特に記憶容量の増大と品種の多様化には目をみはらせ
るものがあり、半導体記憶装置に対する需要も増加の一
途をたどっていて、今後この傾向は一段と強まることが
予想される。

従って半導体記憶装置生産者側にとってこれらの技術進
歩及び需要の増加等に対処する為には、半導体記憶装置
の開発期間の短縮が大きな課題となっている。

しかしながら、一般にこの種の半導体記憶装置の新規開
発にあたって、初期の設計段階では設計不良はまぬがれ
得ないため、不良解析から設計へのターンアラウンドタ
イムの短縮が開発期間短縮の為の重要な鍵となっている
。

設計不良の主たる因は配線不良、特性不良で、これらの
不良を摘出するために検査が行われる。

この検査は単に配線のチェックを目的とするばかりでな
く、特性的なチェック、例えば電源電圧変動試験、クロ
ックタイミング試験、クロストーク試験、温度変動試験
等も当然実施されなければならない。

これらの検査結果は書込み読出し動作によって判別する
ため、特に配線不良は他の全ての不良チェック試験項目
に対し同一の検査結果を出すものであり、従ってこれら
の不良の解析は極めて煩雑となるものであり、この不良
解析の精度が新製品開発の期間を大きく左右するもので
ある。

そして、もし特性不良の不良解析を進めて行くにあたり
、上記の特性的なチェックの諸試験のうち、既に適用し
た試験の結果、すなわち既に摘出された不良個所は、こ
れから適用しようとする試験の試験結果からあらかじめ
除外することができれば、不良解析の精度をさらに上げ
ることができるので、上記新製品開発の期間を大きく短
縮することにつながる。

ところが、上記半導体記憶装置は、通常１にビット、４
にビットさらに最近は上記記憶容量の増大傾向から１６
にビット、６４にビット等と非常に記憶容量が太きいた
め、検査のための書込みあるいは読み出しパターンは膨
大となる。

しかるに従来これらのパターン発生はマイクロプログラ
ムの技術によりマクロ化し、プログラムステップが数ス
テップから数十ステップ程度の連続繰返し動作によって
なされていた。

その為、上記不良によって検査パターンを変えたり、ま
たは実時間で不良個所をマスキングすることは不可能で
あり、従って上記不良個所の摘出の重複はまぬがれなか
った。

具体的に述べれば、新設計の記憶装置に関して特性評価
を行い、その装置の電気的規格を定める必要があるが、
この場合に従来の検査法ではメモリセルの１か所でも例
えば配線不良等があると、特性チェック試験においては
、すべて不良のデータが出力され名ことになり、残余の
多くの良好なメモリセルの特性チェックが全く不可能と
なる。

設計者にとっては、１か所ないしは数か所の不良があっ
ても他の多くの良好なメモリセルが設計通りに動作する
のか、又これらがいかなる規格に入りうるのかを早急に
知得し次の設計等にフィードバックしなければならない
。

にもかかわらず上述の如〈従来方法では、１か所の不良
個所により他のすべての検査が不良となり、好ましいも
のではない。

本発明は、上記問題を解決するためになされたものでそ
の目的とするところは、不良解析が容易に行える半導体
記憶装置の検査装置および検査方法を提供することにあ
礼 本発明の特徴は、半導体記憶装置の検査装置において、
この半導体記憶装置のメモリセルを選択する選択手段と
、この選択手段によって選択されかつメモリセルの出力
信号を記憶する記憶手段と、このメモリセルの検査結果
の良否の判定をその記憶手段の出力によってマスクする
手段とを含む半導体記憶装置の検査装置にある。

本発明の他の特徴は、半導体チップ内に構成されたメモ
リを検査する方法において、メモリセルを選択する選択
信号を別に設けられた記憶装置にも供給することにより
、その記憶装置からこのメモリセルに対応するマスク命
令信号を得、このマスク命令信号によってこのメモリセ
ルの出力信号の良否の判定をマスク可能にした半導体記
憶装置の検査方法にある。

例えば、半導体チップ内に構成されたメモリを検査する
方法においてメモリセルの検査を行うためのメモリセル
を選択する選択信号を被測定メモリセル数と同等かそれ
以上の構成を有する記憶装置にも並列に供給することに
より被測定メモリセルに対応するマスク命令信号を得て
、このマスク命令信号によって対応する被測定メモリセ
ルからの出力信号の検査結果の良否の判定をマスクでき
るようにしたことを特徴とする。

本発明によれば、例えば配線不良等のメモリセル毎に行
なう試験結果に依存してメモリセル毎の良否データを作
成し、これをマスク命令情報としてその後に行なわれる
特性試験の際に否となったメモリセルのデータを不採用
として試験が行なえるため、不良メモリセルによって被
測定半導体記憶装置が全て不良と判定されることがなく
、正常なメモリセルに対して各試験データを得ることが
できる。

以下実施例にそって図面を参照し本発明を具体的に説明
する。

第１図は本発明に係る半導体記憶装置の検査装置の一実
施例を説明したブロック図である。

同図において、テストパターンを形成するマイクロプロ
グラム部８とこのマイクロプログラムによって、被測定
記憶装置（以下ＭＵＴという）１のＸデコーダ３とＸデ
コーダ４及び記憶装置９のＸデコーダ１１とＸデコーダ
１２とが駆動される。

メモリセル部２，１０の所定のメモリセルはＸカウンタ
５及びＹカウンタ６とによりアクセスされ、試験に対す
るＭＵＴｌの中力信号の良否が良否判定部１４で判定さ
れて、ＭＵＴｌのメモリセル部２内のメモリセルまたは
メモリセル群に対応する記憶装置部９のメモリセル部１
０内のメモリセルまたはメモリセル群にマスク命令情報
として貯えられる。

次に他の項目の試験が行なわれ、この時Ｘ、Ｙカウンタ
５，６によって選択された記憶装置部９の所定のメモリ
セルからの出力信号すなわちマスク命令信号が発生され
る。

そして、このマスク命令信号と上記ＭＵＴ１の出力との
同期を得るためストローブタイミング信号が印加された
論理積ゲート１５および論理積ゲート１６によりＭＵＴ
ｌの良否判定信号を出力する否かの制御が行なわれるも
のである。

すなわちマスク命令信号のあるところの良否判定信号は
良となるよう出力するものである。

さらに本発明の一実施例の第１図は上記記憶装置部９に
上記マスク命令情報を貯える一方法を示している。

すなわちＭＵＴｌはマイクロプログラム部８のマイクロ
プログラムによって発生されるテストパターンによって
Ｘデコーダ３とＸデコーダ４とが駆動され、さらに上記
ＭＵＴ１の書込み時に書込みデータがデータバッファ７
を通して加えられる。

読み出し時は書込み時と同様にアクセスされた後、出力
信号が良否判定部１４で良否判定され、この判定結果は
論理積ゲート１６に供給され、さらに論理積ゲート１５
からのストローブタイング信号と論理積がとられ良か否
かの信号が出力される。

さらにこの信号はデータバッファ１３を通して、上記記
憶装置部９のメモリセル部１０のＸデコーダ１１とＸデ
コーダ１２によって選択された所定のメモリセルに書込
まれる。

すなわち、良か否かの信号のうち否の信号がマスク命令
情報として採用され、またこの場合マスク命令情報はＭ
ＵＴｌのＸ、Ｙデコーダと記憶装置部９のＸ、Ｙデコー
ダとがＸカウンタ５とＹカウンター６によって並列に駆
動されているので、上記ＭＵＴ１のメモリセル部２のメ
モリセルに対応する上記記憶装置部９のメモリセル部１
０のメモリセルに書込まれる。

以上実施例で説明した本発明によれば下記の理由でその
目的が達成できる。

゛例えば、第２図に示すように記憶装置部９のメモリセ
ル部１０に各メモリセル１７がある場合、ＭＵＴｌのメ
モリセル部２内の所定のメモリセルに配線不良があると
このメモリセルに対応してメモリセル部１０のメモリセ
ル１７にマスク命令情報が書込まれる。

すなわち、＊印のメモリセルにマスク命令情報が書込ま
れる。

そして、次の電源電圧もしくはクロックタイミング等の
特性試験において配線不良のあるメモリセルは当然不良
動作を行うため、各種の特性検査の時例えば第４図に示
すように電源電圧とクロックタイミングとの特性試験を
行った場合に、測定条件に関係なく不良となるこの配線
不良のメモリセルによってグラフ全域に不良表示Ｆをし
てしまうことがないように、測定結果を＊印の位置のマ
スク命令情報でマスクする。

したがって第３図に示すように、ＭＵＴｌのメモリセル
部２の各メモリセル１８について配線不良により全く動
作しないセル（図中＊印を付したセル）と特定の測定条
件によってのみ不良となって動作しないセル（図中Ｆ印
を付したセル）とが混在する場合であっても、このＦ印
を付したメモリセル本来の特性不良が表われなくなって
しまい不良解析が不可能に近いものになってしまうこと
はない。

すなわち、配線不良の存在するメモリセルに対応する記
憶装置部９のメモリセルからのマスク命令情報により、
この不良メモリセルの良否判定はマスクされ、第５図に
示すように第３図のＦ印で示した例えばクロック周波数
に依存して発生する特性不霞のみの判定結果を知ること
ができ、不良解析は極めて容易になり、マスクされたメ
モリセル以外のセルが上述の特性試験ではどのくらいの
特性規格に入るのかの判断が可能となる。

第５図から、このＭＵＴｌが第５図におけるＦ印が付さ
れた点の条件では不良となるが、一定以上の電源電圧と
クロックタイミングの条件下では正常に動作することが
わかる。

なお本実施例の場合６４ビツトの記憶容量の場合で示し
たが実際の１にビット、４にビット、１６にビット、６
４にビット等の大容量の記憶装置について考えれば、本
発明によって測定時間が大幅に短縮されるであろうこと
は容易に推測される。

したがって本発明によればテストパターンは何ら変更す
ることなく半導体記憶装置の能率的な検査を実施できる
。

また第２図の例では記憶装置部９のメモリセル部の容量
は第３図に示すＭＵＴｌのメモリセル部２と同一にした
が、このメモリセル部２の容量より大きくてもなんらさ
しつかえない。

また上記の場合においては配線不良をマスクするもので
あったが他の特性不良をもマスクするものとしてもよい
。

すなわち不良解析を先に進めて行く場合と、ある特性の
、特性不良が他の特性不良とその原因に共通性を有する
ものである場合等に有効となる。

本発明は半導体記憶装置全般に適用できる。

【図面の簡単な説明】

第１図は本発明実施例の半導体記憶装置の部分のブロッ
ク図、第２図はマスク命令情報の一例、第３図は被測定
記憶装置の不良メモリセルの分布の一例、第４図は従来
例による試験例であり、第４図は第３図に示す被測定記
憶装置を第２図に示すマスク命令情報でマスクすること
なく測定した結果を示す図、第５図は第３図に示す被測
定記憶装置を第２図に示すマスク命令情報でマスクして
測定した本発明実施例による測定結果を示す図、である
。 なお図において、１・・・・・・半導体記憶装置（ＭＵ
Ｔ）。 ２・・・・・・メモリセル部、３・・・・・・Ｘデコー
ダ、４・・・・・・Ｘデコーダ、５・・・・・・Ｘカウ
ンタ、６・・・・・・Ｙカウンタ、７・・・・・・デー
タバッファ、８・・・・・・マイクロプログラム部、９
・・・・・・記憶装置部、１０・・・・・・メモリセル
部、１１・・・・・・Ｘデコーダ、１２・・・・・・Ｘ
デコーダ、１３・・・・・・データバッファ、１４・・
・・・・良否判定部、１５．１６・・・・・・論理積ゲ
ート、である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体記憶装置の検査装置において、該半導体記憶
   装置のメモリセルを選択する選択手段と、該選択手段に
   よって選択された前記メモリセルの出力信号を記憶する
   記憶手段表、前記メモリセルの検査結果の良否の判定を
   前記記憶手段の出力によってマスクする手段とを含むこ
   とを特徴とする半導体記憶装置の検査装置。 ２ 半導体チップ内に構成されたメモリを検査する方法
   において、メモリセルを選択する選択信号を別に設けら
   れた記憶装置にも供給することにより、前記憶装置から
   前記メモリセルに対応するマスク命令信号を得、該マス
   ク命令信号によって前記メモリセルの出力信号の良否の
   判定をマスク可能にしたことを特徴とする半導体記憶装
   置の検査方法。