JPS60167200A - 半導体記憶装置の検査方法 - Google Patents
半導体記憶装置の検査方法Info
- Publication number
- JPS60167200A JPS60167200A JP59167342A JP16734284A JPS60167200A JP S60167200 A JPS60167200 A JP S60167200A JP 59167342 A JP59167342 A JP 59167342A JP 16734284 A JP16734284 A JP 16734284A JP S60167200 A JPS60167200 A JP S60167200A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- wiring
- defect
- mask
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置の検査方法に関するもので、と
くに半導体記憶装置の開発時における検査に適合した検
査方法に関する。
くに半導体記憶装置の開発時における検査に適合した検
査方法に関する。
現在、半導体記憶装置に関する種々の技術進歩は著しく
、特に記憶容量の増大と品種の多様化にＦＬ目をみ唸ら
せるものがあわ、半導体記憶装置に対する需要も増加の
一途をたどっていて、今後この傾向は一段と強まること
が予想される。
、特に記憶容量の増大と品種の多様化にＦＬ目をみ唸ら
せるものがあわ、半導体記憶装置に対する需要も増加の
一途をたどっていて、今後この傾向は一段と強まること
が予想される。
従って半導体記憶装置生産者側にとってこれらの技術進
歩及び需要の増加等に対処する為には、半導体記憶装置
の開発期間の短縮が大きな課題と々っている。
歩及び需要の増加等に対処する為には、半導体記憶装置
の開発期間の短縮が大きな課題と々っている。
しかしながら、一般にこの種の半導体記憶装置の新規開
発にあたって、初期の設計段階では設計不良はまぬがれ
得ないため、不良解析から設計へのターンアラウンドタ
イムの短縮が開発期間短縮の為の重要な鍵となっそいる
。
発にあたって、初期の設計段階では設計不良はまぬがれ
得ないため、不良解析から設計へのターンアラウンドタ
イムの短縮が開発期間短縮の為の重要な鍵となっそいる
。
設計不良の主たる因は配線不良、特性不良で、これらの
不良を摘出するために検査が行われる。
不良を摘出するために検査が行われる。
この検査は単に配線のチェ、りを目的とするばかシでな
く、特性的なチェ、り、例えば電源電圧変動試験−り胃
、クタイ曙ング試験、クロストーク試験、温度変動試験
等も当然笑施されなければならない。これらの検査結果
は書込み続出し動作によって判別するため、特に配線不
良は他の全での不良チェ、り試験項目に対し同一の検査
結果を出すものであり、従ってこれらの不良の解析は極
めて煩雑となるものであり、この不良解析の精度が新製
品開発の期間を大きく左右するものである。そして、も
し特性不良の不良解析を進めて行くＫあたり、上記の特
性的なチェ、りの諸試験のうち、既に適用した試験の結
果、すなわち既に摘出された不良個所は、これから適用
しようとする試験の試験結果からあらかじめ除外するこ
とができれば、不良解析の精度をさらに上げることがで
きるので、上記新製品開発の期間を大きく短縮すること
につながる。
く、特性的なチェ、り、例えば電源電圧変動試験−り胃
、クタイ曙ング試験、クロストーク試験、温度変動試験
等も当然笑施されなければならない。これらの検査結果
は書込み続出し動作によって判別するため、特に配線不
良は他の全での不良チェ、り試験項目に対し同一の検査
結果を出すものであり、従ってこれらの不良の解析は極
めて煩雑となるものであり、この不良解析の精度が新製
品開発の期間を大きく左右するものである。そして、も
し特性不良の不良解析を進めて行くＫあたり、上記の特
性的なチェ、りの諸試験のうち、既に適用した試験の結
果、すなわち既に摘出された不良個所は、これから適用
しようとする試験の試験結果からあらかじめ除外するこ
とができれば、不良解析の精度をさらに上げることがで
きるので、上記新製品開発の期間を大きく短縮すること
につながる。
ところが、上記半導体記憶装置は、通常１にビｙ）＊４
にビットさらに最近は上記記憶容量の増大傾向から１６
にビット、６４にビット等と非常に記憶容量が大きいた
め、検査のための書込みあるいは読み出しパターンは膨
大となる。
にビットさらに最近は上記記憶容量の増大傾向から１６
にビット、６４にビット等と非常に記憶容量が大きいた
め、検査のための書込みあるいは読み出しパターンは膨
大となる。
しかるに、従来これらのパターン発生はマイクロプログ
ラムの技術によｊ７ｖクロ化し、グｐグ２ムステ、グ力
弾ステ、プから数十ステ、グ程度の連続繰返し動作によ
ってなされていた。その為、上記不良によりて検査パタ
ーンを変えた秒、また紘実時間で不良個所をマスキング
することは不可能であり、従って上記不良個所の摘出の
重複はまぬがれなかった。
ラムの技術によｊ７ｖクロ化し、グｐグ２ムステ、グ力
弾ステ、プから数十ステ、グ程度の連続繰返し動作によ
ってなされていた。その為、上記不良によりて検査パタ
ーンを変えた秒、また紘実時間で不良個所をマスキング
することは不可能であり、従って上記不良個所の摘出の
重複はまぬがれなかった。
具体的に述べれば、新設計の記憶装［Ｋ関して特性評価
を行い、その装置の電気的規格を定める必要があるが、
この場合に従来の検査法ではメモリセルの１か所で４例
えば配線不良等があると、特性チェ、り試験においては
、すべて不良のデータが出力されることになり、残余の
多くの良好なメモリセルの特性チ、、りが全く不可能と
なる。
を行い、その装置の電気的規格を定める必要があるが、
この場合に従来の検査法ではメモリセルの１か所で４例
えば配線不良等があると、特性チェ、り試験においては
、すべて不良のデータが出力されることになり、残余の
多くの良好なメモリセルの特性チ、、りが全く不可能と
なる。
設計者にとっては、１か所ないしは数か所の不良があり
ても他の多くの良好なメモリセルが設計通りに動作する
のか、又これらがいかなる規格に人動うるのかを早急に
知得し次の設計等にフィードパ、りしなければならない
。にもかかわらず上述の如〈従来方法では、１か所の不
良個所により他のすべての検査が不良となシ、好ましｈ
ものではない。
ても他の多くの良好なメモリセルが設計通りに動作する
のか、又これらがいかなる規格に人動うるのかを早急に
知得し次の設計等にフィードパ、りしなければならない
。にもかかわらず上述の如〈従来方法では、１か所の不
良個所により他のすべての検査が不良となシ、好ましｈ
ものではない。
本発明は、上記問題を解決するためになされたものでそ
の目的とするところは、不良解析が容易に行える半導体
記憶装置の検査方法を提供することにある。
の目的とするところは、不良解析が容易に行える半導体
記憶装置の検査方法を提供することにある。
本発明の特徴は、半導体チップ内に構成されたメそりを
検査する方法において、メモリセルを選択する選択信号
を別に設けられた記憶装置にも供給することＫより、そ
の記憶装置からこのメモリセルに対応するマスク命令信
号を得、このマスク命令信号によりてこのメモリセルの
出力信号の良否の判定をマスク可能にした半導体記憶装
置の検査方法にある。例えば、半導体チップ内に構成さ
れたメモリを検査する方法においてメモリセルの検査を
行うためのメそりセルを選択する選択信号を被測定メそ
リセル数と同等かそれ以上の構成を有する記憶装置にも
並列に供給することにより被測定メモリセルに対応する
マスク命令信号を得て、このマスク命令１７ｔＪＥＬｂ
グ０ｒ、−１イｅｐ＋ｒＦ−＋Ｌ＊ｋａｌｄコＪ工ＩＩ
ｚｍ−Ｊ、ｌｓｓ出力信号の検査結果の良否の判定をマ
スクできるようにしたことを特徴とする。
検査する方法において、メモリセルを選択する選択信号
を別に設けられた記憶装置にも供給することＫより、そ
の記憶装置からこのメモリセルに対応するマスク命令信
号を得、このマスク命令信号によりてこのメモリセルの
出力信号の良否の判定をマスク可能にした半導体記憶装
置の検査方法にある。例えば、半導体チップ内に構成さ
れたメモリを検査する方法においてメモリセルの検査を
行うためのメそりセルを選択する選択信号を被測定メそ
リセル数と同等かそれ以上の構成を有する記憶装置にも
並列に供給することにより被測定メモリセルに対応する
マスク命令信号を得て、このマスク命令１７ｔＪＥＬｂ
グ０ｒ、−１イｅｐ＋ｒＦ−＋Ｌ＊ｋａｌｄコＪ工ＩＩ
ｚｍ−Ｊ、ｌｓｓ出力信号の検査結果の良否の判定をマ
スクできるようにしたことを特徴とする。
本発明によれば、例えば配線不良等のメモリセル毎に行
なう試験結果に依存してメモリセル毎の良否データを作
成し、これをマスク命令情報としてその後九行なわれる
特性試験の際に否となりたメモリセルのデータを不採用
として試験が行なえるため、不良メモリセルに１って被
測定早導体記憶装置が全て不良と判定されることがなく
、正常なメモリセルに対して各試験データを得ることが
できる。
なう試験結果に依存してメモリセル毎の良否データを作
成し、これをマスク命令情報としてその後九行なわれる
特性試験の際に否となりたメモリセルのデータを不採用
として試験が行なえるため、不良メモリセルに１って被
測定早導体記憶装置が全て不良と判定されることがなく
、正常なメモリセルに対して各試験データを得ることが
できる。
以下実施例にそって図面を参照し本発明を具体的に説明
する。
する。
第１図は本ｒ町に係る半導体記憶装置の検査方法の一実
施例を説明するためのプ冒、り図である。同図において
、テストパターンを形成するマイクルプログ２ム部８と
このマイクロプログラムによって、被測定記憶装置（以
下ＭＵＴという）１のＸデコーダ３とＹデコーダ４及び
記４１１ ｍ ｆｉｔ ９ ノＸ テ：Ｉｗ Ｉ １１
）−Ｙ テ＝ｙ −／ １９ ｋが駆動される。メモ
リセル部２．ｌＯの所定のメモリセルはＸカウンタ５及
びＹカウンタ６とによりアクセスされ、試験に対するＭ
ＵＴ １の出力信号の良否が良否判定部１４で判定され
て、ＭＵＴ １のメモリセル部２内のメモリセルまたは
メモリセル群に対応する記憶装置部９のメモリセル部１
０内のメモリセルまたはメモリセル群にマスク命令情報
として貯えられる。
施例を説明するためのプ冒、り図である。同図において
、テストパターンを形成するマイクルプログ２ム部８と
このマイクロプログラムによって、被測定記憶装置（以
下ＭＵＴという）１のＸデコーダ３とＹデコーダ４及び
記４１１ ｍ ｆｉｔ ９ ノＸ テ：Ｉｗ Ｉ １１
）−Ｙ テ＝ｙ −／ １９ ｋが駆動される。メモ
リセル部２．ｌＯの所定のメモリセルはＸカウンタ５及
びＹカウンタ６とによりアクセスされ、試験に対するＭ
ＵＴ １の出力信号の良否が良否判定部１４で判定され
て、ＭＵＴ １のメモリセル部２内のメモリセルまたは
メモリセル群に対応する記憶装置部９のメモリセル部１
０内のメモリセルまたはメモリセル群にマスク命令情報
として貯えられる。
次に他の項目の試験が行なわれ、この時ｘｌＹカウンタ
５＋６によって選択された記憶装置部９の所定のメモリ
セルからの出力信号すなわちマスク命令信号が発生され
る。そして％このマスク命令信号と上記ＭＵＴ １の出
力との同期を得るためストロ−ブタイミンゲイ６号が印
加された論理積ゲー）１５および論理積ゲー）１６によ
りＭＵＴ １の良否判定信号を出力するか否かの制御が
行なわれるものである。すなわちマスク命令信号のある
ところの良否判定信号は良となるよう出力するものであ
る。
５＋６によって選択された記憶装置部９の所定のメモリ
セルからの出力信号すなわちマスク命令信号が発生され
る。そして％このマスク命令信号と上記ＭＵＴ １の出
力との同期を得るためストロ−ブタイミンゲイ６号が印
加された論理積ゲー）１５および論理積ゲー）１６によ
りＭＵＴ １の良否判定信号を出力するか否かの制御が
行なわれるものである。すなわちマスク命令信号のある
ところの良否判定信号は良となるよう出力するものであ
る。
装置部９に上記マスク命令情報を貯える一方法を示して
いる。すなわちＭＵＴ １はマイクロプログ２ム部８０
マイクロプログラムによって発生されるテストパターン
によってＸデ；−ダ３とＹデコーダ４とが駆動され、さ
らに上記ＭＵＴ １の書込み時に書込みデータがデータ
バッファ７を通して加えられる。読み出し時は書込み時
と同様にアクセスされた後、出力信号が良否判定信号４
で良否判定され、この判定結果は論理積ゲート１６に供
給され、さらに論理積ゲニト１５からのストロープタイ
ング信号と論理積がとられ良か否かの信号が出力される
。さらにこの信号はデータパ、ファ１３を通して、上記
記憶装置部９のメモリセル部１０のＸデコーダ１１とＹ
デコーダ１２によりて選択された所定のメモリセルに書
込まれる。すなわち、良か否かの信号のうち否Ｑ信号が
マスク命令情報として採用され、またこの場合マスク命
令情報はＭＵＴ １０Ｘ ｔ Ｙデコーダと記憶装置部
９のｘ、ＹデコーダとがＸカウンタ５とＹカクｙター６
によりて並列に駆動されているので、上記ＭＵＴ １の
メモリセル部２のメモリセルに対応する上記記憶装置部
９のメモリセル部１０のメモリセルに書込まれる。
いる。すなわちＭＵＴ １はマイクロプログ２ム部８０
マイクロプログラムによって発生されるテストパターン
によってＸデ；−ダ３とＹデコーダ４とが駆動され、さ
らに上記ＭＵＴ １の書込み時に書込みデータがデータ
バッファ７を通して加えられる。読み出し時は書込み時
と同様にアクセスされた後、出力信号が良否判定信号４
で良否判定され、この判定結果は論理積ゲート１６に供
給され、さらに論理積ゲニト１５からのストロープタイ
ング信号と論理積がとられ良か否かの信号が出力される
。さらにこの信号はデータパ、ファ１３を通して、上記
記憶装置部９のメモリセル部１０のＸデコーダ１１とＹ
デコーダ１２によりて選択された所定のメモリセルに書
込まれる。すなわち、良か否かの信号のうち否Ｑ信号が
マスク命令情報として採用され、またこの場合マスク命
令情報はＭＵＴ １０Ｘ ｔ Ｙデコーダと記憶装置部
９のｘ、ＹデコーダとがＸカウンタ５とＹカクｙター６
によりて並列に駆動されているので、上記ＭＵＴ １の
メモリセル部２のメモリセルに対応する上記記憶装置部
９のメモリセル部１０のメモリセルに書込まれる。
以上実施例で説明した本発明によれば下記の理由でその
目的が達成できる。
目的が達成できる。
例えば、第２図に示すように記憶装置部会のメモリセル
部１０に各メモリセル１７がある場合、ＭＵＴＩのメモ
リセル部２内の所定のメモリセルに配線不良があるとこ
のメモリセルに対応してメモリセル部１０のメモリセル
１７Ｋｆｆスク命令情報が書込まれる。すなわち、＊印
のメそりセルにマスク命令情報が書込まれる。そして、
次の電源電圧もしくはクロ、クタイ建ング等の特性試験
において配線不良のあるメモリセルは轟然不良動作を行
うため、各種の特性検査の時例えば第４図に示すように
電源電圧とクロ、クタイミングとの特性試験を行った場
合忙、測定条件に関係なく不良となるこの配線不良のメ
モリセルによってグ９７全域に不良表示Ｆをしてしまう
ことがないように、測定結果を＊印の位置のマスク命令
情報でマスクする。
部１０に各メモリセル１７がある場合、ＭＵＴＩのメモ
リセル部２内の所定のメモリセルに配線不良があるとこ
のメモリセルに対応してメモリセル部１０のメモリセル
１７Ｋｆｆスク命令情報が書込まれる。すなわち、＊印
のメそりセルにマスク命令情報が書込まれる。そして、
次の電源電圧もしくはクロ、クタイ建ング等の特性試験
において配線不良のあるメモリセルは轟然不良動作を行
うため、各種の特性検査の時例えば第４図に示すように
電源電圧とクロ、クタイミングとの特性試験を行った場
合忙、測定条件に関係なく不良となるこの配線不良のメ
モリセルによってグ９７全域に不良表示Ｆをしてしまう
ことがないように、測定結果を＊印の位置のマスク命令
情報でマスクする。
したがって、第３図に示すようにｓ ＭＵＴ １のメモ
リセル部２の各メモリセ／Ｌ／１８について配線不良に
より全く動作しないセル（図中＊印を付したセル）と特
定の測定条件によってのみ不良となって動作しないセル
（図中Ｆ印を付したセル）とが混在する場合であっても
、仁のＦ印を付したメモリセル本来の特性不良が表われ
なくなってしまい不良解析が不可能に近いもＯＫなって
しまうことはない。すなわち、配線不良の存在するメモ
リセルに対応する記憶装置部９のメモリセルからのマス
ク命令情報により、この不良メモリセルの良否判定はマ
スクされ、第５図に示すように第３図のＦ印で示した例
えばりμ、り周波数に依存して発生する特性不良のみの
判定結果を知ることができ、不良解析は極めて容易にな
り、マスクされたメモリセル以外のセルが上述の特性試
験ではどのくらいの特性規格に入るのかの判断が可能と
なる。第５図から、このＭＵＴ １が第５図におけるＦ
印が付された点の条件では不良となるが、一定以上の電
源電圧とクロ、クタイミングの条件下では正常に動作す
ることがわかる。
リセル部２の各メモリセ／Ｌ／１８について配線不良に
より全く動作しないセル（図中＊印を付したセル）と特
定の測定条件によってのみ不良となって動作しないセル
（図中Ｆ印を付したセル）とが混在する場合であっても
、仁のＦ印を付したメモリセル本来の特性不良が表われ
なくなってしまい不良解析が不可能に近いもＯＫなって
しまうことはない。すなわち、配線不良の存在するメモ
リセルに対応する記憶装置部９のメモリセルからのマス
ク命令情報により、この不良メモリセルの良否判定はマ
スクされ、第５図に示すように第３図のＦ印で示した例
えばりμ、り周波数に依存して発生する特性不良のみの
判定結果を知ることができ、不良解析は極めて容易にな
り、マスクされたメモリセル以外のセルが上述の特性試
験ではどのくらいの特性規格に入るのかの判断が可能と
なる。第５図から、このＭＵＴ １が第５図におけるＦ
印が付された点の条件では不良となるが、一定以上の電
源電圧とクロ、クタイミングの条件下では正常に動作す
ることがわかる。
なお本実施例の場合６４ビ、トの記憶容量の場合で示し
たが実際のｌｋビ、ト、４にビット−１６にビ、）、６
４にビット等の大容量の記憶装置について考えれば、本
発明によって測定時間が大幅に短縮されるであろうこと
は容易に推測される。したがって本発明によればテスト
パターンは何ら変更することなく半導体記憶装置の能率
的な検査を実施できる。
たが実際のｌｋビ、ト、４にビット−１６にビ、）、６
４にビット等の大容量の記憶装置について考えれば、本
発明によって測定時間が大幅に短縮されるであろうこと
は容易に推測される。したがって本発明によればテスト
パターンは何ら変更することなく半導体記憶装置の能率
的な検査を実施できる。
また第２図の例では記憶装置部９のメモリセル部の容量
は第３図に示すＭＵＴ １のメモリセル部２と同一にし
たが、このメモリセル部２の容量より大きくてもなんら
さしつかえない。
は第３図に示すＭＵＴ １のメモリセル部２と同一にし
たが、このメモリセル部２の容量より大きくてもなんら
さしつかえない。
また上記の場合においては配線不要をマスクするもので
あったが他の特性不良をもマスクするものとしてもよい
。すたわち不良解析を先に進めて行く場合と、ある特、
性の特性不良が他の特性不良とその原因に共通性を有す
るものである場合等に有効となる。本発明は半導体記憶
装置全般に適用できる。
あったが他の特性不良をもマスクするものとしてもよい
。すたわち不良解析を先に進めて行く場合と、ある特、
性の特性不良が他の特性不良とその原因に共通性を有す
るものである場合等に有効となる。本発明は半導体記憶
装置全般に適用できる。
第１図は本発明の一実施例を説明するための検査回路の
要部プｐ、り図、第２図社マスクに音情報の一例、第３
図は被測定記憶装置のネ良メモリセルの分布の一例、第
４図は従来例によゐ試験例であり、第４図は１ｍ３図に
示す被測定記憶装置を第２図に示すマスク命令情報でマ
スクすることなく測定した結果を示す図、第５図は第３
図に示す被測定記憶装置を第２図に示すマスク命令情報
でマスクして測定した本発明実施例による測定結果を示
す図、である。 なお図において、１・・・・・・牛導体記憶装ＫＭπ入
２・・・・・・メモリセル部、３・・・・・−Ｘｆデコ
ーダ４・・・自・・Ｙデコーダ、５・・・・・・Ｘカウ
ンタ、６・・・・・・Ｙカウンタ、７・・・・・・デー
タパ、フ１．８・・・・・・マイクロブ四グラム部、９
・・・・・・記憶装置部、１０・・・・・・メモリセル
部、１１・・・…Ｘデコーダ、１２・・・・・・Ｙデコ
ーダ、１３・・・・・・データパ、ファ、１４・・Φ・
・・良否判定部、１５＄１６・・・・・・論理積ゲート
、である。 図面の浄４．；（内容に変更なし］ 第 １ 目 茅 ２ 已 第 ３ 図 り 第 ４ Ｂ 茎 、ｆ 目 手続補正書（Ｊ氏ン 昭和 望０゛３月１３ 日 １、事件の表示 昭和（２年 待 許 願第１４７．３
ｄ）号２、発明の名称 着導４不Ｓ乙４見製ｆのＩ＃Ｚ
に禾３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 （連絡先 日本電気株式会社特許部）
要部プｐ、り図、第２図社マスクに音情報の一例、第３
図は被測定記憶装置のネ良メモリセルの分布の一例、第
４図は従来例によゐ試験例であり、第４図は１ｍ３図に
示す被測定記憶装置を第２図に示すマスク命令情報でマ
スクすることなく測定した結果を示す図、第５図は第３
図に示す被測定記憶装置を第２図に示すマスク命令情報
でマスクして測定した本発明実施例による測定結果を示
す図、である。 なお図において、１・・・・・・牛導体記憶装ＫＭπ入
２・・・・・・メモリセル部、３・・・・・−Ｘｆデコ
ーダ４・・・自・・Ｙデコーダ、５・・・・・・Ｘカウ
ンタ、６・・・・・・Ｙカウンタ、７・・・・・・デー
タパ、フ１．８・・・・・・マイクロブ四グラム部、９
・・・・・・記憶装置部、１０・・・・・・メモリセル
部、１１・・・…Ｘデコーダ、１２・・・・・・Ｙデコ
ーダ、１３・・・・・・データパ、ファ、１４・・Φ・
・・良否判定部、１５＄１６・・・・・・論理積ゲート
、である。 図面の浄４．；（内容に変更なし］ 第 １ 目 茅 ２ 已 第 ３ 図 り 第 ４ Ｂ 茎 、ｆ 目 手続補正書（Ｊ氏ン 昭和 望０゛３月１３ 日 １、事件の表示 昭和（２年 待 許 願第１４７．３
ｄ）号２、発明の名称 着導４不Ｓ乙４見製ｆのＩ＃Ｚ
に禾３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 （連絡先 日本電気株式会社特許部）
Claims (1)
- 牛導体チ、プ内Ｋｍ成されたメモリを検査する方法にお
いて、メモリセルを選択する選択信号を別に設けられた
記憶装置にも供給すゐことにより、前記記憶装置から前
記メモリセルに対応するマスク命令信号を得、該ｉスフ
命令信号によって前記メモリセルの出力信号の良否の判
定をｉスフ可能としたことを特徴とする半導体記憶装置
の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167342A JPS60167200A (ja) | 1984-08-10 | 1984-08-10 | 半導体記憶装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167342A JPS60167200A (ja) | 1984-08-10 | 1984-08-10 | 半導体記憶装置の検査方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51129911A Division JPS5816559B2 (ja) | 1976-10-27 | 1976-10-27 | 半導体記憶装置の検査装置および検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167200A true JPS60167200A (ja) | 1985-08-30 |
| JPS6327798B2 JPS6327798B2 (ja) | 1988-06-06 |
Family
ID=15847947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167342A Granted JPS60167200A (ja) | 1984-08-10 | 1984-08-10 | 半導体記憶装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066124A (ja) * | 1973-10-12 | 1975-06-04 |
-
1984
- 1984-08-10 JP JP59167342A patent/JPS60167200A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066124A (ja) * | 1973-10-12 | 1975-06-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327798B2 (ja) | 1988-06-06 |
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