KR100253707B1 - 반도체 메모리소자의 테스트장치 및 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 테스트장치에 관한 것으로서, 보다 구체적으로는 패스/페일 판정을 하고 페일 어드레스를 페일 메모리에 저장시키는 반도체 소자의 테스터에 프로우브 테스트시 페일된 어드레스를 마스크시키기 위한 기능이 추가된 반도체 메모리장치의 테스트장치 및 방법에 관한 것이다.

본 발명은 테스트 되어지는 메모리의 어드레스에 대한 비트 페일 여부를 체크함과 동시에 페일된 어드레스에 대하여는 테스트를 하지 않고 스킵하도록 하는 센스 콘트롤 수단과; 상기 센스 콘트롤수단의 출력과 로우 어드레스를 입력하여 로우 어드레스의 페일발생을 체크하기 위한 로우어드레스 페일체크부와; 상기 센스콘트롤수단의 출력과 칼럼어드레스를 입력하여 칼럼 어드레스의 페일발생을 체크하기 위한 칼럼어드레스 페일체크부; 로우 및 칼럼 어드레스 및 상기 로우 및 칼럼어드레스 페일체크부으로부터 현재 테스트항목에 대한 비트의 페일된 어드레스를 입력하여 최종 테스트의 페일 어드레스를 저장하기 위한 저장부와; 상기 로우 및 칼럼어드레스 페일체크부로부터 출력되는 로우 및 칼럼 어드레스페일 감지신호를 입력하여 상기 센스콘트롤수단으로 페일발생신호를 출력하는 페일발생신호 출력부로 이루어진다.

Description

반도체 메모리소자의 테스트장치 및 방법

본 발명은 반도체 소자의 테스트장치에 관한 것으로서, 보다 구체적으로는 패스/페일 판정을 하고 페일 어드레스를 페일 메모리에 저장시키는 반도체 소자의 테스터에 프로우브 테스트시 페일된 어드레스를 마스크시키기 기능이 추가된 반도체 메모리장치의 테스트장치에 관한 것이다.

제1도를 참조하여 일반적인 테스트 및 리페어동작을 설명하면, 먼저 반도체 메모리소자의 제조가 완료되면 (FAB out) (S10), 다이나믹 스트레스를 가하여 웨이퍼 번인(burn-in) 테스트를 수행하고(S20), 이어 이어 프로우브 테스트를 수행하여(S30) 제 1 MRD(Memory Refair Data) 데이터와 SDA 데이타를 생성한다(S300).

이후, 롱 사이클 테스트를 실시하여(S40) 웨이퍼의 열화를 파악하고, 제2의 MRD 데이터를 생성하고(S400), 계속하여 리페어동작을 수행하여 (S50) 프로우브 테스트의 제1 MRD 파일과 롱 사이클 테스트이 제2 MRD파일을 읽어들여 페일 어드레스 메모리에 라이트 한 후, 디바이스 리페어 알고리즘에 알맞는 소프트 웨어를 가동시켜 최종 리페어용 MRD 파일을 생성하며(S500), 리페어된 웨이퍼에 대한 모니터링을 한다(S60).

그러나, 상기한 바와같은 종래의 테스트방법은 스텝 S500에서 최종 리페어용 MRD데이타를 생성할 때, 리페어 가능한 다이가 리페어 불가능한 다이로 분류(sort)될 수도 있게 된다.

또한 롱 사이클 테스트에 있어서는 복수의 항목으로 롱사이클 테스트가 수행되어지므로, 테스트되는 메모리 소자보다 용량이 큰 페일 메모리를 구성하는 경우에만 리페어 가능 및 불가능에 대한 정보의 저장이 가능하게 된다.

이에 따라 큰 용량의 페일 메모리가 요구되어 테스트 비용이 증가하고, 롱사이클 테스트가 어려운 문제점이 발생하였다.

본 발명은 상기한 바와같이 문제점을 해결하기 위한 것으로서, 프로우브 테스트 및 롱사이클 테스트시 이전에 실시한 테스트에서 페일된 어드레스를 로우 및 칼럼 단위로 마스크시킴으로써, 저용량의 페일 메모리로도 테스트가 가능할 뿐만 아니라 현재 테스트에서 페일되어진 어드레스값만을 기억시켜 현재 테스트에서의 페일 어드레스정보를 얻을 수 있는 반도체 메모리소자의 테스트방법 및 장치를 제공하는 데 그 목적이 있다.

제1도는 일반적인 반도체 메모리소자의 테스트 및 리페어 방법을 설명하기 위한 흐름도.

제2도는 본 발명의 실시예에 따른 페일 어드레스 마스크기능이 추가된 반도체 메모리소자의 테스트 장치의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10, 10' : 어드레스 페일 카운트 메모리 20, 20', 30, 30' : 마스크 메모리

40, 40' : 페일카운터부 50, 50' : 레지스터

60, 60' : 비교수단 70 : 센스 콘트롤 수단

100 : 페일 메모리 200 : 어드레스 카운터

1 : 로우어드레스 페일체크부 2 : 칼럼어드레스 페일체크부

3 : 저장부 4 : 페일발생신호 출력부

OR1, OR1', OR2, OR2', OR3 : 오아 게이트

상기한 목적을 달성하기 위하여 본 발명은 반도체소자를 테스트하여 패스/페일 판정하고 페일 어드레스를 저장하는 반도체 메모리소자의 테스트장치에 있어서, 테스트 되어지는 메모리의 어드레스에 대한 비트 페일 여부를 체크함과 동시에 페일된 어드레스에 대하여는 테스트를 하지 않고 스킵하도록 하는 센스 콘트롤 수단과; 상기 센스 콘트롤수단의 출력과 로우 어드레스를 입력하여 로우 어드레스의 페일발생을 체크하기 위한 로우어드레스 페일체크부와; 상기 센스 콘트롤수단의 출력과 칼럼어드레스를 입력하여 칼럼 어드레스의 페일발생을 체크하기 위한 칼럼어드레스 페일체크부; 로우 및 칼럼 어드레스 및 상기 로우 및 칼럼어드레스 페일체크부으로부터 현재 테스트항목에 대한 비트의 페일된 어드레스를 입력하여 최종 테스트의 페일 어드레스를 저장하기 위한 저장부와; 상기 로우 및 칼럼어드레스 페일체크부로부터 출력되는 로우 및 칼럼 어드레스페일 감지신호를 입력하여 상기 센스콘트롤수단으로 페일발생신호를 출력하는 페일발생신호 출력부로 이루어지는 반도체 메모리소자의 테스트장치를 제공하는 것을 특징으로 한다.

본 발명의 실시예에 있어서, 상기 로우어드레스 페일체크부는 현제 테스트하는 페일된 어드레스의 비트수를 저장하기 위한 로우 어드레스 페일 카운트 메모리와; 롱 사이클 테스트중 현재 테스트하는 항목에 대한 비트의 페일 여부를 저장하기 위한 제1 로우 라인 마스크 메모리와; 이전 테스트 결과로서의 MRD 파일로부터 페일된 어드레스에 대한 정보를 저장하고 있는 제2 로우 라인 마스크 메모리와; 상기 로우어드레스 페일카운트 메모리의 페일된 어드레스를 입력하여 상기 센스 콘트롤수단의 출력신호에 의해 어드레스의 페일 및 패스를 판정하는 어드레스패스/페일 판정수단과; 상기 제1 및 제2 로우 마스크 메모리의 출력을 입력하여 로우어드레스 페일을 감지하는 페일감지수단을 포함한다.

상기 어드레스 패스/페일판정수단은 한 어드레스에 대한 페일 비트의 최대 발생 회수를 저장하는 레지스터와; 상기 센스 콘트롤 수단의 페일 비트 발생 신호를 입력으로하여 페일된 비트 수를 증가시키는 라인 페일 카운터부와; 상기 레지스터의 값과 라인 페일 카운터부의 값을 비교하여 비트의 페일 여부신호를 상기 제1 로우라인 마스크메모리로 출력하는 비교수단으로 이루어지고, 상기 어드레스 페일 감지부는 상기 제1 및 제2로우 마스크 메모리의 출력을 입력하여 로우어드레스 페일감지신호를 발생하는 오아 게이트로 구성된다.

본 발명의 실시예에 있어서, 상기 컬럼어드레스 페일체크부는 현재 테스트하는 페일된 어드레스의 비트수를 저장하기 위한 컬럼 어드레스 페일 카운트 메모리와; 롱 사이클 테스트중 현재 테스트하는 항목에 대한 비트의 페일 여부를 저장하기 위한 제1 컬럼 라인 마스크 메모리와; 이전 테스트 결과로서의 MRD 파일로부터 페일된 어드레스에 대한 정보를 저장하고 있는 제2 컬럼 라인 마스크 메모리와; 상기 컬럼어드레스 페일카운트 메모리의 페일된 어드레스를 입력하여 상기 센스 콘트롤수단의 출력신호에 의해 어드레스의 페일 및 패스를 판정하는 어드레스패스/페일 판정수단과; 상기 제1 및 제2컬럼 마스크 메모리의 출력을 입력하여 컬럼어드레스 페일을 감지하는 페일감지수단을 포함한다.

상기 어드레스 패스/페일판정수단은 한 어드레스에 대한 페일 비트의 최대 발생 회수를 저장하는 레지스터와; 상기 센스 콘트롤 수단의 페일 비트 발생 신호를 입력으로하여 페일된 비트 수를 증가시키는 라인 페일 카운터부와; 상기 레지스터의 값과 라인 페일 카운터부의 값을 비교하여 비트의 페일여부신호를 상기 제1컬럼라인 마스크메모리로 출력하는 비교수단으로 이루어지고, 상기 어드레스 페일감지부는 상기 제1 및 제2컬럼 마스크 메모리의 출력을 입력하여 로우어드레스 페일 감지신호를 발생하는 오아 게이트로 구성된다.

본 발명의 실시예에 있어서, 상기 페일 어드레스저장부는 상기 로우 및 칼럼어드레스 페일체크부로부터 신호를 입력하는 오아 게이트와; 상기 오아 게이트의 출력에 의해 어드레스를 증가시키는 어드레스 카운터와; 상기 어드레스 카운터의 출력을 입력하여 페일된 어드레스의 번지 값을 저장하고 모니터링을 위해 출력하는 페일 어드레스 메모리로 구성되고, 상기 페일발생신호 출력부는 상기 로우 및 칼럼어드레스 페일감지신호를 입력하여 페일발생신호를 상기 감지 콘트롤수단으로 출력하는 오아 게이트로 구성된다.

또한, 본 발명은 반도체 메모리소자의 테스트를 통해 패스/페일 판정을 하고 페일 어드레스를 페일 메모리에 저장시키는 반도체 메모리소자의 테스터방법에 있어서, 초기화시키는 단계와; 프로우브 테스트동작까지에서 얻어진 페일된 어드레스를 저장하는 단계와; 어드레스를 입력하여 롱사이클 테스트를 수행하여, 프로우브 테스트까지 페일 어드레스로 저장된 어드레스에 대하여는 테스트를 스킵하고, 패스된 어드레스의 비트에 대하여는 테스트를 실시하는 단계와; 상기 테스트를 실시하는 단계의 테스트에서 페일 비트의 발생 빈도수에 의존하여 어드레스의 패스/페일을 판정하는 단계와; 상기 어드레스의 패스/페일을 판정결과 페일된 어드레스만을 페일 메모리에 저장시키는 단계를 포함하는 반도체 메모리소자의 테스트 방법을 제공하는 것을 특징으로 한다.

[실시예]

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

제2도는 본발명의 실시예에 따른 페일 어드레스 마스크기능을 갖는 반도체 메모리소자의 테스트장치의 회로도를 도시한 것이다.

제2도를 참조하면, 본 발명의 반도체 메모리소자의 테스트장치는 테스트 되어지는 메모리의 어드레스에 대한 비트 페일 여부를 체크함과 동시에 페일된 어드레스에 대하여는 테스트를 하지 않고 스킵하도록 하는 센스 콘트롤 수단(70)과, 상기 센스 콘트롤수단(70)의 출력과 로우 어드레스를 입력하여 로우 어드레스의 페일발생을 체크하기 위한 로우어드레스 페일체크부(1)와, 상기 센스 콘트롤수단(70)의 출력과 칼럼어드레스를 입력하여 칼럼 어드레스의 페일발생을 체크하기 위한 칼럼 어드레스 페일체크부(2) 및 로우 및 칼럼 어드레스 및 상기 로우 및 칼럼어드레스 페일체크부(1,2)으로부터 현재 테스트항목에 대한 비트의 페일된 어드레스를 입력하여 최종 테스트의 페일 어드레스를 저장하기 위한 저장부(3)와, 상기 로우 및 칼럼어드레스 페일 체크부(1,2)로부터 출력되는 로우 및 칼럼 어드레스페일 감지 신호를 입력하여 상기 센스콘트롤수단(70)으로 페일발생신호를 출력하는 페일발생신호 출력부(4)로 이루어진다.

상기 로우어드레스 페일체크부(1)는 현재 테스트하는 페일된 어드레스의 비트수를 저장하기 위한 로우 어드레스 페일 카운트 메모리(10)와, 롱 사이클 테스트중 현재 테스트하는 항목에 대한 비트의 페일 여부를 저장하기 위한 제1 로우라인 마스크 메모리(20)와, 이전 테스트 결과로서의 MRD 파일로부터 페일된 어드레스에 대한 정보를 저장하고 있는 제2 로우 라인 마스크 메모리(30)와, 상기 로우어드레스 페일카운트 메모리(10)의 페일된 어드레스를 입력하여 상기 센스 콘트롤수단(70)의 출력신호에 의해 어드레스의 페일 및 패스를 판정하는 어드레스패스/페일 판정수단 및 상기 제1 및 제2로우 마스크 메모리(20, 30)의 출력을 입력하여 로우어드레스 페일을 감지하는, 오아 게이트(OR1)로 구성된 페일감지수단을 포함한다.

상기 어드레스 패스/페일판정수단은 한 어드레스에 대한 페일 비트의 최대발생 회수를 저장하는 레지스터(50)와, 상기 센스 콘트롤 수단(70)의 페일 비트 발생 신호를 입력으로하여 페일된 비트 수를 증가시키는 라인 페일 카운터부(40)와, 상기 레지스터(50)의 값과 라인 페일 카운터부(40)의 값을 비교하여 비트의 페일여부신호를 상기 제1로우라인 마스크메모리(20)로 출력하는 비교수단(60)으로 이루어진다.

상기 칼럼 어드레스 페일체크부(2)도 상기 로우어드레스 페일체크부(1)와 마찬가지로 구성되어 동일하게 동작한다.

페일 어드레스저장부(3)는 상기 로우 및 칼럼어드레스 페일체크부(1, 2)의 비교수단(60, 61')의 출력을 입력하는 오아 게이트(OR3)와, 상기 오아 게이트(OR3)의 출력에 의해 어드레스를 증가시키는 어드레스 카운터(200)와, 상기 어드레스 카운터(200)의 출력을 입력하여 페일된 어드레스의 번지 값을 저장하고 모니터링을 위해 출력하는 페일 어드레스 메모리(100)로 구성된다.

상기 페일발생신호 출력부(4)는 상기 로우 및 칼럼어드레스 페일감지신호를 발생하는 오아 게이트(OR1, OR1')의 출력을 입력하여 페일발생신호를 상기 감지 콘트롤수단(70)으로 출력하는 오아 게이트(OR4')로 구성된다.

상기한 바와같은 구성을 갖는 테스트장치의 동작을 설명하면, 롱사이클이전의 동작은 종래와 동일하다.

롱 사이클 테스트를 개시하여 로우 및 컬럼라인 페일 카운터 메모리(10, 10')와, 제1 로우 및 컬럼라인 마스크 메모리(20, 20')와, 라인 페일 카운터(40, 40')를 클리어시킨 후, 상기 레지스터(50, 50')를 소정의 값으로 세팅시킨다. 이어, 제2 로우 라인 마스크 메모리(30)에 이전에 테스트하여 페일 판정된 어드레스에 대한 MRD데이타를 기억시킨다.

로우 어드레스가 인가되어지면 제1 및 제2의 로우 라인 마스크 메모리(20, 30)로부터 어드레스에 해당하는 신호가 출력되어 제1 OR게이트(OR1)에 입력된다. 또한, 컬럼 어드레스가 인가되어지면 제1 및 제2의 컬럼라인 마스크 메모리(20', 30')로부터 어드레스에 해당하는 신호가 출력되어 제2 OR게이트(OR2)에 입력된다.

이때, 제2 로우 및 컬럼 마스크 메모리(30)의 출력이 "1"이라면 즉, 앞선 테스트 결과가 패일 어드레스일 경우에는 OR 게이트(OR1, OR1')의 출력이 "1"이 되며, 하이상태의 오아 게이트(OR1, 또는 OR1')의 출력이 오아 게이트(OR2)를 통해 센스 콘트롤수단(70)에 인가되므로, 센스 콘트롤수단(70)은 테스트되기 위해 메모리에 인가되어지는 어드레스를 스킵하여 다음 어드레스를 테스트하게 된다.

한편, 제2 로우 및 컬럼 라인 마스크 메모리(30)의 출력이 "0"이라면 즉,앞선 테스트 결과가 페일 어드레스가 아닌 경우이므로, OR게이트(OR1, OR')의 출력은 "0"이 된다.

우선 칼럼 어드레스에 대하여는 페일이 발생하지 않았다고 가정하면, 제2 OR게이트(OR2)의 출력이 "0" 되고, 센스 콘트롤(70)에 인가된다. 이때 센스 콘트롤(70)은 테스트되어지는 메모리의 입력된 어드레스에 해당하는 비트를 테스트하기 시작하여 페일이 발생하는지를 검사하고 페일 어드레스에 대하여 페일 데이터를 발생시킨다.

페일이 발생하면 라인 페일 카운터부(40)의 카운트업 신호를 인가하여 라인페일 카운터부(40)를 업 카운팅시킨다. 페일 발생 검사를 반복하여 수행하고, 비트일이 발생될 때마다 라인 페일 카운터를 업시킨다.

한편 라인 페일 카운터부(40)의 출력은 라인 페일 카운트 메모리(10)에 저장됨과 동시에 비교수단(60)의제 1 입력단(A)으로 인가된다. 비교수단(60)은 제 2 입력단(B)를 통해 입력된 레지스터(50)에 저장된 값과 비교하여 제1 입력단(A), 즉 라인 페일 카운터(40)의 값이 클 경우에만 "1" 상태의 출력을 발생시킨다.(S5)

비교수단(60)의 출력은 노드A로 인가되어 제1 OR게이트(OR1)에 인가되고, 제1 로우 라인 마스크 메모리(20)에 저장된다. 제1 로우 라인 마스크 메모리(20)의 값이 "1"이되므로 센스 콘트롤(70)은 테스트를 멈추고 현재의 어드레스를 스킵하여 다음 어드레스를 체크하게 된다.

동시에 페일 어드레스 저장부(3)에서는 제1로우 마스크 메모리(20)와, 제1 칼럼 마스크 메모리(20')의 값이 1로 세팅되어지는 시점에서 OR게이트(OR3)의 출력이 "1"의 상태가 되므로 어드레스 카운터(200)을 업 카운팅시킨다. 어드레스 카운터(200)의 출력값이 지정하는 페일 어드레스 메모리에 현재 테스트한 메모리의 페일된 어드레스 값이 기록되어지므로 현재의 테스트에서 페일된 어드레스가 페일 메모리에 저장된다.

칼럼 어드레스에 페일이 발생되지 않은 경우에도 상기와 동일하게 동작을 하며, 본 발명은 상기한 바와같은 동작을 반복하여 어드레스를 증가시키면서 테스트를 실시하게 된다.

이후, 다른 항목의 롱사이클 테스트를 실시하기 위해 로우 및 칼럼 라인 페일 카운터 메모리(10, 10')와, 라인 페일 카운터(40)를 클리어하고, 동일한 동작을 수행한다. 최종적인 테스트가 끝나게 되면 페일 메모리에는 롱사이클 테스트에서 페일된 어드레스에 대한 정보가 입력되게 된다.

이에 따라 이전에 행하여진 테스트에서 페일 판정된 어드레스는 어드레스 마스크 메모리에 기입되어지므로 현재의 테스트에서는 테스트되어지지 않으며, 현재에 실시되어지는 테스트에서 페일되어진 어드레스 값만을 페일 어드레스 메모리에 기억시키므로써 현재의 테스트에서 발생되어지는 페일 어드레스에 대한 정보를 얻을 수 있게 된다.

상기한 바와같은 본 발명에 따르면, 기존의 테스터에 페일된 어드레스를 마스크시키기 위한 소정의 하드웨어를 첨가하므로써 프로우브 테스트에서 페일된 어드레스를 마스크시켜 롱사이클 테스트에서는 테스트되어지지 않도록 한다. 이에 따라 프로우브 테스트시 생성된 MRD 데이터와 롱 사이클 테스트에서 생성된 MRD데이타가 섞여 리페어가능 및 불가능에대한 판별 문제가 해결된다.

또한 페일 어드레스 메모리는 롱사이클 테스트에서 페일된 어드레스만을 기억시키기 위한 공간만이 필요하게 되어, 복수의 항목을 테스트하는 롱사이클 테스트에서 필요로는 페일 메모리의 용량이 종래에 비해 낮은 가격에서 복수의 항목에 대한 롱 사이클 테스트를 가능하게 한다.

Claims (10)

1. 반도체소자를 테스트하여 패스/페일 판정하고 페일 어드레스를 저장하는 반도체 메모리소자의 테스트장치에 있어서,

   테스트 되어지는 메모리의 어드레스에 대한 비트 페일 여부를 체크함과 동시에 페일된 어드레스에 대하여는 테스트를 하지 않고 스킵하도록 하는 센스 콘트롤 수단과;

   상기 센스 콘트롤수단의 출력과 로우 어드레스를 입력신호로하여 로우 어드레스의 페일발생을 체크하기 위한 로우어드레스 페일체크부와;

   상기 센스 콘트롤수단의 출력과 칼럼어드레스를 입력하여 칼럼 어드레스의 페일발생을 체크하기 위한 칼럼어드레스 페일체크부;

   로우 및 칼럼 어드레스 및 상기 로우 및 칼럼어드레스 페일체크부으로부터 현재 테스트항목에 대한 비트의 페일된 어드레스를 입력하여 최종 테스트의 페일 어드레스를 저장하기 위한 저장부와;

   상기 로우 및 칼럼어드레스 페일체크부로부터 출력되는 로우 및 칼럼 어드레스페일 감지신호를 입력하여 상기 센스콘트롤수단으로 페일발생신호를 출력하는 페일발생신호 출력부로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 테스트 장치.
2. 제1항에 있어서, 상기 로우어드레스 페일체크부는

   현재 테스트하는 페일된 어드레스의 비트수를 저장하기 위한 로우 어드레스페일 카운트 메모리와;

   롱 사이클 테스트중 현재 테스트하는 항목에 대한 비트의 페일 여부를 저장하기 위한 제1 로우 라인 마스크 메모리와;

   이전 테스트 결과로부터 페일된 어드레스에 대한 정보를 저장하고 있는 제2 로우 라인 마스크 메모리와;

   상기 로우어드레스 페일카운트 메모리의 페일된 어드레스를 입력하여 상기 센스 콘트롤수단의 출력신호에 의해 어드레스의 페일 및 패스를 판정하는 어드레스패스/페일 판정수단과;

   상기 제1 및 제2로우 마스크 메모리의 출력을 입력하여 로우어드레스 페일을 감지하는 페일감지수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
3. 제2항에 있어서, 상기 어드레스 패스/페일판정수단은

   한 어드레스에 대한 페일 비트의 최대 발생 회수를 저장하는 레지스터와;

   상기 센스 콘트롤 수단의 페일 비트 발생 신호를 입력으로하여 페일된 비트수를 증가시키는 라인 페일 카운터부와;

   상기 레지스터의 값과 라인 페일 카운터부의 값을 비교하여 비트의 페일여부 신호를 상기 제1로우라인 마스크메모리로 출력하는 비교수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
4. 제2항에 있어서, 상기 어드레스 페일감지부는 상기 제 1 및 제2로우 마스크 메모리의 출력을 입력하여 로우어드레스 페일감지신호를 발생하는 오아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
5. 제1항에 있어서, 상기 컬럼어드레스 페일체크부는

   현재 테스트하는 페일된 어드레스의 비트수를 저장하기 위한 컬럼 어드레스 페일 카운트 메모리와;

   롱 사이클 테스트중 현재 테스트하는 항목에 대한 비트의 페일 여부를 저장하기 위한 제1 컬럼 라인 마스크 메모리와;

   이전 테스트 결과로서 페일된 어드레스에 대한 정보를 저장하고 있는 제2 컬럼 라인 마스크 메모리와;

   상기 컬럼어드레스 페일카운트 메모리의 페일된 어드레스를 입력하여 상기 센스 콘트롤수단의 출력신호에 의해 어드레스의 페일 및 패스를 판정하는 어드레스 패스/페일 판정수단과;

   상기 제1 및 제2컬럼 마스크 메모리의 출력을 입력하여 컬럼어드레스 페일을 감지하는 페일감지수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
6. 제5항에 있어서, 상기 어드레스 패스/페일판정수단은

   한 어드레스에 대한 페일 비트의 최대 발생 회수를 저장하는 레지스터와;

   상기 센스 콘트롤 수단의 페일 비트 발생 신호를 입력으로하여 페일된 비트수를 증가시키는 라인 페일 카운터부와;

   상기 레지스터의 값과 라인 페일 카운터부의 값을 비교하여 비트의 페일여부 신호를 상기 제1컬럼라인 마스크메모리로 출력하는 비교수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
7. 제5항에 있어서, 상기 어드레스 페일감지부는 상기 제1 및 제2컬럼 마스크 메모리의 출력을 입력하여 로우어드레스 페일감지신호를 발생하는 오아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
8. 제1항에 있어서, 상기 페일 어드레스저장부는

   상기 로우 칼럼어드레스 페일체크부로부터 신호를 입력하는 오아 게이트와;

   상기 오아 게이트의 출력에 의해 어드레스를 증가시키는 어드레스 카운터와;

   상기 어드레스 카운터의 출력을 입력하여 페일된 어드레스의 번지 값을 저장하고 모니터링을 위해 출력하는 페일 어드레스 메모리로 구성되는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
9. 제1항에 있어서, 상기 페일발생신호 출력부는 상기 로우 및 칼럼어드레스 페일감지신호를 입력하여 페일발생신호를 상기 감지 콘트롤수단으로 출력하는 오아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 테스트장치.
10. 반도체 메모리소자의 테스트를 통해 패스/페일 판정을 하고 페일 어드레스를 페일 메모리에 저장시키는 반도체 메모리소자의 테스트방법에 있어서,

    초기화시키는 단계와;

    프로우브 테스트동작까지에서 얻어진 페일된 어드레스를 저장하는 단계와;

    어드레스를 입력하여 프로우브 테스트까지 페일 어드레스로 저장된 어드레스에 대하여는 테스트를 스킵하고, 패스된 어드레스의 비트에 대하여는 테스트를 실시하는 단계와;

    상기 테스트를 실시하는 단계의 테스트에서 페일 비트의 발생 빈도수에 의존하여 어드레스의 패스/페일을 판정하는 단계와;

    상기 어드레스의 패스/페일을 판정결과 페일된 어드레스만을 페일 메모리에 저장시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 테스트 방법.

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