JPH0855498A - メモリテスタの書込み制御回路 - Google Patents
メモリテスタの書込み制御回路Info
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- JPH0855498A JPH0855498A JP6209192A JP20919294A JPH0855498A JP H0855498 A JPH0855498 A JP H0855498A JP 6209192 A JP6209192 A JP 6209192A JP 20919294 A JP20919294 A JP 20919294A JP H0855498 A JPH0855498 A JP H0855498A
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Abstract
(57)【要約】
【目的】 複数ｎ個のＩＣメモリ５の同時テストにおい
て、複数［Ｓ］回の繰り返しテスト以前に不良と判定さ
れたＩＣメモリ５に対して、その判定以後は書込みを禁
止して記憶機能の破壊の進行を防止し、判定以後は読出
しと判定のみを［Ｓ］回まで繰り返す。 【構成】 書込み制御回路６は、メモリ部４に対してそ
れぞれ設けたパイプライン制御回路61と、メモリ部４よ
り読出しされるフエイルデータ［ＤF]を、イネーブル信
号［ＷＥ］をマスクするマスク信号［ＭＫ］として、波
形生成部31に対して出力するマスク信号発生回路62およ
びパイプライン制御回路61の出力段数とマスク信号［Ｍ
Ｋ］の出力先を設定する動作モードレジスタなどにより
構成される。
て、複数［Ｓ］回の繰り返しテスト以前に不良と判定さ
れたＩＣメモリ５に対して、その判定以後は書込みを禁
止して記憶機能の破壊の進行を防止し、判定以後は読出
しと判定のみを［Ｓ］回まで繰り返す。 【構成】 書込み制御回路６は、メモリ部４に対してそ
れぞれ設けたパイプライン制御回路61と、メモリ部４よ
り読出しされるフエイルデータ［ＤF]を、イネーブル信
号［ＷＥ］をマスクするマスク信号［ＭＫ］として、波
形生成部31に対して出力するマスク信号発生回路62およ
びパイプライン制御回路61の出力段数とマスク信号［Ｍ
Ｋ］の出力先を設定する動作モードレジスタなどにより
構成される。
Description
【０００１】
【産業上の利用分野】この発明は、複数個のＩＣメモリ
（以下ＤＵＴ）を同時にテストするメモリテスタにおい
て、ＩＣメモリに対するテストデータの書込みを制御す
る制御回路に関する。
（以下ＤＵＴ）を同時にテストするメモリテスタにおい
て、ＩＣメモリに対するテストデータの書込みを制御す
る制御回路に関する。
【０００２】
【従来の技術】ＩＣメモリは、製作後、メモリテスタに
よりテストデータを書込み／読出しし、読出しデータと
書込みデータとを比較して記憶性能の良否がテストされ
る。ただしＲＯＭ系デバイスは、テストにおいて、１回
の書込みのみではテストデータは確実に記憶されないの
で、書込みを複数回連続して行った後、読出して良否を
判定し、さらにこれを複数回繰り返してテストされてい
る。一方、最近におけるＩＣメモリの生産量の増加に対
応してテストのスループットを向上するために、複数個
のＩＣメモリが同時にテストされている。図２は、複数
ｎ個のＤＵＴ５を同時にテストするメモリテスタ１０の
要部の概略構成を示す。メモリテスタ１０は、コンピュ
ータ（ＣＰＵ）１、パターン発生器２、複数ｎ組のテス
ト回路３-1〜３-n、および各テスト回路３に共通のフエ
イル・メモリ（Ｆ・ＭＥＭ）41を有するメモリ部４とを
具備する。各テスト回路３-1〜３-nは同一の構成で、複
数のフォーマッタ311 を有する波形生成部31と、各フォ
ーマッタ311 に接続された複数のドライブアンプ321 を
有するピンエレクトロニクス回路32、およびコンパレー
タ（ＣＯＭＰ）331 とレジスタ（ＲＧ）332 よりなる判
定部33とにより構成され、各ドライブアンプ321 は、複
数ｎ個の被検査のＩＣメモリ（ＤＵＴ＃１〜＃ｎで示
す）の、対応するアドレス入力端子Ａi ，データ入力端
子Ｄi と書込みイネーブル端子ＷＥとに、各コンパレー
タ331 は対応するデータ出力端子ＤO にそれぞれ接続さ
れる。またパターン発生器２より各コンパレータ331 に
対して、判定に必要な期待データ［ＤK]が与えられる。
よりテストデータを書込み／読出しし、読出しデータと
書込みデータとを比較して記憶性能の良否がテストされ
る。ただしＲＯＭ系デバイスは、テストにおいて、１回
の書込みのみではテストデータは確実に記憶されないの
で、書込みを複数回連続して行った後、読出して良否を
判定し、さらにこれを複数回繰り返してテストされてい
る。一方、最近におけるＩＣメモリの生産量の増加に対
応してテストのスループットを向上するために、複数個
のＩＣメモリが同時にテストされている。図２は、複数
ｎ個のＤＵＴ５を同時にテストするメモリテスタ１０の
要部の概略構成を示す。メモリテスタ１０は、コンピュ
ータ（ＣＰＵ）１、パターン発生器２、複数ｎ組のテス
ト回路３-1〜３-n、および各テスト回路３に共通のフエ
イル・メモリ（Ｆ・ＭＥＭ）41を有するメモリ部４とを
具備する。各テスト回路３-1〜３-nは同一の構成で、複
数のフォーマッタ311 を有する波形生成部31と、各フォ
ーマッタ311 に接続された複数のドライブアンプ321 を
有するピンエレクトロニクス回路32、およびコンパレー
タ（ＣＯＭＰ）331 とレジスタ（ＲＧ）332 よりなる判
定部33とにより構成され、各ドライブアンプ321 は、複
数ｎ個の被検査のＩＣメモリ（ＤＵＴ＃１〜＃ｎで示
す）の、対応するアドレス入力端子Ａi ，データ入力端
子Ｄi と書込みイネーブル端子ＷＥとに、各コンパレー
タ331 は対応するデータ出力端子ＤO にそれぞれ接続さ
れる。またパターン発生器２より各コンパレータ331 に
対して、判定に必要な期待データ［ＤK]が与えられる。
【０００３】テストにおいては、ＣＰＵ１のプログラム
の実行により、パターン発生器２は、複数［Ｎ］回連続
したテスト用のパターンデータ（アドレス信号［ＡＤ］
と制御信号［ＣＯＮＴ］、およびテストデータ［Ｄi]）
をそれぞれ発生する。ＤＵＴのアドレス，データ，書込
みイネーブル［ＷＥ] に割付けられたピンに対し、フォ
ーマッタはそれぞれアドレス信号［ＡＤ］，テストデー
タ［Ｄi]，制御信号［ＣＯＮＴ］を供給する。これが終
了すると、各ＤＵＴから読出された読出しデータ［Ｄ0]
が各ＣＯＭＰ331 に入力して期待データ［ＤK]と比較さ
れ、両者が不一致のときは不良と判定され、その不良デ
ータ［ＤF]はＲＧ332 に一時記憶されるとともにメモリ
部４に転送されてＦ・ＭＥＭ41に記憶される。また、両
者が一致したときは良品と判定され、ＲＧ332 とＦ・Ｍ
ＥＭ41にはなにも記憶されない。上記において、＃１〜
＃ｎの各ＤＵＴの特性にはバラツキがあるために、記憶
性能の安定化には遅速があり、一度のテストデータ［Ｄ
i]の連続書込みで安定化して良品と判定されるものや、
安定化せず不良と判定されるものなどまちまちである。
このために、さらに［Ｎ］回の連続書込みを［Ｓ］回ま
で繰り返し、繰り返しの都度良否を判定し、［Ｓ］回の
テストが終了した後、Ｆ・ＭＥＭ41に記憶されている各
不良データ［ＤF]はＣＰＵ１に対して送出され、これよ
り各ＤＵＴの良否の評価データが出力される。
の実行により、パターン発生器２は、複数［Ｎ］回連続
したテスト用のパターンデータ（アドレス信号［ＡＤ］
と制御信号［ＣＯＮＴ］、およびテストデータ［Ｄi]）
をそれぞれ発生する。ＤＵＴのアドレス，データ，書込
みイネーブル［ＷＥ] に割付けられたピンに対し、フォ
ーマッタはそれぞれアドレス信号［ＡＤ］，テストデー
タ［Ｄi]，制御信号［ＣＯＮＴ］を供給する。これが終
了すると、各ＤＵＴから読出された読出しデータ［Ｄ0]
が各ＣＯＭＰ331 に入力して期待データ［ＤK]と比較さ
れ、両者が不一致のときは不良と判定され、その不良デ
ータ［ＤF]はＲＧ332 に一時記憶されるとともにメモリ
部４に転送されてＦ・ＭＥＭ41に記憶される。また、両
者が一致したときは良品と判定され、ＲＧ332 とＦ・Ｍ
ＥＭ41にはなにも記憶されない。上記において、＃１〜
＃ｎの各ＤＵＴの特性にはバラツキがあるために、記憶
性能の安定化には遅速があり、一度のテストデータ［Ｄ
i]の連続書込みで安定化して良品と判定されるものや、
安定化せず不良と判定されるものなどまちまちである。
このために、さらに［Ｎ］回の連続書込みを［Ｓ］回ま
で繰り返し、繰り返しの都度良否を判定し、［Ｓ］回の
テストが終了した後、Ｆ・ＭＥＭ41に記憶されている各
不良データ［ＤF]はＣＰＵ１に対して送出され、これよ
り各ＤＵＴの良否の評価データが出力される。
【０００４】上記のテスト方法においては、ＩＣメモリ
５が［Ｓ］回の繰り返しテスト以前に良品と判定された
場合でも、他の不良と判定されたＩＣメモリとともに、
［Ｓ］回まで書込み、読出しおよび判定が繰り返され
る。しかしＩＣメモリ５には、ＥＥＰ−ＲＯＭ（電気的
に消去・再書込み可能な読出し専用メモリ）のように、
書込み回数が増えるとアクセス速度が低下するものがあ
り、これが良品と判定された以後は、テストデータ［Ｄ
i]の書込みを禁止するか、またはテストそのものを停止
することが望ましい。これに対して、良品と判定された
以後のテストデータの書込みを停止する方法が考案さ
れ、この発明の特許出願人により「ＥＥＰＲＯＭの同時
テスト方法」として特許出願される予定である。図３
は、その要旨を説明するもので、各判定時点で波形生成
部33のレジスタ332 に記憶されている不良データ［ＤF]
の有無を検出し、これがないときはＩＣメモリ５は良品
と判定されているので、レジスタ332 より停止信号［Ｓ
T]を波形生成部31に対して出力し、これによりイネーブ
ル信号［ＷＥ］の出力を禁止して書込みが停止される。
ただし、書込みが停止されても良品と判定された以後、
テストデータ［Ｄi]の読出しと、読出しデータ［ＤR]の
良否の判定がなされるが、ソフト処理上無視される。
５が［Ｓ］回の繰り返しテスト以前に良品と判定された
場合でも、他の不良と判定されたＩＣメモリとともに、
［Ｓ］回まで書込み、読出しおよび判定が繰り返され
る。しかしＩＣメモリ５には、ＥＥＰ−ＲＯＭ（電気的
に消去・再書込み可能な読出し専用メモリ）のように、
書込み回数が増えるとアクセス速度が低下するものがあ
り、これが良品と判定された以後は、テストデータ［Ｄ
i]の書込みを禁止するか、またはテストそのものを停止
することが望ましい。これに対して、良品と判定された
以後のテストデータの書込みを停止する方法が考案さ
れ、この発明の特許出願人により「ＥＥＰＲＯＭの同時
テスト方法」として特許出願される予定である。図３
は、その要旨を説明するもので、各判定時点で波形生成
部33のレジスタ332 に記憶されている不良データ［ＤF]
の有無を検出し、これがないときはＩＣメモリ５は良品
と判定されているので、レジスタ332 より停止信号［Ｓ
T]を波形生成部31に対して出力し、これによりイネーブ
ル信号［ＷＥ］の出力を禁止して書込みが停止される。
ただし、書込みが停止されても良品と判定された以後、
テストデータ［Ｄi]の読出しと、読出しデータ［ＤR]の
良否の判定がなされるが、ソフト処理上無視される。
【０００５】
【発明が解決しようとする課題】次に、ＩＣメモリ５が
［Ｓ］回の繰り返しテスト以前に不良と判定された場合
であるが、判定以後においてテストデータ［Ｄi]の書込
みが［Ｓ］回まで繰り返されると、その記憶機能が破壊
されて不良の原因の把握と、不良部分の修復に支障する
恐れがある。これに対して、不良と判定された以後は書
込みを禁止し、読出しと判定のみを［Ｓ］回まで繰り返
すことが有効と考えられる。この発明は上記に鑑みてな
されたもので、［Ｓ］回の繰り返しテスト以前に不良と
判定されたＩＣメモリに対して、その判定以後は書込み
を禁止し、［Ｓ］回まで読出しと判定とを繰り返すため
の、書込み制御回路を提供することを目的とする。
［Ｓ］回の繰り返しテスト以前に不良と判定された場合
であるが、判定以後においてテストデータ［Ｄi]の書込
みが［Ｓ］回まで繰り返されると、その記憶機能が破壊
されて不良の原因の把握と、不良部分の修復に支障する
恐れがある。これに対して、不良と判定された以後は書
込みを禁止し、読出しと判定のみを［Ｓ］回まで繰り返
すことが有効と考えられる。この発明は上記に鑑みてな
されたもので、［Ｓ］回の繰り返しテスト以前に不良と
判定されたＩＣメモリに対して、その判定以後は書込み
を禁止し、［Ｓ］回まで読出しと判定とを繰り返すため
の、書込み制御回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は上記の目的を
達成した、メモリテスタの書込み制御回路であって、前
記のメモリテスタのメモリ部に対してそれぞれ設けら
れ、パターン発生器の発生するアドレス信号と制御信号
を入力し、ＩＣメモリに対するテストデータ［Ｄi]の書
込み、読出しデータ［Ｄ0]の取り込み、および判定部の
判定の各サイクルに対応した、アドレス信号と制御信号
を出力するパイプライン制御回路と、書込みサイクルに
対応してテスタバスよりあらかじめ設定される動作モー
ドレジスタのマスクモード信号［ＭO]と、フエイルメモ
リより読出しされる不良データ［ＤF]とを論理合成し
て、書込みイネーブル信号［ＷＥ］をマスクするマスク
信号［ＭＫ］を発生し、波形生成部に対して出力するマ
スク信号発生回路、とにより構成される。
達成した、メモリテスタの書込み制御回路であって、前
記のメモリテスタのメモリ部に対してそれぞれ設けら
れ、パターン発生器の発生するアドレス信号と制御信号
を入力し、ＩＣメモリに対するテストデータ［Ｄi]の書
込み、読出しデータ［Ｄ0]の取り込み、および判定部の
判定の各サイクルに対応した、アドレス信号と制御信号
を出力するパイプライン制御回路と、書込みサイクルに
対応してテスタバスよりあらかじめ設定される動作モー
ドレジスタのマスクモード信号［ＭO]と、フエイルメモ
リより読出しされる不良データ［ＤF]とを論理合成し
て、書込みイネーブル信号［ＷＥ］をマスクするマスク
信号［ＭＫ］を発生し、波形生成部に対して出力するマ
スク信号発生回路、とにより構成される。
【０００７】
【作用】上記のメモリテスタにおいて、いまＩＣメモリ
が、［Ｓ］回に達する前に不良と判定されると、その不
良データ［ＤF]は判定部のレジスタに一時記憶されると
ともに、メモリ部に転送されてフエイルメモリに記憶さ
れる。次回以後のテストにおいて、パイプライン制御回
路は、フォーマッタからＤＵＴに書込みするサイクルに
間に合うようにフエイルメモリに対し早いサイクルでア
ドレス，制御信号を送出し、これによりメモリ部より読
出される読出しデータ［ＤR]をマスク信号［ＭＫ］とし
て波形生成部に発生する。波形生成部においては、入力
したマスク信号［ＭＫ］によりイネーブル信号［ＷＥ］
がマスクされ、このＩＣメモリに対するテストデータ
［Ｄi]の書込みが禁止される。ただし、判定以後におい
ても各ＩＣメモリよりの読出しと、読出しデータ［ＤR]
の良否の判定は［Ｓ］回まで繰り返され、この間の判定
による不良データ［ＤF]はフエイルメモリに記憶され
る。なお、読出しデータ［ＤR]はＩＣメモリのアドレス
ごとになされ、フエイルメモリには不良アドレスごとの
不良データ［ＤF]が記憶されるので、書込みの禁止は不
良アドレスに対してのみ行うことが可能である。以上に
より、［Ｓ］回に達する前に不良と判定されたＩＣメモ
リは、不良と判定された以後、テストデータの書込みが
禁止され、その分記憶機能の破壊が防止され、また、こ
の間にフエイルメモリに記憶された不良データ［ＤF]に
より、不良アドレスの不良部分が的確に把握され、その
修復などに役立つものである。
が、［Ｓ］回に達する前に不良と判定されると、その不
良データ［ＤF]は判定部のレジスタに一時記憶されると
ともに、メモリ部に転送されてフエイルメモリに記憶さ
れる。次回以後のテストにおいて、パイプライン制御回
路は、フォーマッタからＤＵＴに書込みするサイクルに
間に合うようにフエイルメモリに対し早いサイクルでア
ドレス，制御信号を送出し、これによりメモリ部より読
出される読出しデータ［ＤR]をマスク信号［ＭＫ］とし
て波形生成部に発生する。波形生成部においては、入力
したマスク信号［ＭＫ］によりイネーブル信号［ＷＥ］
がマスクされ、このＩＣメモリに対するテストデータ
［Ｄi]の書込みが禁止される。ただし、判定以後におい
ても各ＩＣメモリよりの読出しと、読出しデータ［ＤR]
の良否の判定は［Ｓ］回まで繰り返され、この間の判定
による不良データ［ＤF]はフエイルメモリに記憶され
る。なお、読出しデータ［ＤR]はＩＣメモリのアドレス
ごとになされ、フエイルメモリには不良アドレスごとの
不良データ［ＤF]が記憶されるので、書込みの禁止は不
良アドレスに対してのみ行うことが可能である。以上に
より、［Ｓ］回に達する前に不良と判定されたＩＣメモ
リは、不良と判定された以後、テストデータの書込みが
禁止され、その分記憶機能の破壊が防止され、また、こ
の間にフエイルメモリに記憶された不良データ［ＤF]に
より、不良アドレスの不良部分が的確に把握され、その
修復などに役立つものである。
【０００８】
【実施例】図１は、この発明の書込み制御回路６の一実
施例と、これを具備したメモリテスタ１０’の要部の構
成を示す。図１において、メモリテスタ１０’は、前記
した図２のメモリテスタ１０に対して書込み制御回路６
が付加される。書込み制御回路６は、メモリ部４に対し
てそれぞれ設けたパイプライン制御回路61と、２個のゲ
ート回路621,アンド回路622 が図示のように接続された
マスク信号発生回路62、および、各波形生成部31に設け
られ、書込みイネーブル信号［ＷＥ］に対するアンド回
路63とにより構成される。ただし、マスク信号発生回路
62のアンド回路622 は、前記した良品のＩＣメモリに対
する読出しデータ［ＤR]の判定禁止用のものである。
施例と、これを具備したメモリテスタ１０’の要部の構
成を示す。図１において、メモリテスタ１０’は、前記
した図２のメモリテスタ１０に対して書込み制御回路６
が付加される。書込み制御回路６は、メモリ部４に対し
てそれぞれ設けたパイプライン制御回路61と、２個のゲ
ート回路621,アンド回路622 が図示のように接続された
マスク信号発生回路62、および、各波形生成部31に設け
られ、書込みイネーブル信号［ＷＥ］に対するアンド回
路63とにより構成される。ただし、マスク信号発生回路
62のアンド回路622 は、前記した良品のＩＣメモリに対
する読出しデータ［ＤR]の判定禁止用のものである。
【０００９】以下上記の書込み制御回路６の動作を説明
すると、パイプライン制御回路61は、動作モードレジス
タに設定されたモード信号［ＭO]により、ＩＣメモリ５
に対するテストデータ［Ｄi]の書込み、読出しデータ
［Ｄ0]の取り込み、および判定部33の判定の各サイクル
に対応した、いづれかのアドレス信号と制御信号が出力
できる。まず最初のテストで読出しデータ取込時に各判
定部33により、［Ｓ］回に達する前に不良と判定された
ＩＣメモリ５があると、その不良データ［ＤF]はメモリ
部４のフエイルメモリ（Ｆ・ＭＥＭ）41に記憶される。
ここで動作モードレジスタをテストデータの書込み＋マ
スクイネーブルとすると、メモリ部に与えられるアドレ
ス，制御信号のサイクルが変わるとともに、レベル
（Ｌ）の書込みモード信号［ＭO]が出力される。次のテ
ストが開始されるとアドレスによりＦ・ＭＥＭ41より読
出されたレベル（Ｈ）の不良データ［ＤF]とモード信号
［ＭO]がゲート回路621 により、レベル（Ｌ）のマスク
信号［ＭＫ］が発生し、波形生成部31に設けたアンド回
路63の一方の端子に入力する。他方の端子に入力したレ
ベル（Ｈ）の書込みイネーブル信号［ＷＥ］は、マスク
信号［ＭＫ］とのアンド合成によりレベルが（Ｌ）とな
ってＩＣメモリ５のイネーブル端子ＷＥに印加されず、
従ってテストデータ［Ｄi]の書込みが禁止される。パイ
プライン制御回路61によりマスク信号［ＭＫ］の発生が
書込みイネーブル［ＷＥ］と分かっていることにより、
書込み禁止は不良アドレスごとに行うことができる。
すると、パイプライン制御回路61は、動作モードレジス
タに設定されたモード信号［ＭO]により、ＩＣメモリ５
に対するテストデータ［Ｄi]の書込み、読出しデータ
［Ｄ0]の取り込み、および判定部33の判定の各サイクル
に対応した、いづれかのアドレス信号と制御信号が出力
できる。まず最初のテストで読出しデータ取込時に各判
定部33により、［Ｓ］回に達する前に不良と判定された
ＩＣメモリ５があると、その不良データ［ＤF]はメモリ
部４のフエイルメモリ（Ｆ・ＭＥＭ）41に記憶される。
ここで動作モードレジスタをテストデータの書込み＋マ
スクイネーブルとすると、メモリ部に与えられるアドレ
ス，制御信号のサイクルが変わるとともに、レベル
（Ｌ）の書込みモード信号［ＭO]が出力される。次のテ
ストが開始されるとアドレスによりＦ・ＭＥＭ41より読
出されたレベル（Ｈ）の不良データ［ＤF]とモード信号
［ＭO]がゲート回路621 により、レベル（Ｌ）のマスク
信号［ＭＫ］が発生し、波形生成部31に設けたアンド回
路63の一方の端子に入力する。他方の端子に入力したレ
ベル（Ｈ）の書込みイネーブル信号［ＷＥ］は、マスク
信号［ＭＫ］とのアンド合成によりレベルが（Ｌ）とな
ってＩＣメモリ５のイネーブル端子ＷＥに印加されず、
従ってテストデータ［Ｄi]の書込みが禁止される。パイ
プライン制御回路61によりマスク信号［ＭＫ］の発生が
書込みイネーブル［ＷＥ］と分かっていることにより、
書込み禁止は不良アドレスごとに行うことができる。
【００１０】以前のリミットの甘いテストにおいてフェ
イルしたセル、または０，１のスタティックなセルまた
はライン故障がわかり、既にそのセルまたはラインの救
済処理が必要であると確定したＤＵＴは、以後のテスト
で、そのセル又はラインのフェイルが発生し続けると、
他のセルまたはラインの救済がやりづらいのでフェイル
自体をマスクする。
イルしたセル、または０，１のスタティックなセルまた
はライン故障がわかり、既にそのセルまたはラインの救
済処理が必要であると確定したＤＵＴは、以後のテスト
で、そのセル又はラインのフェイルが発生し続けると、
他のセルまたはラインの救済がやりづらいのでフェイル
自体をマスクする。
【００１１】
【発明の効果】以上の説明のとおり、この発明の書込み
信号制御回路を適用したメモリテスタにおいては、複数
［Ｓ］回の繰り返しテスト以前に不良と判定されたＩＣ
メモリは、不良と判定された以後、書込み信号制御回路
によりテストデータの書込みが禁止されて、以後におけ
るＩＣメモリの記憶機能の破壊の進行が防止されるとと
もに、フエイルメモリに記憶された不良データ［ＤF]に
より不良アドレスが的確に把握され、その解析などに役
立つ効果には大きいものがある。また、書込み回数を減
らすことができ、ＥＥＰＲＯＭ等のＤＵＴの試験段階で
の特性劣化を防ぐ。
信号制御回路を適用したメモリテスタにおいては、複数
［Ｓ］回の繰り返しテスト以前に不良と判定されたＩＣ
メモリは、不良と判定された以後、書込み信号制御回路
によりテストデータの書込みが禁止されて、以後におけ
るＩＣメモリの記憶機能の破壊の進行が防止されるとと
もに、フエイルメモリに記憶された不良データ［ＤF]に
より不良アドレスが的確に把握され、その解析などに役
立つ効果には大きいものがある。また、書込み回数を減
らすことができ、ＥＥＰＲＯＭ等のＤＵＴの試験段階で
の特性劣化を防ぐ。
【図１】図１は、この発明の書込み制御回路６の一実施
例と、これを適用したメモリテスタ１０’の要部の構成
図である。
例と、これを適用したメモリテスタ１０’の要部の構成
図である。
【図２】図２は、複数ｎ個のＩＣメモリ５を同時にテス
トするメモリテスタ１０の要部の概略構成図である。
トするメモリテスタ１０の要部の概略構成図である。
【図３】図３は、特許出願にかかる「ＥＥＰ−ＲＯＭの
同時テスト方法」の要旨の説明図である。
同時テスト方法」の要旨の説明図である。
１…コンピュータ（ＣＰＵ）、２…パターン発生器、
３，３-1〜３-n…テスト回路、31…波形生成部、311 …
フォーマッタ、32…ピンエレクトロニクス回路、321 …
ドライブアンプ、33…判定部、331 …コンパレータ、33
2 …レジスタ、333,334 …アンド回路、４…メモリ部、
41…フエイルメモリ（Ｆ・ＭＥＭ）、５…被検査のＩＣ
メモリ（ＤＵＴ）、５’…ＥＥＰ−ＲＯＭ、６…この発
明の書込み制御回路、61…パイプライン制御回路、62…
マスク信号発生回路、621 …ゲート回路、 622,63 …ア
ンド回路、１０…メモリテスタ、１０’…この発明の書
込み制御回路を具備したメモリテスタ、［ＡＤ］…アド
レス信号、［ＰＴ］…テスト用のパターンデータ、［Ｃ
ＯＮＴ］…制御信号、［Ｄi]…テストデータ、［ＤR]…
読出しデータ、［ＤK]…期待データ、［ＷＥ］…書込み
イネーブル信号、［ＤF]…不良データ、［ＭO]…モード
信号、［ＳT] …停止信号、［ＳB ］…ストローブ信
号。
３，３-1〜３-n…テスト回路、31…波形生成部、311 …
フォーマッタ、32…ピンエレクトロニクス回路、321 …
ドライブアンプ、33…判定部、331 …コンパレータ、33
2 …レジスタ、333,334 …アンド回路、４…メモリ部、
41…フエイルメモリ（Ｆ・ＭＥＭ）、５…被検査のＩＣ
メモリ（ＤＵＴ）、５’…ＥＥＰ−ＲＯＭ、６…この発
明の書込み制御回路、61…パイプライン制御回路、62…
マスク信号発生回路、621 …ゲート回路、 622,63 …ア
ンド回路、１０…メモリテスタ、１０’…この発明の書
込み制御回路を具備したメモリテスタ、［ＡＤ］…アド
レス信号、［ＰＴ］…テスト用のパターンデータ、［Ｃ
ＯＮＴ］…制御信号、［Ｄi]…テストデータ、［ＤR]…
読出しデータ、［ＤK]…期待データ、［ＷＥ］…書込み
イネーブル信号、［ＤF]…不良データ、［ＭO]…モード
信号、［ＳT] …停止信号、［ＳB ］…ストローブ信
号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06
Claims (1)
- 【請求項１】複数個のＩＣメモリを同時テストの対象と
し、パターン発生器が発生するアドレス信号と制御信
号、および複数［Ｎ］回連続するテスト用のパターンデ
ータとを入力し、書込みイネーブル信号［ＷＥ］とテス
トデータ［Ｄi]とをそれぞれ生成し、該各ＩＣメモリに
対して、該［Ｎ］回連続したテストデータ［Ｄi]を複数
［Ｓ］回繰り返して書込みする複数の波形生成部と、該
［Ｎ］回連続したテストデータ［Ｄi]の書込みの終了の
都度、各ＩＣメモリが出力する読出しデータ［Ｄ0]を期
待データ［ＤK]に比較するコンパレータと、該比較によ
り不良とされたＩＣメモリの不良データ［ＤF]を一時記
憶するレジスタとよりなる複数の判定部、および該各レ
ジスタより転送された各不良データ［ＤF]を記憶するフ
エイルメモリを有するメモリ部、とを具備するメモリテ
スタにおいて、 前記メモリ部に対してそれぞれ設けられ、前記パターン
発生器の発生するアドレス信号と制御信号を入力し、前
記各ＩＣメモリに対する前記テストデータ［Ｄi]の書込
み、前記読出しデータ［Ｄ0]の取り込み、および前記判
定部の判定の各サイクルに対応した、それぞれのモード
信号を出力するパイプライン制御回路と、該書込みサイ
クルに対応して、該パイプライン制御回路が出力する書
込みモード信号と前記フエイルメモリより読出される不
良データ［ＤF]とを論理合成して、前記イネーブル信号
［ＷＥ］をマスクするマスク信号［ＭＫ］を発生して前
記波形生成部に対して出力するマスク信号発生回路、と
により構成されたことを特徴とする、メモリテスタの書
込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209192A JPH0855498A (ja) | 1994-08-10 | 1994-08-10 | メモリテスタの書込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209192A JPH0855498A (ja) | 1994-08-10 | 1994-08-10 | メモリテスタの書込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855498A true JPH0855498A (ja) | 1996-02-27 |
Family
ID=16568882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6209192A Pending JPH0855498A (ja) | 1994-08-10 | 1994-08-10 | メモリテスタの書込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855498A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| WO2001043141A1 (fr) * | 1999-12-07 | 2001-06-14 | Advantest Corporation | Dispositif d'essai pour memoire a semi-conducteurs |
| WO2002097822A1 (fr) * | 2001-05-25 | 2002-12-05 | Advantest Corporation | Dispositif d'essai de semiconducteurs |
| KR100399771B1 (ko) * | 2001-04-26 | 2003-09-26 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 |
| JP2008186579A (ja) * | 2008-03-24 | 2008-08-14 | Advantest Corp | メモリ試験装置 |
-
1994
- 1994-08-10 JP JP6209192A patent/JPH0855498A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| WO2001043141A1 (fr) * | 1999-12-07 | 2001-06-14 | Advantest Corporation | Dispositif d'essai pour memoire a semi-conducteurs |
| KR100429444B1 (ko) * | 1999-12-07 | 2004-05-03 | 가부시키가이샤 아드반테스트 | 반도체 메모리 시험 장치 |
| US7028236B2 (en) | 1999-12-07 | 2006-04-11 | Advantest Corp. | Semiconductor memory testing device |
| KR100399771B1 (ko) * | 2001-04-26 | 2003-09-26 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로 |
| WO2002097822A1 (fr) * | 2001-05-25 | 2002-12-05 | Advantest Corporation | Dispositif d'essai de semiconducteurs |
| US6885956B2 (en) | 2001-05-25 | 2005-04-26 | Advantest Corp. | Semiconductor test apparatus |
| JP2008186579A (ja) * | 2008-03-24 | 2008-08-14 | Advantest Corp | メモリ試験装置 |
| JP4691125B2 (ja) * | 2008-03-24 | 2011-06-01 | 株式会社アドバンテスト | メモリ試験装置 |
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