JPH07320499A - メモリの試験装置およびメモリの試験方法 - Google Patents
メモリの試験装置およびメモリの試験方法Info
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- JPH07320499A JPH07320499A JP6115085A JP11508594A JPH07320499A JP H07320499 A JPH07320499 A JP H07320499A JP 6115085 A JP6115085 A JP 6115085A JP 11508594 A JP11508594 A JP 11508594A JP H07320499 A JPH07320499 A JP H07320499A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 少ないテストパターンで、短時間にメモリの
不良を試験することができる。 【構成】 パターン生成部５によりデータの並びがラン
ダムとなるテストパターンを試験メモリ６のセル数に比
例する個数生成し、メモリコントローラ２が該生成した
個数分のテストパターンに対応するデータを対象となる
メモリの各セルに書き込み、該書き込まれたデータを各
セルから読み出し、読み出されたデータと当該書き込み
データとを照合判定部４が比較照合して、メモリの不良
を判定する構成を特徴とする。
不良を試験することができる。 【構成】 パターン生成部５によりデータの並びがラン
ダムとなるテストパターンを試験メモリ６のセル数に比
例する個数生成し、メモリコントローラ２が該生成した
個数分のテストパターンに対応するデータを対象となる
メモリの各セルに書き込み、該書き込まれたデータを各
セルから読み出し、読み出されたデータと当該書き込み
データとを照合判定部４が比較照合して、メモリの不良
を判定する構成を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ等のメモリ集積
回路を試験するメモリの試験装置およびメモリの試験方
法に関するものである。
回路を試験するメモリの試験装置およびメモリの試験方
法に関するものである。
【０００２】
【従来の技術】従来、ＲＡＭ等のメモリ集積回路のテス
ト方法において、書き込んだデータの並び方に特長のあ
るパターンとして、図４のチェッカーボードパターンや
図５のストライプパターン等が用いられている。なお、
図４，図５において、１１はメモリセル、１２はデータ
である。一方、不良検出能力の高いテストパターンとし
てマーチングパターンやギャロッピングパターン等が知
られているが、これらのパターンは読み書きをするアド
レスの進め方に特長のあるパターンであり、本発明で
は、書き込んだデータの並び方に特長のあるパターンに
注目している。
ト方法において、書き込んだデータの並び方に特長のあ
るパターンとして、図４のチェッカーボードパターンや
図５のストライプパターン等が用いられている。なお、
図４，図５において、１１はメモリセル、１２はデータ
である。一方、不良検出能力の高いテストパターンとし
てマーチングパターンやギャロッピングパターン等が知
られているが、これらのパターンは読み書きをするアド
レスの進め方に特長のあるパターンであり、本発明で
は、書き込んだデータの並び方に特長のあるパターンに
注目している。
【０００３】
【発明が解決しようとする課題】図４のチェッカーボー
ドパターンや図５のストライプパターンは、いずれもメ
モリセルに物理的に規則正しくデータを書き込むもので
あり、実際にＲＡＭを使う時に書き込むデータには近く
はない。よって比較的不良検出能力が低いという欠点が
あった。
ドパターンや図５のストライプパターンは、いずれもメ
モリセルに物理的に規則正しくデータを書き込むもので
あり、実際にＲＡＭを使う時に書き込むデータには近く
はない。よって比較的不良検出能力が低いという欠点が
あった。
【０００４】また、一般的に不良検出能力の高いテスト
パターンほどパターン数が多くなる傾向があり、特に、
ギャロッピングパターン等は、メモリセル数をＮとした
時、Ｎ２に比例してパターン数が多くなり、最近ではメ
モリが大容量化しているため試験時間が非常に長くかか
ってしまい、研究開発用や不良解析用としてしか用いら
れていない。よって、量産用に、比較的パターン数の少
ないテスト（Ｎに比例するパターン数）で不良検出能力
を上げることが望まれている。
パターンほどパターン数が多くなる傾向があり、特に、
ギャロッピングパターン等は、メモリセル数をＮとした
時、Ｎ２に比例してパターン数が多くなり、最近ではメ
モリが大容量化しているため試験時間が非常に長くかか
ってしまい、研究開発用や不良解析用としてしか用いら
れていない。よって、量産用に、比較的パターン数の少
ないテスト（Ｎに比例するパターン数）で不良検出能力
を上げることが望まれている。
【０００５】本発明は、上記の問題点を解消するために
なされたもので、第１の目的は、データの並びがランダ
ムとなるテストパターンを試験するメモリのセル数に比
例する個数生成し、該生成した個数分のテストパターン
に対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、当該
書き込みデータと比較照合して、メモリの不良を判定す
ることにより、少ないテストパターンで、短時間にメモ
リの不良を試験することができるメモリの試験装置を提
供することである。
なされたもので、第１の目的は、データの並びがランダ
ムとなるテストパターンを試験するメモリのセル数に比
例する個数生成し、該生成した個数分のテストパターン
に対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、当該
書き込みデータと比較照合して、メモリの不良を判定す
ることにより、少ないテストパターンで、短時間にメモ
リの不良を試験することができるメモリの試験装置を提
供することである。
【０００６】第２の目的は、データの並びがランダムと
なるテストパターンを試験するメモリのセル数に比例す
る個数生成し、該生成した個数分のテストパターンの反
転パターンに対応するデータを対象となるメモリの各セ
ルに書き込み、該書き込まれたデータを各セルから読み
出し、当該書き込みデータと比較照合して、メモリの不
良を判定することにより、より少ないテストパターン
で、短時間にメモリの不良を試験することができるメモ
リの試験装置を提供することである。
なるテストパターンを試験するメモリのセル数に比例す
る個数生成し、該生成した個数分のテストパターンの反
転パターンに対応するデータを対象となるメモリの各セ
ルに書き込み、該書き込まれたデータを各セルから読み
出し、当該書き込みデータと比較照合して、メモリの不
良を判定することにより、より少ないテストパターン
で、短時間にメモリの不良を試験することができるメモ
リの試験装置を提供することである。
【０００７】第３の目的は、データの並びがランダムと
なるテストパターンを試験するメモリのセル数に比例す
る個数生成し、該生成した個数分のテストパターンのパ
ターンに対応するデータを対象となるメモリの各セルに
対して書き込みアドレスをランダムに設定しながら書き
込み、該書き込まれたデータを各セルから読み出し、当
該書き込みデータと比較照合して、メモリの不良を判定
することにより、より少ないテストパターンで、短時間
にメモリの不良を試験することができるメモリの試験装
置を提供することである。
なるテストパターンを試験するメモリのセル数に比例す
る個数生成し、該生成した個数分のテストパターンのパ
ターンに対応するデータを対象となるメモリの各セルに
対して書き込みアドレスをランダムに設定しながら書き
込み、該書き込まれたデータを各セルから読み出し、当
該書き込みデータと比較照合して、メモリの不良を判定
することにより、より少ないテストパターンで、短時間
にメモリの不良を試験することができるメモリの試験装
置を提供することである。
【０００８】第４の目的は、データの並びがランダムと
なるテストパターンを試験するメモリのセル数に比例す
る個数生成し、該生成した個数分のテストパターンに対
応するデータを対象となるメモリの各セルに書き込み、
該書き込まれたデータを各セルから読み出し、当該書き
込みデータと比較照合して、メモリの不良を判定するこ
とにより、少ないテストパターンで、短時間にメモリの
不良を試験することができるメモリの試験方法を提供す
ることである。
なるテストパターンを試験するメモリのセル数に比例す
る個数生成し、該生成した個数分のテストパターンに対
応するデータを対象となるメモリの各セルに書き込み、
該書き込まれたデータを各セルから読み出し、当該書き
込みデータと比較照合して、メモリの不良を判定するこ
とにより、少ないテストパターンで、短時間にメモリの
不良を試験することができるメモリの試験方法を提供す
ることである。
【０００９】
【課題を解決するための手段】本発明に係る第１の発明
は、データの並びがランダムとなるテストパターンをメ
モリのセル数Ｎに比例する個数分生成する生成手段と、
この生成手段により生成されたテストパターンに対応す
るデータを前記メモリの各セルに順次書き込み、該セル
に書き込まれたデータを読み出すデータ読書き手段と、
このデータ読書き手段により前記メモリの各セルから読
み出されるデータと前記生成手段により生成されたテス
トパターンに対応するデータとを比較照合して、前記メ
モリの不良を判定する判定手段とを有するものである。
は、データの並びがランダムとなるテストパターンをメ
モリのセル数Ｎに比例する個数分生成する生成手段と、
この生成手段により生成されたテストパターンに対応す
るデータを前記メモリの各セルに順次書き込み、該セル
に書き込まれたデータを読み出すデータ読書き手段と、
このデータ読書き手段により前記メモリの各セルから読
み出されるデータと前記生成手段により生成されたテス
トパターンに対応するデータとを比較照合して、前記メ
モリの不良を判定する判定手段とを有するものである。
【００１０】本発明に係る第２の発明は、データ読書き
手段は、生成手段により生成されたテストパターンの反
転パターンに対応するデータを前記メモリの各セルに順
次書き込み、該セルに書き込まれたデータを読み出すよ
うに構成したものである。
手段は、生成手段により生成されたテストパターンの反
転パターンに対応するデータを前記メモリの各セルに順
次書き込み、該セルに書き込まれたデータを読み出すよ
うに構成したものである。
【００１１】本発明に係る第３の発明は、データ読書き
手段は、生成手段により生成されたテストパターンのメ
モリに対する書き込みアドレスをランダムに設定しなが
ら前記テストパターンに対応するデータを前記メモリの
各セルに順次書き込み、該セルに書き込まれたデータを
読み出すように構成したものである。
手段は、生成手段により生成されたテストパターンのメ
モリに対する書き込みアドレスをランダムに設定しなが
ら前記テストパターンに対応するデータを前記メモリの
各セルに順次書き込み、該セルに書き込まれたデータを
読み出すように構成したものである。
【００１２】本発明に係る第４の発明は、データの並び
がランダムとなるテストパターンをメモリのセル数Ｎに
比例する個数分生成する生成工程と、該生成されたテス
トパターンに対応するデータを前記メモリの各セルに順
次書き込み、該セルに書き込まれたデータを読み出すデ
ータ読書き工程と、前記メモリの各セルから読み出され
るデータと前記生成手段により生成されたテストパター
ンに対応するデータとを比較照合して、前記メモリの不
良を判定する判定工程とを有するものである。
がランダムとなるテストパターンをメモリのセル数Ｎに
比例する個数分生成する生成工程と、該生成されたテス
トパターンに対応するデータを前記メモリの各セルに順
次書き込み、該セルに書き込まれたデータを読み出すデ
ータ読書き工程と、前記メモリの各セルから読み出され
るデータと前記生成手段により生成されたテストパター
ンに対応するデータとを比較照合して、前記メモリの不
良を判定する判定工程とを有するものである。
【００１３】
【作用】第１の発明において、生成手段によりデータの
並びがランダムとなるテストパターンを試験するメモリ
のセル数に比例する個数生成し、データ読書き手段が該
生成した個数分のテストパターンに対応するデータを対
象となるメモリの各セルに書き込み、該書き込まれたデ
ータを各セルから読み出し、読み出されたデータと当該
書き込みデータとを判定手段が比較照合して、メモリの
不良を判定して、少ないテストパターンで、短時間にメ
モリの不良を試験するものである。
並びがランダムとなるテストパターンを試験するメモリ
のセル数に比例する個数生成し、データ読書き手段が該
生成した個数分のテストパターンに対応するデータを対
象となるメモリの各セルに書き込み、該書き込まれたデ
ータを各セルから読み出し、読み出されたデータと当該
書き込みデータとを判定手段が比較照合して、メモリの
不良を判定して、少ないテストパターンで、短時間にメ
モリの不良を試験するものである。
【００１４】第２の発明において、生成手段によりデー
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンの反転パターンに
対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、読み
出されたデータと当該書き込みデータとを判定手段が比
較照合して、メモリの不良を判定して、より少ないテス
トパターンで、短時間にメモリの不良を試験するもので
ある。
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンの反転パターンに
対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、読み
出されたデータと当該書き込みデータとを判定手段が比
較照合して、メモリの不良を判定して、より少ないテス
トパターンで、短時間にメモリの不良を試験するもので
ある。
【００１５】第３の発明において、生成手段によりデー
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンのパターンに対応
するデータを対象となるメモリの各セルに対して書き込
みアドレスをランダムに設定しながら書き込み、該書き
込まれたデータを各セルから読み出し、読み出されたデ
ータと当該書き込みデータとを判定手段が比較照合し
て、メモリの不良を判定して、より少ないテストパター
ンで、短時間にメモリの不良を試験するものである。
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンのパターンに対応
するデータを対象となるメモリの各セルに対して書き込
みアドレスをランダムに設定しながら書き込み、該書き
込まれたデータを各セルから読み出し、読み出されたデ
ータと当該書き込みデータとを判定手段が比較照合し
て、メモリの不良を判定して、より少ないテストパター
ンで、短時間にメモリの不良を試験するものである。
【００１６】第４の発明において、データの並びがラン
ダムとなるテストパターンを試験するメモリのセル数に
比例する個数生成し、該生成した個数分のテストパター
ンに対応するデータを対象となるメモリの各セルに書き
込み、該書き込まれたデータを各セルから読み出し、当
該書き込みデータと比較照合して、メモリの不良を判定
することにより、少ないテストパターンで、短時間にメ
モリの不良を試験するものである。
ダムとなるテストパターンを試験するメモリのセル数に
比例する個数生成し、該生成した個数分のテストパター
ンに対応するデータを対象となるメモリの各セルに書き
込み、該書き込まれたデータを各セルから読み出し、当
該書き込みデータと比較照合して、メモリの不良を判定
することにより、少ないテストパターンで、短時間にメ
モリの不良を試験するものである。
【００１７】
〔第１実施例〕図１は本発明の一実施例を示すメモリの
試験装置の構成を説明するブロック図である。
試験装置の構成を説明するブロック図である。
【００１８】図において、１はメモリの試験装置本体
で、試験メモリ６に対するデータ書き込み又は読み出し
を制御するメモリコントローラ２，入力部３から入力さ
れる試験メモリ６のセル数Ｎに比例する個数分、データ
の並びがランダムとなるテストパターン（後述する図２
参照）を生成するパターン生成部５，試験メモリ６の各
セルに書き込まれたデータとパターン生成部５で生成さ
れたテストパターンのデータとを比較照合して一致する
かどうかを判定する照合判定部４を備えている。７は表
示部で、照合判定部４の判定結果を表示する。なお、上
記２，４，５をＣＰＵ，ＲＡＭ，ＲＯＭを備える１つの
プロセッサにより構成することも可能である。
で、試験メモリ６に対するデータ書き込み又は読み出し
を制御するメモリコントローラ２，入力部３から入力さ
れる試験メモリ６のセル数Ｎに比例する個数分、データ
の並びがランダムとなるテストパターン（後述する図２
参照）を生成するパターン生成部５，試験メモリ６の各
セルに書き込まれたデータとパターン生成部５で生成さ
れたテストパターンのデータとを比較照合して一致する
かどうかを判定する照合判定部４を備えている。７は表
示部で、照合判定部４の判定結果を表示する。なお、上
記２，４，５をＣＰＵ，ＲＡＭ，ＲＯＭを備える１つの
プロセッサにより構成することも可能である。
【００１９】以下、本実施例と第１〜第３の発明の各手
段との対応及びその作用について説明する。
段との対応及びその作用について説明する。
【００２０】第１の発明は、データの並びがランダムと
なるテストパターンをメモリのセル数Ｎに比例する個数
分生成する生成手段（本実施例では、パターン生成部
５）と、この生成手段により生成されたテストパターン
に対応するデータを前記メモリ（試験メモリ６に相当す
る）の各セルに順次書き込み、該セルに書き込まれたデ
ータを読み出すデータ読書き手段（本実施例ではメモリ
コントローラ２）と、このデータ読書き手段により前記
メモリの各セルから読み出されるデータと前記生成手段
により生成されたテストパターンに対応するデータとを
比較照合して、前記メモリの不良を判定する判定手段
（本実施例では照合判定部４）とを有し、パターン生成
部５によりデータの並びがランダムとなるテストパター
ンを試験メモリ６のセル数に比例する個数生成し、メモ
リコントローラ２が該生成した個数分のテストパターン
に対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、読み
出されたデータと当該書き込みデータとを照合判定部４
が比較照合して、メモリの不良を判定して、少ないテス
トパターンで、短時間にメモリの不良を試験するもので
ある。
なるテストパターンをメモリのセル数Ｎに比例する個数
分生成する生成手段（本実施例では、パターン生成部
５）と、この生成手段により生成されたテストパターン
に対応するデータを前記メモリ（試験メモリ６に相当す
る）の各セルに順次書き込み、該セルに書き込まれたデ
ータを読み出すデータ読書き手段（本実施例ではメモリ
コントローラ２）と、このデータ読書き手段により前記
メモリの各セルから読み出されるデータと前記生成手段
により生成されたテストパターンに対応するデータとを
比較照合して、前記メモリの不良を判定する判定手段
（本実施例では照合判定部４）とを有し、パターン生成
部５によりデータの並びがランダムとなるテストパター
ンを試験メモリ６のセル数に比例する個数生成し、メモ
リコントローラ２が該生成した個数分のテストパターン
に対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、読み
出されたデータと当該書き込みデータとを照合判定部４
が比較照合して、メモリの不良を判定して、少ないテス
トパターンで、短時間にメモリの不良を試験するもので
ある。
【００２１】第２の発明は、パターン生成部５によりデ
ータの並びがランダムとなるテストパターンを試験メモ
リ６のセル数に比例する個数生成し、メモリコントロー
ラ２が該生成した個数分のテストパターンの反転パター
ンに対応するデータを対象となるメモリの各セルに書き
込み、該書き込まれたデータを各セルから読み出し、読
み出されたデータと当該書き込みデータとを照合判定部
４が比較照合して、メモリの不良を判定して、より少な
いテストパターンで、短時間にメモリの不良を試験する
ものである。
ータの並びがランダムとなるテストパターンを試験メモ
リ６のセル数に比例する個数生成し、メモリコントロー
ラ２が該生成した個数分のテストパターンの反転パター
ンに対応するデータを対象となるメモリの各セルに書き
込み、該書き込まれたデータを各セルから読み出し、読
み出されたデータと当該書き込みデータとを照合判定部
４が比較照合して、メモリの不良を判定して、より少な
いテストパターンで、短時間にメモリの不良を試験する
ものである。
【００２２】第３の発明は、パターン生成部５によりデ
ータの並びがランダムとなるテストパターンを試験する
メモリのセル数に比例する個数生成し、メモリコントロ
ーラ２が該生成した個数分のテストパターンのパターン
に対応するデータを対象となるメモリの各セルに対して
書き込みアドレスをランダムに設定しながら書き込み、
該書き込まれたデータを各セルから読み出し、読み出さ
れたデータと当該書き込みデータとを照合判定部４が比
較照合して、メモリの不良を判定して、より少ないテス
トパターンで、短時間にメモリの不良を試験するもので
ある。
ータの並びがランダムとなるテストパターンを試験する
メモリのセル数に比例する個数生成し、メモリコントロ
ーラ２が該生成した個数分のテストパターンのパターン
に対応するデータを対象となるメモリの各セルに対して
書き込みアドレスをランダムに設定しながら書き込み、
該書き込まれたデータを各セルから読み出し、読み出さ
れたデータと当該書き込みデータとを照合判定部４が比
較照合して、メモリの不良を判定して、より少ないテス
トパターンで、短時間にメモリの不良を試験するもので
ある。
【００２３】図２は、図１に示したパターン生成部によ
り生成されるテストパターンを示す図である。
り生成されるテストパターンを示す図である。
【００２４】同図において、１１はメモリセル、１２は
前記メモリセル１１に書き込まれたデータを示す。
前記メモリセル１１に書き込まれたデータを示す。
【００２５】本発明では図４や図５のような規則的なパ
ターンとは違い、図２のようなランダムなパターンを用
いる。テストの手順としては従来と同じで、テストパタ
ーンをメモリに順次書き込んでいきそれを読み返し、書
き込んだはずのデータと比較することで不良のメモリセ
ルを検出する。
ターンとは違い、図２のようなランダムなパターンを用
いる。テストの手順としては従来と同じで、テストパタ
ーンをメモリに順次書き込んでいきそれを読み返し、書
き込んだはずのデータと比較することで不良のメモリセ
ルを検出する。
【００２６】また、従来と同様に“０”と“１”のデー
タを反転させたパターン（裏パターン）でもテストを行
う。 〔第２実施例〕図２の実施例のようなテストパターン
は、乱数表や算術乱数などあらゆる乱数を基に作成する
ことができる。
タを反転させたパターン（裏パターン）でもテストを行
う。 〔第２実施例〕図２の実施例のようなテストパターン
は、乱数表や算術乱数などあらゆる乱数を基に作成する
ことができる。
【００２７】特にさまざまな乱数を基に作成したテスト
パターンの中から、テストの対象となるメモリＩＣの不
良検出能力の高いテストパターンを見つけることで、よ
り高い効果を得ることができる。
パターンの中から、テストの対象となるメモリＩＣの不
良検出能力の高いテストパターンを見つけることで、よ
り高い効果を得ることができる。
【００２８】テストパターンは１種類だけであると、不
良検出能力に当たり外れがでてくるため、複数の異なる
ランダムパターンを用いることで、より高い不良検出能
力を得ることができる。
良検出能力に当たり外れがでてくるため、複数の異なる
ランダムパターンを用いることで、より高い不良検出能
力を得ることができる。
【００２９】また、テストパターンをランダムにするの
ではなく、テストパターンをメモリに読み書きするアド
レスの進め方をランダムにすることで、あたかもランダ
ムなテストパターンを書き込んだかのようにしても効果
は同じである。
ではなく、テストパターンをメモリに読み書きするアド
レスの進め方をランダムにすることで、あたかもランダ
ムなテストパターンを書き込んだかのようにしても効果
は同じである。
【００３０】図３は本発明のメモリの試験方法の一実施
例を示すフローチャートである。なお、（１）〜（６）
は各ステップを示す。
例を示すフローチャートである。なお、（１）〜（６）
は各ステップを示す。
【００３１】入力部３から試験メモリ６のセル数が入力
されると（１）、パターン生成部５がデータの並びがラ
ンダムとなるテストパターンを生成し（２）、生成され
たテストパターンに対応するデータをメモリコントロー
ラ２が試験メモリ６の各セルに書き込み、該書き込まれ
たデータを各セルから読み出し（３）、該読み出されデ
ータと前記パターン生成部５が生成したランダムパター
ンに対応するデータが一致するかどうかを比較照合し
（４）、一致する場合には、ステップ（１）で入力され
たセル数Ｎに比例する個数分のパターン生成が終了して
いるかどうかを判定し（５）、ＹＥＳならば処理を終了
し、ＮＯならばステップ（２）に戻る。
されると（１）、パターン生成部５がデータの並びがラ
ンダムとなるテストパターンを生成し（２）、生成され
たテストパターンに対応するデータをメモリコントロー
ラ２が試験メモリ６の各セルに書き込み、該書き込まれ
たデータを各セルから読み出し（３）、該読み出されデ
ータと前記パターン生成部５が生成したランダムパター
ンに対応するデータが一致するかどうかを比較照合し
（４）、一致する場合には、ステップ（１）で入力され
たセル数Ｎに比例する個数分のパターン生成が終了して
いるかどうかを判定し（５）、ＹＥＳならば処理を終了
し、ＮＯならばステップ（２）に戻る。
【００３２】一方、ステップ（４）の判定で、ＮＯの場
合には該試験メモリ６のいずれかのセルは不良と判定さ
れ、エラー表示を表示部７に行う。
合には該試験メモリ６のいずれかのセルは不良と判定さ
れ、エラー表示を表示部７に行う。
【００３３】以下、本実施例と第４の発明の各手段との
対応及びその作用について説明する。
対応及びその作用について説明する。
【００３４】第４の発明は、データの並びがランダムと
なるテストパターンをメモリのセル数Ｎに比例する個数
分生成する生成工程（上記ステップ（２））と、該生成
されたテストパターンに対応するデータを前記メモリの
各セルに順次書き込み、該セルに書き込まれたデータを
読み出すデータ読書き工程（ステップ（３））と、前記
メモリの各セルから読み出されるデータと前記生成手段
により生成されたテストパターンに対応するデータとを
比較照合して、前記メモリの不良を判定する判定工程
（上記ステップ（４））とを実行し、データの並びがラ
ンダムとなるテストパターンを試験するメモリのセル数
に比例する個数生成し、該生成した個数分のテストパタ
ーンに対応するデータを対象となるメモリの各セルに書
き込み、該書き込まれたデータを各セルから読み出し、
当該書き込みデータと比較照合して、メモリの不良を判
定することにより、少ないテストパターンで、短時間に
メモリの不良を試験するものである。
なるテストパターンをメモリのセル数Ｎに比例する個数
分生成する生成工程（上記ステップ（２））と、該生成
されたテストパターンに対応するデータを前記メモリの
各セルに順次書き込み、該セルに書き込まれたデータを
読み出すデータ読書き工程（ステップ（３））と、前記
メモリの各セルから読み出されるデータと前記生成手段
により生成されたテストパターンに対応するデータとを
比較照合して、前記メモリの不良を判定する判定工程
（上記ステップ（４））とを実行し、データの並びがラ
ンダムとなるテストパターンを試験するメモリのセル数
に比例する個数生成し、該生成した個数分のテストパタ
ーンに対応するデータを対象となるメモリの各セルに書
き込み、該書き込まれたデータを各セルから読み出し、
当該書き込みデータと比較照合して、メモリの不良を判
定することにより、少ないテストパターンで、短時間に
メモリの不良を試験するものである。
【００３５】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、生成手段によりデータの並びがランダ
ムとなるテストパターンを試験するメモリのセル数に比
例する個数生成し、データ読書き手段が該生成した個数
分のテストパターンに対応するデータを対象となるメモ
リの各セルに書き込み、該書き込まれたデータを各セル
から読み出し、読み出されたデータと当該書き込みデー
タとを判定手段が比較照合して、メモリの不良を判定す
るので、少ないテストパターンで、短時間にメモリの不
良を試験することができる。
の発明によれば、生成手段によりデータの並びがランダ
ムとなるテストパターンを試験するメモリのセル数に比
例する個数生成し、データ読書き手段が該生成した個数
分のテストパターンに対応するデータを対象となるメモ
リの各セルに書き込み、該書き込まれたデータを各セル
から読み出し、読み出されたデータと当該書き込みデー
タとを判定手段が比較照合して、メモリの不良を判定す
るので、少ないテストパターンで、短時間にメモリの不
良を試験することができる。
【００３６】第２の発明によれば、生成手段によりデー
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンの反転パターンに
対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、読み
出されたデータと当該書き込みデータとを判定手段が比
較照合して、メモリの不良を判定するので、より少ない
テストパターンで、短時間にメモリの不良を試験するこ
とができる。
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンの反転パターンに
対応するデータを対象となるメモリの各セルに書き込
み、該書き込まれたデータを各セルから読み出し、読み
出されたデータと当該書き込みデータとを判定手段が比
較照合して、メモリの不良を判定するので、より少ない
テストパターンで、短時間にメモリの不良を試験するこ
とができる。
【００３７】第３の発明によれば、生成手段によりデー
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンのパターンに対応
するデータを対象となるメモリの各セルに対して書き込
みアドレスをランダムに設定しながら書き込み、該書き
込まれたデータを各セルから読み出し、読み出されたデ
ータと当該書き込みデータとを判定手段が比較照合し
て、メモリの不良を判定するので、より少ないテストパ
ターンで、短時間にメモリの不良を試験することができ
る。
タの並びがランダムとなるテストパターンを試験するメ
モリのセル数に比例する個数生成し、データ読書き手段
が該生成した個数分のテストパターンのパターンに対応
するデータを対象となるメモリの各セルに対して書き込
みアドレスをランダムに設定しながら書き込み、該書き
込まれたデータを各セルから読み出し、読み出されたデ
ータと当該書き込みデータとを判定手段が比較照合し
て、メモリの不良を判定するので、より少ないテストパ
ターンで、短時間にメモリの不良を試験することができ
る。
【００３８】第４の発明によれば、データの並びがラン
ダムとなるテストパターンを試験するメモリのセル数に
比例する個数生成し、該生成した個数分のテストパター
ンに対応するデータを対象となるメモリの各セルに書き
込み、該書き込まれたデータを各セルから読み出し、当
該書き込みデータと比較照合して、メモリの不良を判定
することにより、少ないテストパターンで、短時間にメ
モリの不良を試験することができる。
ダムとなるテストパターンを試験するメモリのセル数に
比例する個数生成し、該生成した個数分のテストパター
ンに対応するデータを対象となるメモリの各セルに書き
込み、該書き込まれたデータを各セルから読み出し、当
該書き込みデータと比較照合して、メモリの不良を判定
することにより、少ないテストパターンで、短時間にメ
モリの不良を試験することができる。
【図１】本発明の一実施例を示すメモリの試験装置の構
成を説明するブロック図である。
成を説明するブロック図である。
【図２】図１に示したパターン生成部で生成されるテス
トパターンの一例を示す図である。
トパターンの一例を示す図である。
【図３】本発明のメモリの試験方法の一実施例を示すフ
ローチャートである。
ローチャートである。
【図４】従来のメモリの試験装置で使用されるテストパ
ターンの一例を示す図である。
ターンの一例を示す図である。
【図５】従来のメモリの試験装置で使用されるテストパ
ターンの一例を示す図である。
ターンの一例を示す図である。
１ メモリの試験装置本体 ２ メモリコントローラ ３ 入力部 ４ 照合判定部 ５ パターン生成部 ６ 試験メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｈ０１Ｌ 21/66 Ｚ 7630−4Ｍ
Claims (4)
- 【請求項１】 データの並びがランダムとなるテストパ
ターンをメモリのセル数Ｎに比例する個数分生成する生
成手段と、この生成手段により生成されたテストパター
ンに対応するデータを前記メモリの各セルに順次書き込
み、該セルに書き込まれたデータを読み出すデータ読書
き手段と、このデータ読書き手段により前記メモリの各
セルから読み出されるデータと前記生成手段により生成
されたテストパターンに対応するデータとを比較照合し
て、前記メモリの不良を判定する判定手段とを有するこ
とを特徴とするメモリの試験装置。 - 【請求項２】 データ読書き手段は、生成手段により生
成されたテストパターンの反転パターンに対応するデー
タを前記メモリの各セルに順次書き込み、該セルに書き
込まれたデータを読み出すことを特徴とする請求項１記
載のメモリの試験装置。 - 【請求項３】 データ読書き手段は、生成手段により生
成されたテストパターンのメモリに対する書き込みアド
レスをランダムに設定しながら前記テストパターンに対
応するデータを前記メモリの各セルに順次書き込み、該
セルに書き込まれたデータを読み出すことを特徴とする
請求項１記載のメモリの試験装置。 - 【請求項４】 データの並びがランダムとなるテストパ
ターンをメモリのセル数Ｎに比例する個数分生成する生
成工程と、該生成されたテストパターンに対応するデー
タを前記メモリの各セルに順次書き込み、該セルに書き
込まれたデータを読み出すデータ読書き工程と、前記メ
モリの各セルから読み出されるデータと前記生成手段に
より生成されたテストパターンに対応するデータとを比
較照合して、前記メモリの不良を判定する判定工程とを
有することを特徴とするメモリの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115085A JPH07320499A (ja) | 1994-05-27 | 1994-05-27 | メモリの試験装置およびメモリの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115085A JPH07320499A (ja) | 1994-05-27 | 1994-05-27 | メモリの試験装置およびメモリの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07320499A true JPH07320499A (ja) | 1995-12-08 |
Family
ID=14653828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6115085A Pending JPH07320499A (ja) | 1994-05-27 | 1994-05-27 | メモリの試験装置およびメモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07320499A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
| WO2015041307A1 (en) * | 2013-09-18 | 2015-03-26 | Kabushiki Kaisha Toshiba | Individual identification device |
| JP2022520463A (ja) * | 2019-02-14 | 2022-03-30 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | メモリ装置内に保存されているデータを処理するための方法及び装置 |
-
1994
- 1994-05-27 JP JP6115085A patent/JPH07320499A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
| WO2015041307A1 (en) * | 2013-09-18 | 2015-03-26 | Kabushiki Kaisha Toshiba | Individual identification device |
| JP2015061201A (ja) * | 2013-09-18 | 2015-03-30 | 株式会社東芝 | 個体識別装置、記憶装置、個体識別システム、その方法、およびプログラム |
| US9983818B2 (en) | 2013-09-18 | 2018-05-29 | Toshiba Memory Corporation | Individual identification device, storage device, individual identification system, method of individual identification, and program product |
| JP2022520463A (ja) * | 2019-02-14 | 2022-03-30 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | メモリ装置内に保存されているデータを処理するための方法及び装置 |
| US11947807B2 (en) | 2019-02-14 | 2024-04-02 | Robert Bosch Gmbh | Method and device for processing data stored in a memory unit |
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