JP3506348B2 - メモリ制御装置及び状態検査方法 - Google Patents
メモリ制御装置及び状態検査方法Info
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Description
び状態検査方法に係り、特に組込型機器等に内蔵される
RAM(Random Access Memory)を制御するメモリ制御
装置として機能するCPUが自己とRAMとの間の配線
状態及び動作状態の検査を行なう技術に関する。
を制御するためのメモリ制御装置であるCPUとは、同
一基板上でアドレスバス及びデータバスを介して接続さ
れる。実際にCPU側からRAMをアクセスするために
は、アドレスバス及びデータバスが物理的に接続されて
いる必要がある。
板を動作させるに先立って、CPU−RAM間で接続さ
れているアドレスバス及びデータバスが確実に接続され
ているか否かを非動作状態で確実に調べることは困難で
あり、基板実装後にアドレスバス及びデータバスの接続
状態を含む動作状態を確実に調べるためには、実際に動
作させる必要があった。
組込型機器において、CPU及びRAMの実装後の動作
試験において、アドレスバスを構成するアドレスライン
あるいはデータバスを構成するデータラインの接続不良
に起因すると思われる故障が生じた場合には、人手によ
りテスタ等の試験装置を用いて配線試験(配線チェッ
ク)を行なう必要があり、作業時間と手間がかかるとい
う問題点があった。
であるCPUとRAMとの間のアドレスバスを構成する
アドレスラインあるいはデータバスを構成するデータラ
インの配線状態を含む動作状態の検査である状態検査を
容易、かつ、短時間で行なうことができるメモリ制御装
置及び状態検査方法を提供することにある。
ランダムアクセス可能で各種データの記憶を行なう複数
のメモリセルを有するメモリと複数のアドレスラインよ
り構成されるアドレスバス及び複数のデータラインより
構成されるデータバスを介して接続され、前記メモリの
制御を行なうメモリ制御装置において、前記メモリ制御
装置は、複数の前記アドレスラインの電圧レベルを全て
“L”レベルとすること、複数の前記アドレスラインの
うちいずれか一のアドレスラインの電圧レベルを順次
“H”レベルとすることを順次行って検査用アドレス指
定を行なう第1検査用アドレス指定手段と、前記第1検
査用アドレス指定手段による前記検査用アドレス指定が
行なわれる毎に、前記データラインの電圧レベルを全て
“L”レベルとすること、前記データラインのうちいず
れか一のデータラインの電圧レベルを順次“H”レベル
とすることを順次行なう第1検査用データ書込手段と、
前記第1検査用データ書込手段による書込終了毎に、前
記データラインを介して前記メモリに記憶されている検
査用データを読出検査用データとして読出を行なう第1
検査用データ読出手段と、前記第1検査用データ読出手
段が読み出した読出検査用データと、前記第1検査用デ
ータ書込手段により書込んだ検査用データと、を比較す
ることにより前記アドレスライン及び前記データライン
が正常に配線されているか否かを判別する第1判別手段
と、複数の前記アドレスラインの電圧レベルを全て
“H”レベルにして検査用アドレス指定を行なう第2検
査用アドレス指定手段と、前記第2検査用アドレス指定
手段による前記検査用アドレス指定が行われると、前記
データラインの全ての電圧レベルを“L”とする、ある
いは、前記データラインの全ての電圧レベルを“H”レ
ベルとする第2検査用データ書込手段と、前記第2検査
用データ書込手段による書込終了毎に、前記データライ
ンを介して前記メモリに記憶されている検査用データを
読出検査用データとして読出を行なう第2検査用データ
読出手段と、前記第2検査用データ読出手段が読み出し
た読出検査用データと、前記第2検査用データ書込手段
により書き込んだ検査用データと、を比較することによ
り前記アドレスラインに対応する電源系統が不良か否か
を判別する第2判別手段とを備えて構成する。
御装置の第1検査用アドレス指定手段は、複数の前記ア
ドレスラインの電圧レベルを全て“L”レベルとするこ
と、複数の前記アドレスラインのうち何れか一のアドレ
スラインの電圧レベルを順次“H”レベルとすることを
順次行って検査用アドレス指定を行なう。また、第2検
査用データ書込手段は、第1検査用アドレス指定手段に
よる検査用アドレス指定が行われる毎に、データライン
の電圧レベルを全て“L”レベルとすること、データラ
インのうち何れか一のデータラインの電圧レベルを順次
“H”レベルとすることを順次行なう。第1検査用デー
タ書込手段の動作と並行して、第1検査用データ書込手
段による書込終了毎に、データラインを介してメモリに
記憶されている検査用データを読出検査用データとして
読出を行なう。この結果、第1判別手段は、第1検査用
データ書込手段により書込んだ検査用データと、を比較
することによりアドレスライン及び前記データラインが
正常に配線されているか否かを判別する。一方、第2検
査用アドレス指定手段は、複数のアドレスラインの電圧
レベルを全て“H”レベルにして検査用アドレス指定を
行なう。また、第2検査用データ書込手段は、データラ
インの全ての電圧レベルを“L”レベルとする、あるい
は、データラインの全ての電圧レベルを“H”レベルと
する。第2検査用データ読出手段は、第2検査用データ
書込手段による書込終了毎に、データラインを介してメ
モリに記憶されている検査用データを読出検査用データ
として読出を行なう。この結果、第2判別手段は、第2
検査用データ読出手段が読み出した読出検査用データ
と、第2検査用データ書込手段により書き込んだ検査用
データと、を比較することによりアドレスラインに対応
する電源系統が不良か否かを判別する。
ス可能で各種データの記憶を行なう複数のメモリセルを
有するメモリと、前記メモリと複数のアドレスラインよ
り構成されるアドレスバス及び複数のデータラインより
構成されるデータバスを介して接続され、前記メモリの
制御を行なうメモリ制御装置との間の状態検査を行なう
状態検査方法において、前記メモリ制御装置は、複数の
前記アドレスラインの電圧レベルを全て“L”レベルと
すること、複数の前記アドレスラインのうちいずれか一
のアドレスラインの電圧レベルを順次“H”レベルとす
ることを順次行って検査用アドレス指定を行なう第1検
査用アドレス指定工程と、前記第1検査用アドレス指定
工程による前記検査用アドレス指定が行なわれる毎に、
前記データラインの電圧レベルを全て“L”レベルとす
ること、前記データラインのうちいずれか一のデータラ
インの電圧レベルを順次“H”レベルとすることを順次
行なう第2検査用データ書込工程と、前記第1検査用デ
ータ書込工程による書込終了毎に、前記データラインを
介して前記メモリに記憶されている検査用データを読出
検査用データとして読出を行なう第1検査用データ読出
工程と、前記第1検査用データ読出工程により読出検査
用データと、前記第1検査用データ書込工程において書
込んだ検査用データと、を比較することにより前記アド
レスライン及び前記データラインが正常に配線されてい
るか否かを判別する第1判別工程と、複数の前記アドレ
スラインの電圧レベルを全て“H”レベルにして検査用
アドレス指定を行なう第2検査用アドレス指定工程と、
前記第2検査用アドレス指定工程による前記検査用アド
レス指定が行われると、前記データラインの全ての電圧
レベルを“L”レベルとする、あるいは、前記データラ
インの全ての電圧レベルを“H”レベルとする第2検査
用データ書込工程と、前記第2検査用データ書込工程に
よる書込終了毎に、前記データラインを介して前記メモ
リに記憶されている検査用データを読出検査用データと
して読出を行なう第2検査用データ読出工程と、前記第
2検査用データ読出工程により読み出した読出検査用デ
ータと、前記第2検査用データ書込手段により書き込ん
だ検査用データと、を比較することにより前記アドレス
ラインに対応する電源系統が不良か否かを判別する第2
判別工程とを備えて構成する。
用アドレス指定工程は、複数のアドレスラインの電圧レ
ベルを全て“L”レベルとすること、複数のアドレスラ
インのうちいずれか一のアドレスラインの電圧レベルを
順次“H”レベルとすることを順次行って検査用アドレ
ス指定を行なう。第2検査用データ書込工程は、第1検
査用アドレス指定工程による検査用アドレス指定が行な
われる毎に、データラインの電圧レベルを全て“L”レ
ベルとすること、データラインのうちいずれか一のデー
タラインの電圧レベルを順次“H”レベルとすることを
順次行なう。第1検査用データ読出工程は、第1検査用
データ書込工程による書込終了毎に、データラインを介
してメモリに記憶されている検査用データを読出検査用
データとして読出を行なう。これらにより第1判別工程
は、第1検査用データ読出工程により読出検査用データ
と、第1検査用データ書込工程において書込んだ検査用
データと、を比較することによりアドレスライン及びデ
ータラインが正常に配線されているか否かを判別する。
一方、第2検査用アドレス指定工程は、複数のアドレス
ラインの電圧レベルを全て“H”レベルにして検査用ア
ドレス指定を行なう。第2検査用データ書込工程は、第
2検査用アドレス指定工程による検査用アドレス指定が
行われると、データラインの全ての電圧レベルを“L”
レベルとする、あるいは、データラインの全ての電圧レ
ベルを“H”レベルとする。第2検査用データ読出工程
は、第2検査用データ書込工程による書込終了毎に、デ
ータラインを介して前記メモリに記憶されている検査用
データを読出検査用データとして読出を行なう。これら
により第2判別工程は、第2検査用データ読出工程によ
り読み出した読出検査用データと、第2検査用データ書
込手段により書き込んだ検査用データと、を比較するこ
とによりアドレスラインに対応する電源系統が不良か否
かを判別する。
な実施形態を説明する。第1実施形態 図1に組込型機器の主要部の概要構成ブロック図を示
す。
するCPU2と、CPU2と同一基板上に配置されCP
U2の制御下で各種データを記憶するRAM3と、を備
えて構成されている。CPU2とRAM3との間には、
CPU2−RAM3との間でデータのやり取りを行なう
データバス4と、CPU2がRAM3内の図示しないメ
モリセルを指定するためのアドレスデータを送信するた
めのアドレスバス5と、CPU2がRAM3に対しデー
タの読出/書込を指示するための読出/書込(R/W)
ライン6と、CPU2がRAM3に対し、データの読み
出しあるいは書込みのためのタイミング制御を行なうた
めのクロック信号であるチップイネーブル信号を出力す
るチップイネーブル(CE)ライン7がチップイネーブ
ル端子間に設けられている。
するための8本のデータラインD0〜D7 を備えて構成
されている。アドレスバス5は、17ビットのアドレス
データ(128kB相当)を伝送するためのアドレスラ
インA0 〜A16を備えて構成されている。
して配線チェック処理について説明する。まず、CPU
2は、データバス4を構成するデータラインD0 〜D7
のうちいずれか一のデータラインを特定するためのデー
タラインIDデータDX=−1とし、アドレスバス5を
構成するアドレスラインA0 〜A16のうちいずれか一の
アドレスラインを特定するためのアドレスラインIDデ
ータAX=−1とする(ステップS1)。この場合にお
いて、データラインIDデータDX=X(X;−1、
0、1、……、7)はデータラインDX を表すものと
し、X=−1の場合は、ダミーデータであり対応するデ
ータラインは存在しない。同様にアドレスラインIDデ
ータAX=Y(Y;−1、0、1、……、16)はアド
レスラインAY を表すものとし、Y=−1の場合は、ダ
ミーデータであり対応するアドレスラインは存在しな
い。
り出力しているチップイネーブル信号(クロック信号)
に対応する所定の書込サイクルにおいて、検査用アドレ
ス指定手段として機能し、アドレスセット処理を行な
い、全てのアドレスラインA0〜A16の電圧レベルを
“L”レベルとする(ステップS2)。
として機能し、データセット処理を行ない、全てのデー
タラインD0 〜D7 の電圧レベルを“L”レベルとする
(ステップS3)。そして、読出/書込制御端子(R/
W端子)を書込側の信号レベルとすることにより、RA
M3のアドレス=“00000H”(Hは16進数を表
す。)のメモリセルに検査用データとして“00H”の
データが書込まれることとなる(ステップS4)。
する所定の読出サイクルにおいて、読出/書込制御端子
(R/W端子)を読出側の信号レベルとすることによ
り、RAM3のアドレス=“00000H”のメモリセ
ルからデータを読み出す(ステップS5)。
=“00000H”のメモリセルに書込んだはずの検査
用データ=“00H”と、ステップS5の処理により読
み込んだ実際のデータとを比較し、等しいか否かを判別
する(ステップS6)。ステップS6の判別において、
検査用データと読み出したデータが等しくない場合には
(ステップS6;No)、CPU2は、配線不良(結線
不良)とみなして当該基板をリジェクトさせるためのリ
ジェクト信号を外部に出力する等の診断NG処理を行な
って処理を終了する(ステップS16)。この場合にお
いて、データが等しくないことにより配線不良とみなせ
るのは、もし配線不良が生じている場合には、対応する
配線はフローティング状態となり、正常なデータを読み
出すことができないはずだからである。
タと読み出したデータが等しい場合には(ステップS
6;Yes)、データラインIDデータDX=−1のデ
ータラインであるダミーデータライン(実在せず)を
“L”レベルとし(ステップS7)、データラインID
データDXに1を加算して(ステップS8)、データラ
インIDデータDX=0とし、データラインIDデータ
DX=8か否か、すなわち、同一アドレスにおけるデー
タラインの配線検査を終了したか否かを判別する(ステ
ップS9)。
IDデータDX<8の場合には(ステップS9;N
o)、データラインIDデータDXに対応するデータラ
イン、この場合においては、データラインD0 のみを
“H”レベルとし(ステップS10)、処理を再びステ
ップS4に移行する。
書込手段として機能し、読出/書込制御端子(R/W端
子)を書込側の信号レベルとすることにより、RAM3
のアドレス=“00000H”のメモリセルに検査用デ
ータとして“01H”のデータが書込まれることとなる
(ステップS4)。
する所定の読出サイクルにおいて、読出/書込制御端子
(R/W端子)を読出側の信号レベルとすることによ
り、RAM3のアドレス=“00000H”のメモリセ
ルからデータを読み出す(ステップS5)。
=“00000H”のメモリセルに書込んだはずの検査
用データ=“01H”と、ステップS5の処理により読
み込んだ実際のデータとを比較し、等しいか否かを判別
する(ステップS6)。ステップS6の判別において、
検査用データと読み出したデータが等しくない場合には
(ステップS6;No)、CPU2は、配線不良(結線
不良)とみなして当該基板をリジェクトさせるためのリ
ジェクト信号を外部に出力する等の診断NG処理を行な
って処理を終了する(ステップS16)。
タと読み出したデータが等しい場合には(ステップS
6;Yes)、データラインIDデータDX=0のデー
タラインD0 を“L”レベルとする(ステップS7)。
そして、データラインIDデータDXに1を加算して
(ステップS8)、データラインIDデータDX=1と
し、データラインIDデータDX=8か否か、すなわ
ち、同一アドレスにおけるデータラインの配線検査を終
了したか否かを判別する(ステップS9)こととなる。
査は終了していないので、データラインIDデータDX
に対応するデータライン、すなわち、データラインD1
のみを“H”レベルとし(ステップS10)、処理を再
びステップS4に移行することとなる。
ータが“02H”→“04H”→“08H”→“10
H”→“20H”→“40H”→“80H”の順番でア
ドレス=“00000H”のメモリセルに書込まれて
は、読み出され、RAM3のアドレス=“00000
H”のメモリセルに書込んだはずの検査用データと、ス
テップS5の処理により読み込んだ実際のデータとを比
較し、等しいか否かを判別し(ステップS6)、検査用
データと読み出したデータが等しくない場合には(ステ
ップS6;No)、CPU2は、配線不良(結線不良)
とみなして当該基板をリジェクトさせるためのリジェク
ト信号を外部に出力する等の診断NG処理を行なって処
理を終了する(ステップS16)こととなる。
となるので(ステップS9;Yes)、処理をステップ
S11に移行し、再びデータラインIDデータDX=−
1とする。そしてCPU2は、アドレスラインIDデー
タAX=−1のアドレスラインであるダミーアドレスラ
イン(実在せず)を“L”レベルとし(ステップS1
2)、アドレスラインIDデータAXに1を加算して
(ステップS13)、アドレスラインIDデータAX=
0とし、アドレスラインIDデータAX=17か否か、
すなわち、当該RAMのアドレスライン及びデータライ
ンの配線検査を終了したか否かを判別する(ステップS
14)。
ラインIDデータAX=17の場合には、全ての配線検
査処理が正常に終了しているので、CPU2は、配線良
好(結線良好)とみなして当該基板を良品として取扱わ
せるための良品信号を外部に出力する等の診断OK処理
を行なって処理を終了する(ステップS17)。
ラインIDデータAX<17の場合には(ステップS1
4;No)、アドレスラインIDデータAXに対応する
アドレスライン、この場合においては、アドレスライン
A0 のみを“H”レベルとし(ステップS10)、処理
を再びステップS3に移行する。
01H”のメモリセルに対するステップS3の処理及び
最大9回のステップS4〜S10の処理が行なわれるこ
ととなる。以下、同様にして、アドレス=“00002
H”→“00004H”→“00008H”→……→
“04000H”→“08000H”→“10000
H”の順番でメモリセルを変更し、その全てに対してデ
ータ“00H”→“01H”→“02H”→……“20
H”→“40H”→“80H”を順次書込し、読み出す
ので確実に配線検査を行なうことができる。
データのチェック時間(1検査工程当たりのチェック時
間)を50μsecであるとすると、アドレス指定の種
類は18通り、データの種類は9通りであるので、検査
の全工程数は、 全工程数=18×9 となり、全検査時間は、 全検査時間=50[μsec]×18×9 =8.1[msec] となる。
CPU2−RAM3間の配線検査を行なうことができ
る。第2実施形態 上記第1実施形態においては、アドレスバスを構成する
いずれか一のアドレスラインが“H”レベル若しくは全
てのアドレスラインが“L”レベルの場合、かつ、デー
タバスを構成するいずれか一のデータラインが“H”レ
ベル若しくは全てのデータラインが“L”レベルの場合
について試験を行なっていたが、この場合においては、
最大で一のアドレスライン及び一のデータラインの双方
が“H”レベルとなるだけであり、同時に複数のアドレ
スラインあるいはデータラインが“H”レベルとなるこ
とにより発生する原因(例えば、電源電圧降下)による
不良を検査することはできない。
形態の検査項目に加えて、以下の検査項目を追加して検
査を行なうようにしている。検査項目としては、 1) アドレス=“1FFFFH”、かつ、データ=
“00H” 2) アドレス=“00000H”、かつ、データ=
“FFH” 3) アドレス=“1FFFFH”、かつ、データ=
“FFH” の3通り場合についての検査を行なう。
に対応する電源系統の電源供給状態を検査することがで
き、2)の場合には、データバスに対応する電源系統の
電源供給状態を検査することができ、3)の場合には、
アドレスバス及びデータバスの双方を同時に駆動した、
すなわち、電源系統全体の電源供給状態を検査すること
ができる。
れば、配線検査のみならず、アドレスバス及びデータバ
スへの電源供給状態についても検査することができ、よ
り信頼性の高い装置供給を行なうことができる。
御装置の第1検査用アドレス指定手段は、複数の前記ア
ドレスラインの電圧レベルを全て“L”レベルとするこ
と、複数の前記アドレスラインのうち何れか一のアドレ
スラインの電圧レベルを順次“H”レベルとすることを
順次行って検査用アドレス指定を行ない、第2検査用デ
ータ書込手段は、第1検査用アドレス指定手段による検
査用アドレス指定が行われる毎に、データラインの電圧
レベルを全て“L”レベルとすること、データラインの
うち何れか一のデータラインの電圧レベルを順次“H”
レベルとすることを順次行なう。第1検査用データ書込
手段の動作と並行して、第1検査用データ書込手段によ
る書込終了毎に、データラインを介してメモリに記憶さ
れている検査用データを読出検査用データとして読出を
行ない、第1判別手段は、第1検査用データ書込手段に
より書込んだ検査用データと、を比較することによりア
ドレスライン及び前記データラインが正常に配線されて
いるか否かを判別するので、配線不良を容易、かつ、迅
速に検出することができる。
ラインのフローティング状態となることにより、読出検
査用データと第1検査用データ書込手段により書込んだ
検査用データとが異なるので、容易に配線不良を検出す
ることができる。さらに、その検査工程数は、 検査工程数=(アドレスライン数+1)×(データライ
ン数+1) で済むので、迅速に検査が行える。しかも、第2検査用
アドレス指定手段は、複数のアドレスラインの電圧レベ
ルを全て“H”レベルにして検査用アドレス指定を行な
い、第2検査用データ書込手段は、データラインの全て
の電圧レベルを“L”レベルとする、あるいは、データ
ラインの全ての電圧レベルを“H”レベルとする。第2
検査用データ読出手段は、第2検査用データ書込手段に
よる書込終了毎に、データラインを介してメモリに記憶
されている検査用データを読出検査用データとして読出
を行ない、第2判別手段は、第2検査用データ読出手段
が読み出した読出検査用データと、第2検査用データ書
込手段により書き込んだ検査用データと、を比較するこ
とによりアドレスラインに対応する電源系統が不良か否
かを判別するので、アドレスバスの電源系統の不良(電
圧異常低下等)に伴う動作不良を容易に検出できる。
用アドレス指定工程は、複数のアドレスラインの電圧レ
ベルを全て“L”レベルとすること、複数のアドレスラ
インのうちいずれか一のアドレスラインの電圧レベルを
順次“H”レベルとすることを順次行って検査用アドレ
ス指定を行ない、第2検査用データ書込工程は、第1検
査用アドレス指定工程による検査用アドレス指定が行な
われる毎に、データラインの電圧レベルを全て“L”レ
ベルとすること、データラインのうちいずれか一のデー
タラインの電圧レベルを順次“H”レベルとすることを
順次行なう。第1検査用データ読出工程は、第1検査用
データ書込工程による書込終了毎に、データラインを介
してメモリに記憶されている検査用データを読出検査用
データとして読出を行ない、第1判別工程は、第1検査
用データ読出工程により読出検査用データと、第1検査
用データ書込工程において書込んだ検査用データと、を
比較することによりアドレスライン及びデータラインが
正常に配線されているか否かを判別するので、配線不良
を容易、かつ、迅速に検出することができる。
ラインのフローティング状態となることにより、読出検
査用データと第1検査用データ書込工程により書込んだ
検査用データとが異なるので、容易に配線不良を検出す
ることができる。さらに、その検査工程数は、 検査工程数=(アドレスライン数+1)×(データライ
ン数+1) で済むので、迅速に検査が行える。しかも、第2検査用
アドレス指定工程は、複数のアドレスラインの電圧レベ
ルを全て“H”レベルにして検査用アドレス指定を行な
い、第2検査用データ書込工程は、第2検査用アドレス
指定工程による検査用アドレス指定が行われると、デー
タラインの全ての電圧レベルを“L”レベルとする、あ
るいは、データラインの全ての電圧レベルを“H”レベ
ルとする。第2検査用データ読出工程は、第2検査用デ
ータ書込工程による書込終了毎に、データラインを介し
て前記メモリに記憶されている検査用データを読出検査
用データとして読出を行ない、第2判別工程は、第2検
査用データ読出工程により読み出した読出検査用データ
と、第2検査用データ書込手段により書き込んだ検査用
データと、を比較することによりアドレスラインに対応
する電源系統が不良か否かを判別するので、アドレスバ
スの電源系統の不良(電圧異常低下等)に伴う動作不良
を容易に検出できる。
る。
Claims (2)
- 【請求項1】 ランダムアクセス可能で各種データの記
憶を行なう複数のメモリセルを有するメモリと複数のア
ドレスラインより構成されるアドレスバス及び複数のデ
ータラインより構成されるデータバスを介して接続さ
れ、前記メモリの制御を行なうメモリ制御装置におい
て、 前記メモリ制御装置は、複数の前記アドレスラインの電
圧レベルを全て“L”レベルとすること、複数の前記ア
ドレスラインのうちいずれか一のアドレスラインの電圧
レベルを順次“H”レベルとすることを順次行って検査
用アドレス指定を行なう第1検査用アドレス指定手段
と、 前記第1検査用アドレス指定手段による前記検査用アド
レス指定が行なわれる毎に、前記データラインの電圧レ
ベルを全て“L”レベルとすること、前記データライン
のうちいずれか一のデータラインの電圧レベルを順次
“H”レベルとすることを順次行なう第1検査用データ
書込手段と、 前記第1検査用データ書込手段による書込終了毎に、前
記データラインを介して前記メモリに記憶されている検
査用データを読出検査用データとして読出を行なう第1
検査用データ読出手段と、前記第1検査用データ読出手段が読み出した 読出検査用
データと、前記第1検査用データ書込手段により書込ん
だ検査用データと、を比較することにより前記アドレス
ライン及び前記データラインが正常に配線されているか
否かを判別する第1判別手段と、複数の前記アドレスラインの電圧レベルを全て“H”レ
ベルにして検査用アドレス指定を行なう第2検査用アド
レス指定手段と、 前記第2検査用アドレス指定手段による前記検査用アド
レス指定が行われると、前記データラインの全ての電圧
レベルを“L”とする、あるいは、前記データラインの
全ての電圧レベルを“H”レベルとする第2検査用デー
タ書込手段と、 前記第2検査用データ書込手段による書込終了毎に、前
記データラインを介して前記メモリに記憶されている検
査用データを読出検査用データとして読出を行なう第2
検査用データ読出手段と、 前記第2検査用データ読出手段が読み出した読出検査用
データと、前記第2検査用データ書込手段により書き込
んだ検査用データと、を比較することにより前記アドレ
スラインに対応する電源系統が不良か否かを判別する第
2判別手段と を備えたことを特徴とするメモリ制御装
置。 - 【請求項2】 ランダムアクセス可能で各種データの記
憶を行なう複数のメモリセルを有するメモリと、前記メ
モリと複数のアドレスラインより構成されるアドレスバ
ス及び複数のデータラインより構成されるデータバスを
介して接続され、前記メモリの制御を行なうメモリ制御
装置との間の状態検査を行なう状態検査方法において、 前記メモリ制御装置は、複数の前記アドレスラインの電
圧レベルを全て“L”レベルとすること、複数の前記ア
ドレスラインのうちいずれか一のアドレスラインの電圧
レベルを順次“H”レベルとすることを順次行って検査
用アドレス指定を行なう第1検査用アドレス指定工程
と、 前記第1検査用アドレス指定工程による前記検査用アド
レス指定が行なわれる毎に、前記データラインの電圧レ
ベルを全て“L”レベルとすること、前記データライン
のうちいずれか一のデータラインの電圧レベルを順次
“H”レベルとすることを順次行なう第2検査用データ
書込工程と、 前記第1検査用データ書込工程による書込終了毎に、前
記データラインを介して前記メモリに記憶されている検
査用データを読出検査用データとして読出を行なう第1
検査用データ読出工程と、 前記第1検査用データ読出工程により読出検査用データ
と、前記第1検査用データ書込工程において書込んだ検
査用データと、を比較することにより前記アドレスライ
ン及び前記データラインが正常に配線されているか否か
を判別する第1判別工程と、 複数の前記アドレスラインの電圧レベルを全て“H”レ
ベルにして検査用アドレス指定を行なう第2検査用アド
レス指定工程と、 前記第2検査用アドレス指定工程による前記検査用アド
レス指定が行われると、前記データラインの全ての電圧
レベルを“L”レベルとする、あるいは、前記データラ
インの全ての電圧レベルを“H”レベルとする第2検査
用データ書込工程と、 前記第2検査用データ書込工程による書込終了毎に、前
記データラインを介して前記メモリに記憶されている検
査用データを読出検査用データとして読出を行なう第2
検査用データ読出工程と、 前記第2検査用データ読出工程により読み出した読出検
査用データと、前記第2検査用データ書込手段により書
き込んだ検査用データと、を比較することにより前記ア
ドレスラインに対応する電源系統が不良か否かを判別す
る第2判別工程とを備えたことを特徴とする状態検査方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04513496A JP3506348B2 (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置及び状態検査方法 |
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JP04513496A JP3506348B2 (ja) | 1996-03-01 | 1996-03-01 | メモリ制御装置及び状態検査方法 |
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JPH09237230A JPH09237230A (ja) | 1997-09-09 |
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JP (1) | JP3506348B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4618650B2 (ja) * | 2004-06-22 | 2011-01-26 | 三菱電機株式会社 | エレベータ電子安全装置用システム |
CN100361092C (zh) * | 2005-06-24 | 2008-01-09 | 华为技术有限公司 | 一种芯片接口检测装置及方法 |
JP2008210245A (ja) * | 2007-02-27 | 2008-09-11 | Denso Corp | 電子装置 |
-
1996
- 1996-03-01 JP JP04513496A patent/JP3506348B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH09237230A (ja) | 1997-09-09 |
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