JPH07296600A - 集積回路、この集積回路を設けた半導体ウェファ及びこの半導体ウェファに設けられた集積回路の検査方法 - Google Patents
集積回路、この集積回路を設けた半導体ウェファ及びこの半導体ウェファに設けられた集積回路の検査方法Info
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- JPH07296600A JPH07296600A JP7090852A JP9085295A JPH07296600A JP H07296600 A JPH07296600 A JP H07296600A JP 7090852 A JP7090852 A JP 7090852A JP 9085295 A JP9085295 A JP 9085295A JP H07296600 A JPH07296600 A JP H07296600A
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- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/26—Accessing multiple arrays
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Abstract
(57)【要約】
【目的】 集積回路に欠陥があるか否かの検査を簡単か
つ短時間で行う。 【構成】 集積回路５１〜５９が半導体ウェファ５０か
ら切り離す前に、端子２０及び２１から電圧を供給して
集積回路５１〜５９のＥＥＰＲＯＭに情報“０”及び
“１”を交互に書き込む。半導体ウェファ５０を加熱し
た後、集積回路５１〜５９のうちの一つの端子２０及び
２１に検査装置を接触し、読み出された情報が予め設定
された情報と一致するか否か検査する。一致しない場合
には、関連の集積回路に欠陥があると判断される。
つ短時間で行う。 【構成】 集積回路５１〜５９が半導体ウェファ５０か
ら切り離す前に、端子２０及び２１から電圧を供給して
集積回路５１〜５９のＥＥＰＲＯＭに情報“０”及び
“１”を交互に書き込む。半導体ウェファ５０を加熱し
た後、集積回路５１〜５９のうちの一つの端子２０及び
２１に検査装置を接触し、読み出された情報が予め設定
された情報と一致するか否か検査する。一致しない場合
には、関連の集積回路に欠陥があると判断される。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭと、この
ＥＥＰＲＯＭの情報の読出し及び書込みを制御する制御
回路と、電源電圧が供給される電圧端子とを具える集積
回路に関するものである。また本発明は、複数の集積回
路を設けた半導体ウェファであって、これら集積回路
を、互いに切り離すための中間レーンとともに行及び／
又は列方向に配置し、各集積回路が電圧端子を具える半
導体ウェファに関するものである。また本発明は、半導
体ウェファ上のすべての集積回路の動作を検査する半導
体ウェファの検査方法であって、前記半導体ウェファ製
造後前記集積回路に電圧を接続して第１検査ステップを
実行して、すべてのメモリロケーションに同一の予め設
定された情報を蓄積し、次いで、電圧のない状態で前記
半導体ウェファに熱処理を行い、その後、メモリロケー
ションの内容を読み出しかつ検査する第２検査ステップ
を実行するために前記集積回路を再び電圧に接続する半
導体ウェファの検査方法に関するものである。
ＥＥＰＲＯＭの情報の読出し及び書込みを制御する制御
回路と、電源電圧が供給される電圧端子とを具える集積
回路に関するものである。また本発明は、複数の集積回
路を設けた半導体ウェファであって、これら集積回路
を、互いに切り離すための中間レーンとともに行及び／
又は列方向に配置し、各集積回路が電圧端子を具える半
導体ウェファに関するものである。また本発明は、半導
体ウェファ上のすべての集積回路の動作を検査する半導
体ウェファの検査方法であって、前記半導体ウェファ製
造後前記集積回路に電圧を接続して第１検査ステップを
実行して、すべてのメモリロケーションに同一の予め設
定された情報を蓄積し、次いで、電圧のない状態で前記
半導体ウェファに熱処理を行い、その後、メモリロケー
ションの内容を読み出しかつ検査する第２検査ステップ
を実行するために前記集積回路を再び電圧に接続する半
導体ウェファの検査方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ及び制御回路を具える集積
回路は一般に既知である。この種の回路は、例えば、適
当に設置された公衆電話で使用することができるいわゆ
るテレホンカードに設けられている。このような集積回
路は、例えば銀行業務を行うクレジットカードに用いる
こともできる。さらに、このような集積回路はマイクロ
プロセッサの形態の制御回路を具えることもでき、この
場合ＥＥＰＲＯＭはマイクロプロセッサの全メモリの一
部を形成する。
回路は一般に既知である。この種の回路は、例えば、適
当に設置された公衆電話で使用することができるいわゆ
るテレホンカードに設けられている。このような集積回
路は、例えば銀行業務を行うクレジットカードに用いる
こともできる。さらに、このような集積回路はマイクロ
プロセッサの形態の制御回路を具えることもでき、この
場合ＥＥＰＲＯＭはマイクロプロセッサの全メモリの一
部を形成する。
【０００３】
【発明が解決しようとする課題】集積回路製造後、集積
回路に別の処理を施すことができる前に、正確な動作を
行うか否かの検査を集積回路に対して常に行う必要があ
る。この検査は、集積回路に含まれるメモリの検査、特
に、すべてのメモリセルに所望に応じて適切にアドレス
し、これを読み出し、かつ、これに書き込むことができ
るか否かの検査も含む。ＥＥＰＲＯＭを具える集積回路
の場合、このようなメモリに情報を書き込むのに幾分時
間がかかるという困難がある。その結果このような集積
回路の検査も非常に時間がかかるものとなる。さらに、
ＥＥＰＲＯＭ中のメモリセルがこれらの情報を永久に保
持するか否かの検査を行うために、第１検査は、中間に
熱処理を伴う２ステップで行われる。このことは、すべ
ての集積回路が検査装置に接続するために、すべての端
子を介して２回完全接触させる必要があることを意味す
る。
回路に別の処理を施すことができる前に、正確な動作を
行うか否かの検査を集積回路に対して常に行う必要があ
る。この検査は、集積回路に含まれるメモリの検査、特
に、すべてのメモリセルに所望に応じて適切にアドレス
し、これを読み出し、かつ、これに書き込むことができ
るか否かの検査も含む。ＥＥＰＲＯＭを具える集積回路
の場合、このようなメモリに情報を書き込むのに幾分時
間がかかるという困難がある。その結果このような集積
回路の検査も非常に時間がかかるものとなる。さらに、
ＥＥＰＲＯＭ中のメモリセルがこれらの情報を永久に保
持するか否かの検査を行うために、第１検査は、中間に
熱処理を伴う２ステップで行われる。このことは、すべ
ての集積回路が検査装置に接続するために、すべての端
子を介して２回完全接触させる必要があることを意味す
る。
【０００４】本発明の目的は、より簡単かつより短時間
で検査することができる集積回路を提供することであ
る。
で検査することができる集積回路を提供することであ
る。
【０００５】
【課題を解決するための手段】この目的は、前記制御回
路が、少なくとも複数の電圧端子に最初に電圧が供給さ
れる際に、前記ＥＥＰＲＯＭのすべてのメモリセルに交
互に２値情報“０”及び“１”を、好適には複数回独立
して書き込む検査回路を具える本発明によって達成され
る。
路が、少なくとも複数の電圧端子に最初に電圧が供給さ
れる際に、前記ＥＥＰＲＯＭのすべてのメモリセルに交
互に２値情報“０”及び“１”を、好適には複数回独立
して書き込む検査回路を具える本発明によって達成され
る。
【０００６】このような回路は簡単な構成を有すること
ができ、実際には、情報“０”及び“１”を交互にメモ
リに供給し、好適にはこの情報を、行列方向のリード線
を並列的に駆動するアドレスデコーダを調整することに
より、ＥＥＰＲＯＭのすべてのメモリセルに書き込む簡
単なシーケンサを具える。このシーケンサは、例えば通
常の動作を行う制御回路に通常含まれるカウンタ及び発
振器により、又は、外部から供給される制御クロックに
より完全に独立して動作することができる。
ができ、実際には、情報“０”及び“１”を交互にメモ
リに供給し、好適にはこの情報を、行列方向のリード線
を並列的に駆動するアドレスデコーダを調整することに
より、ＥＥＰＲＯＭのすべてのメモリセルに書き込む簡
単なシーケンサを具える。このシーケンサは、例えば通
常の動作を行う制御回路に通常含まれるカウンタ及び発
振器により、又は、外部から供給される制御クロックに
より完全に独立して動作することができる。
【０００７】検査回路の動作したがって第１検査ステッ
プを種々の方法で行うことができる。この動作の一例
は、制御信号特に制御クロックを別の端子を介して供給
し、したがって情報の書込みを制御することからなる。
この動作の他の例は、別の電圧端子を設け、電源電圧が
この別の電源端子を介して供給されると検査回路を自動
的に動作させることからなる。
プを種々の方法で行うことができる。この動作の一例
は、制御信号特に制御クロックを別の端子を介して供給
し、したがって情報の書込みを制御することからなる。
この動作の他の例は、別の電圧端子を設け、電源電圧が
この別の電源端子を介して供給されると検査回路を自動
的に動作させることからなる。
【０００８】その結果、集積回路は第１検査ステップを
実行するためには電源電圧に接続するだけでよい。この
ことは、これら集積回路を適切な接触素子により電源に
同時に接続すると、この第１検査ステップを複数の集積
回路に対して同時に並列して行うことができる。さら
に、この第１検査ステップは複雑な検査装置を必要とし
ない。
実行するためには電源電圧に接続するだけでよい。この
ことは、これら集積回路を適切な接触素子により電源に
同時に接続すると、この第１検査ステップを複数の集積
回路に対して同時に並列して行うことができる。さら
に、この第１検査ステップは複雑な検査装置を必要とし
ない。
【０００９】この集積回路すなわちこのような集積回路
が設けられたカードは、記憶内容が通常の使用目的以外
の内容に変更されるのを完全に防止する必要がある場合
にも用いられることがしばしばある。例えばテレホンカ
ードの場合には、カードを悪用できないように、記憶内
容が消去されるのを防ぐ必要がある。したがって、本発
明の一例は、前記検査回路を、前記集積回路の全使用寿
命に亘り永久に使用しえないようにすることを特徴とす
るものである。この理由は、集積回路製造後、既に説明
した方法で一旦検査が行われると、この集積回路が設け
られたカードに再び検査を行うことができないからであ
る。例えば、検査後に電流サージを用いて集積回路のヒ
ューズを溶接し、又は、検査後にＥＥＰＲＯＭの単一の
予め設定されたメモリセルすなわち個別のメモリセルに
所定の情報を書き込むことにより、検査を再び行えない
ようにすることができ、その結果後の段階での検査を防
止することができる。また、例えば、検査回路の動作に
要求される導体トラックを集積回路外に設け、この導体
トラックが、製造された集積回路を同時に切り離す切断
レーンが配置された半導体ウェファの区域を横切って延
在するようにすることにより、検査を再び行えないよう
にすることができる。これは、半導体ウェファ上の集積
回路が切り離されない間検査ステップを繰り返すことが
できるという利点がある。
が設けられたカードは、記憶内容が通常の使用目的以外
の内容に変更されるのを完全に防止する必要がある場合
にも用いられることがしばしばある。例えばテレホンカ
ードの場合には、カードを悪用できないように、記憶内
容が消去されるのを防ぐ必要がある。したがって、本発
明の一例は、前記検査回路を、前記集積回路の全使用寿
命に亘り永久に使用しえないようにすることを特徴とす
るものである。この理由は、集積回路製造後、既に説明
した方法で一旦検査が行われると、この集積回路が設け
られたカードに再び検査を行うことができないからであ
る。例えば、検査後に電流サージを用いて集積回路のヒ
ューズを溶接し、又は、検査後にＥＥＰＲＯＭの単一の
予め設定されたメモリセルすなわち個別のメモリセルに
所定の情報を書き込むことにより、検査を再び行えない
ようにすることができ、その結果後の段階での検査を防
止することができる。また、例えば、検査回路の動作に
要求される導体トラックを集積回路外に設け、この導体
トラックが、製造された集積回路を同時に切り離す切断
レーンが配置された半導体ウェファの区域を横切って延
在するようにすることにより、検査を再び行えないよう
にすることができる。これは、半導体ウェファ上の集積
回路が切り離されない間検査ステップを繰り返すことが
できるという利点がある。
【００１０】集積回路製造中、例えば欠陥が原因で電源
電圧用の導体トラックに集積回路内の短絡が含まれる事
態が発生するおそれがある。複数の集積回路に同時に給
電されると、これら集積回路のうちの一つが電圧の短絡
を含む場合、第１検査ステップを他の集積回路に対して
実行することができない。したがって本発明の別の例で
は、前記電圧端子の一つに直列接続した電流制限回路を
設け、前記集積回路の他のすべての素子を、前記電流制
限回路のみを介して前記一つの電圧端子に接続する。こ
の場合、欠陥のある集積回路は電源電圧から制限された
電流のみしか得られず、したがって別の、同時に検査さ
れた集積回路を、同一の電圧源により並列して給電する
ことができる。
電圧用の導体トラックに集積回路内の短絡が含まれる事
態が発生するおそれがある。複数の集積回路に同時に給
電されると、これら集積回路のうちの一つが電圧の短絡
を含む場合、第１検査ステップを他の集積回路に対して
実行することができない。したがって本発明の別の例で
は、前記電圧端子の一つに直列接続した電流制限回路を
設け、前記集積回路の他のすべての素子を、前記電流制
限回路のみを介して前記一つの電圧端子に接続する。こ
の場合、欠陥のある集積回路は電源電圧から制限された
電流のみしか得られず、したがって別の、同時に検査さ
れた集積回路を、同一の電圧源により並列して給電する
ことができる。
【００１１】制御クロックパルスによる検査回路の制御
すなわち検査回路に設けられたシーケンサの制御を、特
に、分離した端子が第１検査ステップ中電源電圧の少な
くとも一つの極に対して用いられている場合、追加の端
子が存在しなくても電圧源により行わせることができ
る。このために、電源電圧を、制御回路の動作に十分な
電圧値とＥＥＰＲＯＭのプログラム電圧に相当するより
高い電源電圧との間で周期的に切り替える。電源電圧が
プログラム電圧であるものとすると、情報がすべてのメ
モリセルに並列に書き込まれ、電源電圧の値が切り替え
られ、その後電源電圧が通常の値に戻る。プログラム電
圧値に切り替えることにより制御回路の素子が損傷する
のを防止するために、本発明の別の例では、前記電圧端
子の一つに結合した電圧制御回路を設けて、この入力電
圧が予め設定された範囲の値である場合にはほぼ一定の
出力電圧を発生させるようにし、この出力電圧を、前記
集積回路の素子の少なくとも一部に給電するのに用い
る。その結果、第１検査ステップを特に簡単に制御する
ことができる。
すなわち検査回路に設けられたシーケンサの制御を、特
に、分離した端子が第１検査ステップ中電源電圧の少な
くとも一つの極に対して用いられている場合、追加の端
子が存在しなくても電圧源により行わせることができ
る。このために、電源電圧を、制御回路の動作に十分な
電圧値とＥＥＰＲＯＭのプログラム電圧に相当するより
高い電源電圧との間で周期的に切り替える。電源電圧が
プログラム電圧であるものとすると、情報がすべてのメ
モリセルに並列に書き込まれ、電源電圧の値が切り替え
られ、その後電源電圧が通常の値に戻る。プログラム電
圧値に切り替えることにより制御回路の素子が損傷する
のを防止するために、本発明の別の例では、前記電圧端
子の一つに結合した電圧制御回路を設けて、この入力電
圧が予め設定された範囲の値である場合にはほぼ一定の
出力電圧を発生させるようにし、この出力電圧を、前記
集積回路の素子の少なくとも一部に給電するのに用い
る。その結果、第１検査ステップを特に簡単に制御する
ことができる。
【００１２】複数の集積回路を同時に検査する理由は、
集積回路を単一の半導体ウェファ上に複数製造している
からである。したがって、集積回路の第１検査は、最後
の製造工程終了後回路が半導体ウェファ上に存在してい
る間すなわち回路が切り離される前に実行される。した
がって本発明は、本発明による複数の集積回路を具える
冒頭で説明した種類の半導体ウェファに関するものでも
あり、別の目的は、半導体ウェファ上の集積回路を特に
簡単な方法で検査を行うことである。この目的は、少な
くとも複数の隣接する集積回路の少なくとも電圧端子
を、前記半導体ウェファ上に設けられた切断レーンを横
切って延在する導体トラックを介して相互接続した本発
明により達成することができる。したがって、半導体ウ
ェファ上の複数の集積回路に電圧を同時に供給するのが
特に簡単になり、したがってこれらの集積回路に対して
同時に第１検査ステップを行うことができる。
集積回路を単一の半導体ウェファ上に複数製造している
からである。したがって、集積回路の第１検査は、最後
の製造工程終了後回路が半導体ウェファ上に存在してい
る間すなわち回路が切り離される前に実行される。した
がって本発明は、本発明による複数の集積回路を具える
冒頭で説明した種類の半導体ウェファに関するものでも
あり、別の目的は、半導体ウェファ上の集積回路を特に
簡単な方法で検査を行うことである。この目的は、少な
くとも複数の隣接する集積回路の少なくとも電圧端子
を、前記半導体ウェファ上に設けられた切断レーンを横
切って延在する導体トラックを介して相互接続した本発
明により達成することができる。したがって、半導体ウ
ェファ上の複数の集積回路に電圧を同時に供給するのが
特に簡単になり、したがってこれらの集積回路に対して
同時に第１検査ステップを行うことができる。
【００１３】また本発明は、半導体ウェファ上の本発明
による集積回路の動作の前記検査方法に関するものであ
り、したがって前記検査は、中間に熱処理を伴う２ステ
ップで行われる。できるだけ迅速に、かつ、非常に簡単
な装置により第１検査ステップを行うことができるよう
に、本発明による方法は、前記第１検査ステップ中、少
なくとも複数の隣接する集積回路の電圧端子を相互接続
する導体トラックを電圧に接続して自動的に初期化し、
２値情報“０”及び“１”を、前記制御回路によりＥＥ
ＰＲＯＭのすべてのメモリロケーションに交互に書き込
み、別の書込み、読出し及び消去検査のすべてが、前記
熱処理の次の前記第２検査ステップ中にのみ実行される
ことを特徴とするものである。したがって、複数の集積
回路が動作電圧を受け、次いで簡単な制御信号を動作電
圧により受信する度に、規定された情報の状態を、この
状態を検査することなく各集積回路のＥＥＰＲＯＭで調
整することができる。その結果、各集積回路の別の接触
パッドへの接触が省略され、したがって第１検査ステッ
プが時間を省略して実行される。例えば修正されたデー
タをＥＥＰＲＯＭに書き込むのが既に不可能な欠陥のあ
る集積回路を第２検査ステップ中にのみ検出される。し
かしながらこのことは、第１検査ステップ中にこのよう
な欠陥のある集積回路の検査に余分な時間を必要としな
いので不都合ではない。
による集積回路の動作の前記検査方法に関するものであ
り、したがって前記検査は、中間に熱処理を伴う２ステ
ップで行われる。できるだけ迅速に、かつ、非常に簡単
な装置により第１検査ステップを行うことができるよう
に、本発明による方法は、前記第１検査ステップ中、少
なくとも複数の隣接する集積回路の電圧端子を相互接続
する導体トラックを電圧に接続して自動的に初期化し、
２値情報“０”及び“１”を、前記制御回路によりＥＥ
ＰＲＯＭのすべてのメモリロケーションに交互に書き込
み、別の書込み、読出し及び消去検査のすべてが、前記
熱処理の次の前記第２検査ステップ中にのみ実行される
ことを特徴とするものである。したがって、複数の集積
回路が動作電圧を受け、次いで簡単な制御信号を動作電
圧により受信する度に、規定された情報の状態を、この
状態を検査することなく各集積回路のＥＥＰＲＯＭで調
整することができる。その結果、各集積回路の別の接触
パッドへの接触が省略され、したがって第１検査ステッ
プが時間を省略して実行される。例えば修正されたデー
タをＥＥＰＲＯＭに書き込むのが既に不可能な欠陥のあ
る集積回路を第２検査ステップ中にのみ検出される。し
かしながらこのことは、第１検査ステップ中にこのよう
な欠陥のある集積回路の検査に余分な時間を必要としな
いので不都合ではない。
【００１４】
【実施例】図１において、単一の集積回路１は、アドレ
スリード線１３及びデータリード線１１を介して制御回
路１２により駆動されるＥＥＰＲＯＭ１０を具える。制
御回路１２を、種々の一般に既知の方法で構成すること
ができる。本例では、このＥＥＰＲＯＭ１０及び制御回
路１２は、二つのリード線１５及び１７を介して電圧を
受ける。リード線１５を電圧端子２１に直接接続し、そ
れに対してリード線１７を、電流制限回路１６を介して
電圧端子２０に接続する。この電圧端子２０はこの場
合、テストの実行にのみ使用される。通常の動作中、制
御回路１２及びメモリ１０は、電圧端子２３及び共通端
子２１を介して動作電圧を受ける。制御回路１２の入力
側においては、リード線１７を、線図的に示した電圧制
御回路１８に接続する。この電圧制御回路１８は、制御
回路１２に対して一定の動作電圧を発生させるととも
に、交互の情報の書込みを制御する制御クロック信号を
リード線１７の電圧の変動から得る。さらに、リード線
１９を介して制御回路１２を信号端子２２に接続する。
しかしながら、複数の信号リード線１９には、その対応
する複数の信号端子を含むようにすることもできる。
スリード線１３及びデータリード線１１を介して制御回
路１２により駆動されるＥＥＰＲＯＭ１０を具える。制
御回路１２を、種々の一般に既知の方法で構成すること
ができる。本例では、このＥＥＰＲＯＭ１０及び制御回
路１２は、二つのリード線１５及び１７を介して電圧を
受ける。リード線１５を電圧端子２１に直接接続し、そ
れに対してリード線１７を、電流制限回路１６を介して
電圧端子２０に接続する。この電圧端子２０はこの場
合、テストの実行にのみ使用される。通常の動作中、制
御回路１２及びメモリ１０は、電圧端子２３及び共通端
子２１を介して動作電圧を受ける。制御回路１２の入力
側においては、リード線１７を、線図的に示した電圧制
御回路１８に接続する。この電圧制御回路１８は、制御
回路１２に対して一定の動作電圧を発生させるととも
に、交互の情報の書込みを制御する制御クロック信号を
リード線１７の電圧の変動から得る。さらに、リード線
１９を介して制御回路１２を信号端子２２に接続する。
しかしながら、複数の信号リード線１９には、その対応
する複数の信号端子を含むようにすることもできる。
【００１５】制御回路１２は線図的に示した検査回路１
４を具える。端子２０及び２１に電源電圧が供給される
と、ＥＥＰＲＯＭ１０のすべてのアドレスが自動的に例
えば並列してアドレスされ、アドレスされたそれぞれの
メモリロケーションに情報“１”及び“０”が複数回交
互に書き込まれる。最後に、ＥＥＰＲＯＭ１０の各記憶
セルの一部を形成するフローティングゲートを充電して
情報が書き込まれるようにする。
４を具える。端子２０及び２１に電源電圧が供給される
と、ＥＥＰＲＯＭ１０のすべてのアドレスが自動的に例
えば並列してアドレスされ、アドレスされたそれぞれの
メモリロケーションに情報“１”及び“０”が複数回交
互に書き込まれる。最後に、ＥＥＰＲＯＭ１０の各記憶
セルの一部を形成するフローティングゲートを充電して
情報が書き込まれるようにする。
【００１６】情報“１”及び“０”の交互の書込みは、
図２に示すように変化する供給電圧によって制御され
る。この電圧はまず高電圧Ｕ２まで増大し、制御回路１
２は最初に、規定された初期状態に通常の方法で設定さ
れる。ＥＥＰＲＯＭ１０のプログラム電圧に相当する電
圧Ｕ２に到達した後、この初期状態によって規定された
情報が書き込まれる。このために、電源電圧Ｕは値Ｕ２
を十分な期間保持し、その後、制御電圧１２の通常の動
作電圧にほぼ一致する電圧Ｕ１まで減少する。したがっ
て、メモリ１０に順次供給される情報は、互いに逆の２
値に変化される。次いで電源電圧Ｕは再び値Ｕ２まで増
大し、これによって、調整された情報が書き込まれる。
値Ｕ１とＵ２との間の電源電圧Ｕのこのような切替を複
数回行い、その結果、欠陥のある記憶セルを検出しうる
ようにする。情報が正確に書き込まれたか否かの検査す
なわち読出し検査は、この検査ステップ中に行われな
い。この読出し検査は、以下説明する次の検査ステップ
中にのみ行われる。
図２に示すように変化する供給電圧によって制御され
る。この電圧はまず高電圧Ｕ２まで増大し、制御回路１
２は最初に、規定された初期状態に通常の方法で設定さ
れる。ＥＥＰＲＯＭ１０のプログラム電圧に相当する電
圧Ｕ２に到達した後、この初期状態によって規定された
情報が書き込まれる。このために、電源電圧Ｕは値Ｕ２
を十分な期間保持し、その後、制御電圧１２の通常の動
作電圧にほぼ一致する電圧Ｕ１まで減少する。したがっ
て、メモリ１０に順次供給される情報は、互いに逆の２
値に変化される。次いで電源電圧Ｕは再び値Ｕ２まで増
大し、これによって、調整された情報が書き込まれる。
値Ｕ１とＵ２との間の電源電圧Ｕのこのような切替を複
数回行い、その結果、欠陥のある記憶セルを検出しうる
ようにする。情報が正確に書き込まれたか否かの検査す
なわち読出し検査は、この検査ステップ中に行われな
い。この読出し検査は、以下説明する次の検査ステップ
中にのみ行われる。
【００１７】電流制限回路１６を通常の構成のものと
し、最も簡単な場合にはこれを直列抵抗として構成す
る。集積回路１の欠陥が原因でリード線１５と１７との
間に短絡が発生した場合、すなわち認容できない低抵抗
接続が制御回路１２又はＥＥＰＲＯＭ１０に発生した場
合、電流制限回路１６によって予め規定された電流より
大きくない電流が電圧端子２０から得られる。したがっ
て、集積回路１に欠陥がある場合、同一の電源電圧によ
り複数の集積回路に並列して給電することも簡単にでき
る。
し、最も簡単な場合にはこれを直列抵抗として構成す
る。集積回路１の欠陥が原因でリード線１５と１７との
間に短絡が発生した場合、すなわち認容できない低抵抗
接続が制御回路１２又はＥＥＰＲＯＭ１０に発生した場
合、電流制限回路１６によって予め規定された電流より
大きくない電流が電圧端子２０から得られる。したがっ
て、集積回路１に欠陥がある場合、同一の電源電圧によ
り複数の集積回路に並列して給電することも簡単にでき
る。
【００１８】複数の集積回路を具える半導体ウェファ５
０の一部を表す図３の配置では、複数のすなわち集積回
路５１〜５９の群のみを示す。これらの集積回路を、図
示しない他の回路のように、規則的な行列配置で配列す
る。集積回路の列間にレーン３６及び３７を設け、か
つ、この回路の行間にレーン３８及び３９を設ける。集
積回路の検査後、これらのレーンに沿ってカットが行わ
れ、その結果互いに個別の集積回路に分離される。
０の一部を表す図３の配置では、複数のすなわち集積回
路５１〜５９の群のみを示す。これらの集積回路を、図
示しない他の回路のように、規則的な行列配置で配列す
る。集積回路の列間にレーン３６及び３７を設け、か
つ、この回路の行間にレーン３８及び３９を設ける。集
積回路の検査後、これらのレーンに沿ってカットが行わ
れ、その結果互いに個別の集積回路に分離される。
【００１９】各集積回路５１〜５９は複数の接触パッド
を具え、ここでは図１に対応する電圧端子２０及び２１
のみ符号を示す。一群のすべての集積回路の電圧端子２
０を導体トラック４０に接続する。この導体トラック４
０は、各列のレーン３８及び３９を交差し、集積回路５
７〜５９の下側の切断レーン（図示せず）に沿って延在
し、かつ、三つすべての垂直導体トラックセグメントに
相互接続する。同様に、一群のすべての集積回路の電圧
端子２１を導体トラック４１に接続する。この導体トラ
ック４１も、レーン３８及び３９を交差し、かつ、集積
回路５１〜５３の下側の垂直導体トラックセグメントに
相互接続する。
を具え、ここでは図１に対応する電圧端子２０及び２１
のみ符号を示す。一群のすべての集積回路の電圧端子２
０を導体トラック４０に接続する。この導体トラック４
０は、各列のレーン３８及び３９を交差し、集積回路５
７〜５９の下側の切断レーン（図示せず）に沿って延在
し、かつ、三つすべての垂直導体トラックセグメントに
相互接続する。同様に、一群のすべての集積回路の電圧
端子２１を導体トラック４１に接続する。この導体トラ
ック４１も、レーン３８及び３９を交差し、かつ、集積
回路５１〜５３の下側の垂直導体トラックセグメントに
相互接続する。
【００２０】半導体ウェファ５０が細分されていない間
は、各群の一つの集積回路の端子２０及び２１に接触
し、これらの端子を介して電圧を供給するだけで十分で
ある。したがってこの群のすべての集積回路は動作電圧
を受ける。図２を参照して説明した供給電圧が電源電圧
と制御信号との結合からなる場合、情報“０”及び
“１”がすべてての集積回路のＥＥＰＲＯＭに同時的に
交互に書き込まれる。したがってこの場合、この群の２
端子に接触を行うだけでよく、その結果電源電圧と制御
信号とを結合したものを供給する簡単な検査装置のみ必
要とされる。
は、各群の一つの集積回路の端子２０及び２１に接触
し、これらの端子を介して電圧を供給するだけで十分で
ある。したがってこの群のすべての集積回路は動作電圧
を受ける。図２を参照して説明した供給電圧が電源電圧
と制御信号との結合からなる場合、情報“０”及び
“１”がすべてての集積回路のＥＥＰＲＯＭに同時的に
交互に書き込まれる。したがってこの場合、この群の２
端子に接触を行うだけでよく、その結果電源電圧と制御
信号とを結合したものを供給する簡単な検査装置のみ必
要とされる。
【００２１】各導体対を介して共通の動作電圧を供給す
ることができる集積回路の個数は、通常の動作状態にお
ける個々の集積回路の電流消費量及び導体トラックの幅
に主に依存する。特に、個々の集積回路の電力消費量が
少ない場合、図４に示すような接続を用いることも可能
である。この場合、集積回路５１を半導体ウェファ上に
設け、垂直方向の軸線に関して集積回路５２と鏡像関係
にする。その結果電源端子が互いに対向するようにな
る。これは、一群の個々の列の別の集積回路にも適用さ
れる。この場合、集積回路の２列の電圧端子２０及び２
１ごとに同一の導体トラック４０及び４１を接続する。
その結果、集積回路の列間に一つの導体トラック４０又
は４１のみを設けるだけでよい。
ることができる集積回路の個数は、通常の動作状態にお
ける個々の集積回路の電流消費量及び導体トラックの幅
に主に依存する。特に、個々の集積回路の電力消費量が
少ない場合、図４に示すような接続を用いることも可能
である。この場合、集積回路５１を半導体ウェファ上に
設け、垂直方向の軸線に関して集積回路５２と鏡像関係
にする。その結果電源端子が互いに対向するようにな
る。これは、一群の個々の列の別の集積回路にも適用さ
れる。この場合、集積回路の２列の電圧端子２０及び２
１ごとに同一の導体トラック４０及び４１を接続する。
その結果、集積回路の列間に一つの導体トラック４０又
は４１のみを設けるだけでよい。
【００２２】この場合、半導体ウェファ５０上の集積回
路の検査を図５に示すフローチャートに従って実行す
る。ブロック１０２において、全群の集積回路に電圧及
び（好ましくは結合された）制御信号を順次供給する。
その結果、集積回路に欠陥がなければ、半導体ウェファ
上のすべての集積回路に同一の情報が記憶される。ブロ
ック１０４において、半導体ウェファを予め設定された
高温で予め設定された期間加熱する。
路の検査を図５に示すフローチャートに従って実行す
る。ブロック１０２において、全群の集積回路に電圧及
び（好ましくは結合された）制御信号を順次供給する。
その結果、集積回路に欠陥がなければ、半導体ウェファ
上のすべての集積回路に同一の情報が記憶される。ブロ
ック１０４において、半導体ウェファを予め設定された
高温で予め設定された期間加熱する。
【００２３】ブロック１０６において、単一の集積回路
のみ（しかしながらこの場合、図１の電圧端子２１及び
２３と、信号端子２２と、好適には別の信号端子）に接
触する。この場合制御回路１２はもはや電圧端子２０を
介して電圧を受けないので、検査回路１４も自動的に動
作しなくなり、集積回路を、信号端子を介してすべての
関連の機能に関して検査することができる。特に、接触
した集積回路のＥＥＰＲＯＭの内容をアドレスごとに順
次読み出す。ブロック１０８において、読み出された情
報が予め設定された情報と一致するか否かが各アドレス
に対して検査される。一致しない場合、ブロック１１２
において関連の集積回路は欠陥があるとしてマークさ
れ、ブロック１０６に進行して次の集積回路に対して検
査が行われる。その結果、保持された電荷したがって保
持された記憶が長期間に亘って動作しない集積回路を、
別の検査から非常に迅速に取り除くことができ、したが
って全体の検査の速度を速める。
のみ（しかしながらこの場合、図１の電圧端子２１及び
２３と、信号端子２２と、好適には別の信号端子）に接
触する。この場合制御回路１２はもはや電圧端子２０を
介して電圧を受けないので、検査回路１４も自動的に動
作しなくなり、集積回路を、信号端子を介してすべての
関連の機能に関して検査することができる。特に、接触
した集積回路のＥＥＰＲＯＭの内容をアドレスごとに順
次読み出す。ブロック１０８において、読み出された情
報が予め設定された情報と一致するか否かが各アドレス
に対して検査される。一致しない場合、ブロック１１２
において関連の集積回路は欠陥があるとしてマークさ
れ、ブロック１０６に進行して次の集積回路に対して検
査が行われる。その結果、保持された電荷したがって保
持された記憶が長期間に亘って動作しない集積回路を、
別の検査から非常に迅速に取り除くことができ、したが
って全体の検査の速度を速める。
【００２４】ブロック１０８における集積回路の検査に
おいて、読み出されたすべての情報が正確であることが
明らかになった場合、ブロック１１０において別の検査
動作、例えばＥＥＰＲＯＭの個々の記憶セルの消去又は
この記憶セルへの別の情報の上書き、書き込まれた情報
の再検査を行う。この場合制御回路それ自身を通常の方
法で検査することができる。集積回路の検査終了後、次
の集積回路に対し、保持された電荷したがって保持され
た情報に関する第１検査を行うブロック１０６に常にリ
ターンする。
おいて、読み出されたすべての情報が正確であることが
明らかになった場合、ブロック１１０において別の検査
動作、例えばＥＥＰＲＯＭの個々の記憶セルの消去又は
この記憶セルへの別の情報の上書き、書き込まれた情報
の再検査を行う。この場合制御回路それ自身を通常の方
法で検査することができる。集積回路の検査終了後、次
の集積回路に対し、保持された電荷したがって保持され
た情報に関する第１検査を行うブロック１０６に常にリ
ターンする。
【００２５】ＥＥＰＲＯＭを有する複数の集積回路を具
える半導体ウェファの検査に対しては、この方法を用い
ることにより熱処理前の第１検査ステップに要求される
時間を著しく減少させることができ、同時に、より簡単
な検査装置を用いることができる。
える半導体ウェファの検査に対しては、この方法を用い
ることにより熱処理前の第１検査ステップに要求される
時間を著しく減少させることができ、同時に、より簡単
な検査装置を用いることができる。
【図１】本発明による集積回路のブロック図である。
【図２】最初の検査ステップ中の電源電圧の変動を示す
図である。
図である。
【図３】半導体ウェファ上の複数の集積回路の配置を示
す図である。
す図である。
【図４】半導体ウェファ上の数個の集積回路の電源端子
の接続の一例を示す図である。
の接続の一例を示す図である。
【図５】最初の検査の実行を表すフローチャートであ
る。
る。
１，５１，５２，５３ 集積回路 １０ ＥＥＰＲＯＭ １１ データリード線 １２ 制御回路 １３ アドレスリード線 １４ 検査回路 １５，１７，１９ リード線 １６ 電流制限回路 １８ 電圧制御回路 ２０，２１，２２，２３ 電圧端子 ３６，３７，３８，３９ レーン ４０，４１ 導体トラック ５０ 半導体ウェファ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7630−4Ｍ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 ディルク アルムブルスト ドイツ連邦共和国 22045 ハンブルク セデルブロムシュトラーセ 28 (72)発明者 トム ホルツ ドイツ連邦共和国 22457 ハンブルク ブルクヴェデルカンプ ７ツェー
Claims (6)
- 【請求項１】 ＥＥＰＲＯＭと、このＥＥＰＲＯＭの情
報の読出し及び書込みを制御する制御回路と、電源電圧
が供給される電圧端子とを具える集積回路において、前
記制御回路（１２）は、少なくとも複数の電圧端子（２
０，２１）に最初に電圧が供給される際に、前記ＥＥＰ
ＲＯＭ（１０）のすべてのメモリセルに交互に２値情報
“０”及び“１”を、好適には複数回独立して書き込む
検査回路（１４）を具えることを特徴とする集積回路。 - 【請求項２】 前記検査回路（１４）を、前記集積回路
の全使用寿命に亘り永久に使用しえないようにすること
を特徴とする請求項１記載の集積回路。 - 【請求項３】 前記電圧端子の一つ（２０）に直列接続
した電流制限回路（１６）を設け、前記集積回路（１）
の他のすべての素子（１０，１２，１４）を、前記電流
制限回路（１６）のみを介して前記一つの電圧端子（２
０）に接続したことを特徴とする請求項１又は２記載の
集積回路。 - 【請求項４】 前記電圧端子の一つ（２０）に結合した
電圧制御回路（１８）を設けて、この入力電圧が予め設
定された範囲の値である場合にはほぼ一定の出力電圧を
発生させるようにし、この出力電圧を、前記集積回路
（１）の素子（１０，１２，１４）の少なくとも一部に
給電するのに用いることを特徴とする請求項１，２又は
３記載の集積回路。 - 【請求項５】 請求項１から４のうちのいずれか１項に
記載の複数の集積回路を設けた半導体ウェファであっ
て、これら集積回路を、互いに切り離すための中間レー
ンとともに行及び／又は列方向に配置し、各集積回路が
電圧端子を具える半導体ウェファにおいて、少なくとも
複数の隣接する集積回路（５１〜５９）の少なくとも電
圧端子（２０，２１）を、前記半導体ウェファ（５０）
上に設けられた切断レーン（３６〜３９）を横切って延
在する導体トラック（４０，４１）を介して相互接続し
たことを特徴とする半導体ウェファ。 - 【請求項６】 請求項５記載の半導体ウェファ上のすべ
ての集積回路の動作を検査する半導体ウェファに設けら
れた集積回路の検査方法であって、前記半導体ウェファ
製造後前記集積回路に電圧を接続して第１検査ステップ
を実行して、すべてのメモリロケーションに同一の予め
設定された情報を蓄積し、次いで、電圧のない状態で前
記半導体ウェファに熱処理を施し、その後、メモリロケ
ーションの内容を読み出しかつ検査する第２検査ステッ
プを実行するために前記集積回路を再び電圧に接続する
に当たり、前記第１検査ステップ中、少なくとも複数の
隣接する集積回路の電圧端子を相互接続する導体トラッ
クを電圧に接続して自動的に初期化し、２値情報“０”
及び“１”を、前記制御回路によりＥＥＰＲＯＭのすべ
てのメモリロケーションに交互に書き込み、別の書込
み、読出し及び消去検査のすべてが、前記熱処理の次の
前記第２検査ステップ中にのみ実行されることを特徴と
する半導体ウェファに設けられた集積回路の検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4413257:3 | 1994-04-16 | ||
| DE4413257A DE4413257A1 (de) | 1994-04-16 | 1994-04-16 | Integrierte Schaltungsanordnung mit einem EEPROM, Halbleiterscheibe mit solchen integrierten Schaltungen sowie Verfahren zur Verwendung einer solchen Halbleiterscheibe |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07296600A true JPH07296600A (ja) | 1995-11-10 |
Family
ID=6515641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090852A Pending JPH07296600A (ja) | 1994-04-16 | 1995-04-17 | 集積回路、この集積回路を設けた半導体ウェファ及びこの半導体ウェファに設けられた集積回路の検査方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5673228A (ja) |
| EP (1) | EP0678915A3 (ja) |
| JP (1) | JPH07296600A (ja) |
| DE (1) | DE4413257A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19633549C2 (de) * | 1996-08-20 | 2002-07-11 | Infineon Technologies Ag | Integrierte Schaltung mit einer sich zumindest teilweise über einen Sägekanal hinweg erstreckenden Schutzschicht |
| US5890192A (en) * | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
| JPH10269800A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6091652A (en) * | 1998-12-11 | 2000-07-18 | Lsi Logic Corporation | Testing semiconductor devices for data retention |
| DE10202904B4 (de) * | 2002-01-25 | 2004-11-18 | Infineon Technologies Ag | Vorrichtung und Verfahren zum parallelen und unabhängigen Test spannungsversorgter Halbleiterspeichereinrichtungen |
| CN103364706B (zh) * | 2013-07-26 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 验收测试装置及一次性可编程器件的验收测试方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622019B1 (fr) * | 1987-10-19 | 1990-02-09 | Thomson Semiconducteurs | Dispositif de test structurel d'un circuit integre |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| KR100231393B1 (ko) * | 1991-04-18 | 1999-11-15 | 나시모토 류조 | 반도체집적회로장치 |
| DE4200586A1 (de) * | 1992-01-11 | 1993-07-15 | Philips Patentverwaltung | Verfahren zum herstellen von integrierten schaltungen sowie integrierte schaltung |
| FR2690751B1 (fr) * | 1992-04-30 | 1994-06-17 | Sgs Thomson Microelectronics | Procede et circuit de detection de fuites de courant dans une ligne de bit. |
-
1994
- 1994-04-16 DE DE4413257A patent/DE4413257A1/de not_active Withdrawn
-
1995
- 1995-04-07 EP EP95200881A patent/EP0678915A3/de not_active Withdrawn
- 1995-04-13 US US08/423,248 patent/US5673228A/en not_active Expired - Fee Related
- 1995-04-17 JP JP7090852A patent/JPH07296600A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE4413257A1 (de) | 1995-10-19 |
| EP0678915A2 (de) | 1995-10-25 |
| EP0678915A3 (de) | 1998-03-04 |
| US5673228A (en) | 1997-09-30 |
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