JP3970391B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に関し、特に、メインメモリブロックとブートブロックとに分割されたメモリセルアレイを備え、トップブートタイプまたはボトムブートタイプに選択的に設定することが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、コンピュータやワードプロセッサなどの情報処理装置の普及に伴い、情報処理装置内部で使用されるＦｌａｓｈ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory ；以下、フラッシュメモリと称す）が数多く開発されている。フラッシュメモリは、一般ユーザがデータの書換えを行なうことが可能な不揮発性メモリである。
【０００３】
このようなフラッシュメモリの一種として、通常の方法でデータの書換えを行なうことが可能なメインメモリブロックと、特別な方法でしかデータの書換えを行なうことができないブートブロックとにメモリセルアレイが分割されたブートフラッシュメモリも開発されている。ブートブロックにはＢＩＯＳ（Basic Input Output System ）のような書換え頻度の低い、容易に消去されては困る重要な情報が格納され、通常のデータはメインメモリブロックに格納される。
【０００４】
一方、このブートフラッシュメモリが搭載される情報処理装置には、ブートブロックのアドレスを上位アドレスとするトップブート方式と、ブートブロックのアドレスを下位アドレスとするボトムブート方式とがある。一般にブートフラッシュメモリは、ウェハ状態では両方式に対応可能に形成され、在庫状況などに応じてアセンブリ工程でトップブートタイプとボトムブートタイプとに振分けられる。
【０００５】
図４は、そのようなブートフラッシュメモリの構成を示すブロック図である。図４を参照して、このブートフラッシュメモリは、グランドパッドＧＰ、トップブート用パッドＴＰ、ボトムブート用パッドＢＰおよび切換信号発生回路３０を備える。グランドパッドＧＰは、外部から接地電位ＧＮＤを受ける。パッドＴＰ，ＢＰは、それぞれ切換信号発生回路３０に接続される。
【０００６】
アセンブリ工程において、ボンディングワイヤＷによりトップブート用パッドＴＰがグランドパッドＧＰに接続されると切換信号発生回路３０の出力信号Ｔ／Ｂは「Ｈ」レベルとなり、ボトムブート用パッドＢＰがグランドパッドＧＰに接続されると信号Ｔ／Ｂは「Ｌ」レベルとなる。信号Ｔ／Ｂが「Ｈ」レベルの場合はフラッシュメモリはトップブートタイプとなり、信号Ｔ／Ｂが「Ｌ」レベルの場合はフラッシュメモリはボトムブートタイプとなる。
【０００７】
また、このフラッシュメモリは、コントローラ３１、メモリセルアレイ３２、Ｘゲート３３、Ｙゲート３４、アドレスバッファ３５、Ｘデコーダ３６、Ｙデコーダ３７、センスアンプ３８、書込回路３９およびＩ／Ｏバッファ４０を備え、メモリセルアレイ３２はメインメモリブロック３２ａおよびブートブロック３２ｂを含む。
【０００８】
コントローラ３１は、外部から与えられる制御信号／ＣＥ，／ＯＥ，／ＷＥおよびコマンド信号ＣＭＤに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【０００９】
メモリセルアレイ３２は、行列状に配列された複数のメモリセルを含む。各メモリセルには固有のアドレスが割当てられ、各メモリセルは１ビットのデータを記憶する。上述したように、書換頻度の低い重要なデータはブートブロック３２ｂに格納され、通常のデータはメインメモリブロック３２ａに格納される。メモリセルアレイ３２においては、ブートブロック３２ｂのアドレスは、たとえばメインメモリブロック３２ａのアドレスよりも上位に配置されている。
【００１０】
アドレスバッファ３５は、外部からアドレス信号Ａ０〜Ａｍ（ｍは自然数である）を受けるとともに、切換信号発生回路３０の出力信号Ｔ／Ｂを受ける。アドレスバッファ３５は、信号Ｔ／Ｂが「Ｈ」レベルの場合（トップブートタイプの場合）は、トップブート方式で入力されたアドレス信号Ａ０〜ＡｍをそのままＸデコーダ３６およびＹデコーダ３７の各々に選択的に与える。また、アドレスバッファ３５は、信号Ｔ／Ｂが「Ｌ」レベルの場合（ボトムブートタイプの場合）は、ボトムブート方式で入力されたアドレス信号Ａ０〜Ａｍをトップブート方式に組換えてＸデコーダ３６およびＹデコーダ３７の各々に選択的に与える。
【００１１】
Ｘデコーダ３６およびＹデコーダ３７は、アドレスバッファ３５から与えられたアドレス信号に従って、アクセスすべきメモリセルのＸアドレスおよびＹアドレスを指定する。Ｘゲート３３およびＹゲート３４は、Ｘデコーダ３６およびＹデコーダ３７によって指定されたアドレスのメモリセルをセンスアンプ３８および書込回路３９に接続する。
【００１２】
センスアンプ３８は、Ｘゲート３３およびＹゲート３４を介して選択されたメモリセルのデータＤ０〜Ｄｎ（ｎは自然数である）を読出し、Ｉ／Ｏバッファ４０を介して外部に出力する。書込回路３９は、Ｉ／Ｏバッファ４０を介して外部から与えられたデータＤ０〜ＤｎをＸゲート３３およびＹゲート３４を介して選択されたメモリセルに書込む。
【００１３】
さらに、このフラッシュメモリは、ＰＲＯＭ書込回路４１およびＩＤ用ＰＲＯＭ４２を備える。ＰＲＯＭ書込回路４１は、アセンブリ後のファイナルテスト中に、Ｉ／Ｏバッファ４０を介して外部から与えられたＩＤコード（デバイスコード）をＩＤ用ＰＲＯＭ（Programmable Read Only Memory ）４２に書込む。ＩＤコードは、ブートタイプ（トップブートタイプかボトムブートタイプか）、製造会社名、メモリ容量、名称などのデバイスに関する情報を含む。このフラッシュメモリが搭載された情報処理装置のＣＰＵは、フラッシュメモリのＩＤコードを読出し、それに応じた方法でフラッシュメモリを駆動させる。
【００１４】
次に、このブートフラッシュメモリの動作について簡単に説明する。まず、外部からコントローラ３１に制御信号／ＣＥ，／ＯＥ，／ＷＥおよびコマンド信号ＣＭＤが与えられてメモリの動作モードが設定される。なお、ブートブロック３２ｂのデータの書換時は、特別なコマンド信号ＣＭＤが入力される。
【００１５】
読出モード時は、アドレス信号Ａ０〜Ａｍがアドレスバッファ３５を介してＸデコーダ３６およびＹデコーダ３７に与えられ、デコーダ３６，３７によってＸアドレスおよびＹアドレスが指定される。デコーダによって指定されたアドレスのメモリセルがＸゲート３３およびＹゲート３４によってセンスアンプ３８に接続され、そのメモリセルのデータがセンスアンプ３８によって読出される。読出されたデータＤ０〜Ｄｎは、Ｉ／Ｏバッファ４０を介して外部に出力される。
【００１６】
書込モード時は、読出モード時と同様にして、アドレス信号Ａ０〜Ａｍで指定されたメモリセルが書込回路３９に接続される。書込回路３９は、Ｉ／Ｏバッファ４０を介して外部から与えられたデータＤ０〜Ｄｎをメモリセルに書込む。
【００１７】
【発明が解決しようとする課題】
しかし、従来のブートフラッシュメモリでは、アセンブリ工程においてワイヤボンディングによってブートタイプを設定しなければならなかったので、注文に迅速に応じるためにはトップブートタイプのデバイスとボトムブートタイムのデバイスの各々を大量に用意しておく必要があり、在庫品が多くなるという問題があった。
【００１８】
それゆえに、この発明の主たる目的は、アセンブリ後でもブートタイプの設定が可能な不揮発性半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、データの書換頻度が高いメインメモリブロックとデータの書換頻度が低いブートブロックとに分割されたメモリセルアレイを備え、ブートブロックのアドレスがメインメモリブロックのアドレスよりも上位に配置されたトップブートタイプと下位に配置されたボトムブートタイプとのうちのいずれか一方に選択的に設定することが可能な不揮発性半導体記憶装置であって、第１のプログラマブルＲＯＭ、データ入力手段、ブートタイプ書込手段、信号発生手段、アドレス入力手段、データ書込手段、第２のプログラマブルＲＯＭ、第３のプログラマブルＲＯＭ、デバイスコード書込手段、および出力手段を備える。第１のプログラマブルＲＯＭは、不揮発性半導体記憶装置をトップブートタイプまたはボトムブートタイプに設定するためのブートタイプ情報を記憶する。データ入力手段は、外部から与えられたブートタイプ情報と書込データを受ける。ブートタイプ書込手段は、データ入力手段から与えられたブートタイプ情報を第１のプログラマブルＲＯＭに書込む。信号発生手段は、第１のプログラマブルＲＯＭに書込まれたブートタイプ情報に従って、不揮発性半導体記憶装置をトップブートタイプまたはボトムブートタイプに設定するための第１または第２の信号を出力する。アドレス入力手段は、外部から与えられたアドレス信号と信号発生手段から与えられた第１または第２の信号とに基づいて内部アドレス信号を生成する。データ書込手段は、データ入力手段から与えられた書込データを内部アドレス信号によって指定されたメモリセルアレイのアドレスに書込む。
【００２１】
第２のプログラマブルＲＯＭは、不揮発性半導体記憶装置がトップブートタイプであることを示す情報を含む第１のデバイスコードを記憶する。第３のプログラマブルＲＯＭは、不揮発性半導体記憶装置がボトムブートタイプであることを示す情報を含む第２のデバイスコードを記憶する。デバイスコード書込手段は、外部から与えられた第１および第２のデバイスコードをそれぞれ第２および第３のプログラマブルＲＯＭに書込む。出力手段は、信号発生手段から出力された第１または第２の信号に従って、第２のプログラマブルＲＯＭから読出された第１のデバイスコードまたは第３のプログラマブルＲＯＭから読出された第２のデバイスコードを外部に出力する。
【００２２】
好ましくは、デバイスコード書込手段は、不揮発性半導体記憶装置が半導体ウェハ上に形成されている状態で第１および第２のデバイスコードの書込を行なう。
【００２３】
また、この発明に係る他の不揮発性半導体記憶装置は、データの書換頻度が高いメインメモリブロックとデータの書換頻度が低いブートブロックとに分割されたメモリセルアレイを備え、ブートブロックのアドレスがメインメモリブロックのアドレスよりも上位に配置されたトップブートタイプと下位に配置されたボトムブートタイプとのうちのいずれか一方に選択的に設定することが可能な不揮発性半導体記憶装置であって、プログラマブルＲＯＭ、データ入力手段、ブートタイプ書込手段、信号発生手段、アドレス入力手段、データ書込手段、第１のマスクＲＯＭ、第２マスクＲＯＭ、および出力手段を備える。プログラマブルＲＯＭは、不揮発性半導体記憶装置をトップブートタイプまたはボトムブートタイプに設定するためのブートタイプ情報を記憶する。データ入力手段は、外部から与えられたブートタイプ情報と書込データを受ける。ブートタイプ書込手段は、データ入力手段から与えられたブートタイプ情報をプログラマブルＲＯＭに書込む。信号発生手段は、プログラマブルＲＯＭに書込まれたブートタイプ情報に従って、不揮発性半導体記憶装置をトップブートタイプまたはボトムブートタイプに設定するための第１または第２の信号を出力する。アドレス入力手段は、外部から与えられたアドレス信号と信号発生手段から与えられた第１または第２の信号とに基づいて内部アドレス信号を生成する。データ書込手段は、データ入力手段から与えられた書込データを内部アドレス信号によって指定されたメモリセルアレイのアドレスに書込む。第１のマスクＲＯＭには、不揮発性半導体記憶装置がトップブートタイプであることを示す情報を含む第１のデバイスコードが格納される。第２のマスクＲＯＭには、不揮発性半導体記憶装置がボトムブートタイプであることを示す情報を含む第２のデバイスコードが格納される。出力手段は、信号発生手段から出力された第１または第２の信号に従って、第１のマスクＲＯＭから読出された第１のデバイスコードまたは第２のマスクＲＯＭから読出された第２のデバイスコードを外部に出力する。
【００２４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるブートフラッシュメモリの構成を示すブロック図である。
【００２５】
図１を参照して、このブートフラッシュメモリが図４のブートフラッシュメモリと異なる点は、ＰＲＯＭ書込回路４１、パッドＧＰ，ＴＰ，ＢＰおよび切換信号発生回路３０がＰＲＯＭ書込回路１、Ｔ／Ｂ用ＰＲＯＭ２および切換信号発生回路３で置換されている点である。
【００２６】
ＰＲＯＭ書込回路１は、アセンブリ後のファイナルテスト中に、Ｉ／Ｏバッファ４０を介して外部から与えられたトップブートタイプ（またはボトムブートタイプ）である旨の情報をＴ／Ｂ用ＰＲＯＭ２に書込むとともに、Ｉ／Ｏバッファ４０を介して外部から与えられたトップブートタイプ（またはボトムブートタイム）である旨の情報を含むＩＤコードをＩＤ用ＰＲＯＭ４２に書込む。
【００２７】
切換信号発生回路３の出力信号Ｔ／Ｂは、Ｔ／Ｂ用ＰＲＯＭ２にトップブートタイプである旨の情報が書込まれた場合は「Ｈ」レベルとなり、Ｔ／Ｂ用ＰＲＯＭにボトムブートタイプである旨の情報が書込まれた場合は「Ｌ」レベルとなる。
【００２８】
他の構成および動作は図４で示した従来のブートフラッシュメモリと同じであるので、その説明は繰返さない。
【００２９】
この実施の形態では、Ｔ／Ｂ用ＰＲＯＭ２にブートタイプに関する情報が書込まれ、書込まれた情報によってブートタイプが設定されるので、ファイナルテスト中にブートタイプの設定を行なうことができる。したがって、従来のように多量の在庫品を抱えることもなくなり、ひいては低コスト化が図られる。
【００３０】
［実施の形態２］
ところで、このようなフラッシュメモリでは、不良品が出荷されるのを防止するため、まずウェハ状態で各チップについて書込、消去、読出のテスト（ウェハテスト）を行ない、このテストに合格したチップのみをアセンブリし、アセンブリした各デバイスについて書込、消去、読出のテスト（ファイナルテスト）を再度行ない、ファイナルテストに合格したデバイスのみを出荷している。
【００３１】
しかし、実施の形態１のフラッシュメモリでは、アセンブリ後のファイナルテスト中にＩＤコードをＩＤ用ＰＲＯＭ４２に書込んでいたので、ＩＤ用ＰＲＯＭ４２に不具合があった場合はアセンブリおよびファイナルテストのコストが無駄になるという問題があった。この実施の形態では、この問題が解決される。
【００３２】
図２は、この発明の実施の形態２によるブートフラッシュメモリの構成を示すブロック図である。
【００３３】
図２を参照して、このブートフラッシュメモリが図１のブートフラッシュメモリと異なる点は、ＰＲＯＭ書込回路１およびＩＤ用ＰＲＯＭ４２がＰＲＯＭ書込回路１０、ＩＤ用ＰＲＯＭ１１，１２および切換回路１３で置換されている点である。
【００３４】
ＰＲＯＭ書込回路１０は、ウェハテスト中に、Ｉ／Ｏバッファ４０を介して外部から与えられたトップブートタイプである旨の情報を含むＩＤコードをＩＤ用ＰＲＯＭ１１に書込むとともに、Ｉ／Ｏバッファ４０を介して外部から与えられたボトムブートタイプである旨の情報を含むＩＤコードをＩＤ用ＰＲＯＭ１２に書込む。
【００３５】
切換回路１３は、切換信号発生回路３の出力信号Ｔ／Ｂと、ＩＤコード読出モード時にＩＤ用ＰＲＯＭ１１，１２から読出される２つのＩＤコードとを受ける。切換回路１３は、信号Ｔ／Ｂが「Ｈ」レベルの場合（トップブートタイプの場合）はＩＤ用ＰＲＯＭ１１の出力コードをＩ／Ｏバッファ４０に与え、信号Ｔ／Ｂが「Ｌ」の場合（ボトムブートタイプの場合）はＩＤ用ＰＲＯＭ１２の出力コードをＩ／Ｏバッファ４０に与える。
【００３６】
ＩＤ用ＰＲＯＭ１１，１２の各々が正常か否かのウェハテストは、ＩＤ用ＰＲＯＭ１１，１２の各々にＩＤコードを書込んだ後、パッドＴＰ，ＢＰの各々に接地電位ＧＮＤを順次与えてＩＤコードを検出することにより行なわれる。他の構成および動作は、図１のブートフラッシュメモリと同じであるので、その説明は繰返さない。
【００３７】
この実施の形態では、トップブートタイプのＩＤコードを格納するためのＩＤ用ＰＲＯＭ１１と、ボトムブートタイプのＩＤコードを格納するためのＩＤ用ＰＲＯＭ１２とを別々に設け、２つのＩＤ用ＰＲＯＭ１１，１２の出力コードのうちの一方を切換回路１３で選択して出力するので、ＩＤコードをウェハテスト中に書込むことができる。したがって、ＩＤ用ＰＲＯＭに不具合のあるチップをウェハテストの段階でリジェクトすることができ、ファイナルテスト段階でしかリジェクトできなかった実施の形態１に比べ、アセンブリおよびファイナルテストのコストを削減できる。
【００３８】
［実施の形態３］
図３は、この発明の実施の形態３によるブートフラッシュメモリの構成を示すブロック図である。
【００３９】
図３を参照して、このブートフラッシュメモリが図２のブートフラッシュメモリと異なる点は、ＩＤ用ＰＲＯＭ１１，１２がＩＤ用マスクＲＯＭ２１，２２で置換されている点である。
【００４０】
ＩＤ用マスクＲＯＭ２１には、ウェハプロセス中に、トップブートタイプである旨の情報を含むＩＤコードが書込まれる。ＩＤ用マスクＲＯＭ２２には、ウェハプロセス中に、ボトムブートタイプである旨の情報を含むＩＤコードが書込まれる。
【００４１】
切換回路１３は、切換信号発生回路３の出力信号Ｔ／Ｂと、ＩＤコード読出モード時にＩＤ用マスクＲＯＭ２１，２２から読出される２つのＩＤコードを受ける。切換回路１３は、信号Ｔ／Ｂが「Ｈ」レベルの場合（トップブートタイムの場合）はＩＤ用マスクＲＯＭ２１の出力コードをＩ／Ｏバッファ４０に与え、信号Ｔ／Ｂが「Ｌ」レベルの場合（ボトムブートタイプの場合）はＩＤ用マスクＲＯＭ２２の出力コードをＩ／Ｏバッファ４０に与える。
【００４２】
ＩＤ用マスクＲＯＭ２１，２２が正常か否かのウェハテストは、信号Ｔ／Ｂを順次「Ｈ」レベルおよび「Ｌ」レベルにしてＩＤコードを読出すことにより行なわれる。他の構成および動作は、図２のブートフラッシュメモリと同じであるので、その説明は繰返さない。
【００４３】
この実施の形態では、トップブートタイプのＩＤコードを書込んだＩＤ用マスクＲＯＭ２１とボトムブートタイプのＩＤコードを書込んだＩＤ用マスクＲＯＭ２２とを設け、２つのＩＤ用マスクＲＯＭ２１，２２の出力コードのうちの一方を切換回路１３で選択して出力する。したがって、ＩＤ用マスクＲＯＭ２１，２２に不具合のあるチップをウェハテストの段階でリジェクトすることができ、ファイナルテスト段階でしかリジェクトできなかった実施の形態１に比べ、アセンブリおよびファイナルテストのコストを削減できる。
【００４４】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置では、ブートタイプ情報を書込むための第１のプログラマブルＲＯＭと、外部からデータ入力手段を介して与えられたブートタイプ情報を第１のプログラマブルＲＯＭに書込むブートタイプ書込手段とを設け、第１のプログラマブルＲＯＭに書込んだブートタイプ情報によってブートタイプが設定されるので、アセンブリ工程後でもブートタイプを設定することができる。したがって、従来のようにブートタイプが設定された多量の在庫品を抱えることがなくなる。
【００４６】
また、トップブートタイプの情報を含む第１のデバイスコードを書込むための第２のプログラマブルＲＯＭとボトムブートタイプの情報を含む第２のデバイスコードを書込むための第３のプログラマブルＲＯＭとを設け、それらから読出した第１および第２のデバイスコードのうちの一方を選択して出力する。したがって、プログラマブルＲＯＭの不具合をウェハテスト中に検出することができ、アセンブリおよびファイナルテストが無駄になるのを防止することができる。
【００４７】
好ましくは、デバイスコード書込手段は、ウェハ状態で第１および第２のデバイスコードの書込を行なう。したがって、アセンブリ工程の前にプログラマブルＲＯＭの不具合を検出できる。
【００４８】
また、この発明に係る不揮発性半導体記憶装置では、ブートタイプ情報を書込むためのプログラマブルＲＯＭと、外部からデータ入力手段を介して与えられたブートタイプ情報をプログラマブルＲＯＭに書込むブートタイプ書込手段とを設け、プログラマブルＲＯＭに書込んだブートタイプ情報によってブートタイプが設定されるので、アセンブリ工程後でもブートタイプを設定することができる。したがって、従来のようにブートタイプが設定された多量の在庫品を抱えることがなくなる。また、トップブートタイプの情報を含む第１のデバイスコードが格納された第１のマスクＲＯＭとボトムブートタイプの情報を含む第２のデバイスコードが格納された第２のマスクＲＯＭとを設け、そられから読出した第１および第２のデバイスコードのうちの一方を選択して出力する。したがって、マスクＲＯＭの不具合をウェハテスト中に検出することができ、アセンブリおよびファイナルテストが無駄になるのを防止することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるブートフラッシュメモリの構成を示すブロック図である。
【図２】 この発明の実施の形態２によるブートフラッシュメモリの構成を示すブロック図である。
【図３】 この発明の実施の形態３によるブートフラッシュメモリの構成を示すブロック図である。
【図４】 従来のブートフラッシュメモリの構成を示すブロック図である。
【符号の説明】
１，１０，４１ ＰＲＯＭ書込回路、２ Ｔ／Ｂ用ＰＲＯＭ、３，３０ 切換信号発生回路、１１，１２，４２ ＩＤ用ＰＲＯＭ、１３ 切換回路、２１，２２ ＩＤ用マスクＲＯＭ、３１ コントローラ、３２ メモリセルアレイ、３２ａ メインメモリブロック、３２ｂ ブートブロック、３３ Ｘゲート、３４Ｙゲート、３５ アドレスバッファ、３６ Ｘデコーダ、３７ Ｙデコーダ、３８ センスアンプ、３９ 書込回路、４０ Ｉ／Ｏバッファ、ＧＰ グランドパッド、ＴＰ トップブート用パッド、ＢＰ ボトムブート用パッド。

Claims (3)

1. データの書換頻度が高いメインメモリブロックとデータの書換頻度が低いブートブロックとに分割されたメモリセルアレイを備え、前記ブートブロックのアドレスが前記メインメモリブロックのアドレスよりも上位に配置されたトップブートタイプと下位に配置されたボトムブートタイプとのうちのいずれか一方に選択的に設定することが可能な不揮発性半導体記憶装置であって、
   前記不揮発性半導体記憶装置を前記トップブートタイプまたは前記ボトムブートタイプに設定するためのブートタイプ情報を記憶するための第１のプログラマブルＲＯＭ、
   外部から与えられた前記ブートタイプ情報と書込データを受けるデータ入力手段、
   前記データ入力手段から与えられた前記ブートタイプ情報を前記第１のプログラマブルＲＯＭに書込むためのブートタイプ書込手段、
   前記第１のプログラマブルＲＯＭに書込まれたブートタイプ情報に従って、前記不揮発性半導体記憶装置を前記トップブートタイプまたは前記ボトムブートタイプに設定するための第１または第２の信号を出力する信号発生手段、
   外部から与えられたアドレス信号と前記信号発生手段から与えられた前記第１または第２の信号とに基づいて内部アドレス信号を生成するアドレス入力手段、
   前記データ入力手段から与えられた書込データを前記内部アドレス信号によって指定された前記メモリセルアレイのアドレスに書込むデータ書込手段、
   前記不揮発性半導体記憶装置が前記トップブートタイプであることを示す情報を含む第１のデバイスコードを記憶するための第２のプログラマブルＲＯＭ、
   前記不揮発性半導体記憶装置が前記ボトムブートタイプであることを示す情報を含む第２のデバイスコードを記憶するための第３のプログラマブルＲＯＭ、
   外部から与えられた前記第１および第２のデバイスコードをそれぞれ前記第２および第３のプログラマブルＲＯＭに書込むためのデバイスコード書込手段、および
   前記信号発生手段から出力された前記第１または第２の信号に従って、前記第２のプログラマブルＲＯＭから読出された前記第１のデバイスコードまたは前記第３のプログラマブルＲＯＭから読出された前記第２のデバイスコードを外部に出力する出力手段を備える、不揮発性半導体記憶装置。
2. 前記デバイスコード書込手段は、前記不揮発性半導体記憶装置が半導体ウェハ上に形成されている状態で前記第１および第２のデバイスコードの書込を行なう、請求項１に記載の不揮発性半導体記憶装置。
3. データの書換頻度が高いメインメモリブロックとデータの書換頻度が低いブートブロックとに分割されたメモリセルアレイを備え、前記ブートブロックのアドレスが前記メインメモリブロックのアドレスよりも上位に配置されたトップブートタイプと下位に配置されたボトムブートタイプとのうちのいずれか一方に選択的に設定することが可能な不揮発性半導体記憶装置であって、
   前記不揮発性半導体記憶装置を前記トップブートタイプまたは前記ボトムブートタイプに設定するためのブートタイプ情報を記憶するためのプログラマブルＲＯＭ、
   外部から与えられた前記ブートタイプ情報と書込データを受けるデータ入力手段、
   前記データ入力手段から与えられた前記ブートタイプ情報を前記プログラマブルＲＯＭに書込むためのブートタイプ書込手段、
   前記プログラマブルＲＯＭに書込まれたブートタイプ情報に従って、前記不揮発性半導体記憶装置を前記トップブートタイプまたは前記ボトムブートタイプに設定するための第１または第２の信号を出力する信号発生手段、
   外部から与えられたアドレス信号と前記信号発生手段から与えられた前記第１または第２の信号とに基づいて内部アドレス信号を生成するアドレス入力手段、
   前記データ入力手段から与えられた書込データを前記内部アドレス信号によって指定された前記メモリセルアレイのアドレスに書込むデータ書込手段、
   前記不揮発性半導体記憶装置が前記トップブートタイプであることを示す情報を含む第１のデバイスコードが格納された第１のマスクＲＯＭ、
   前記不揮発性半導体記憶装置が前記ボトムブートタイプであることを示す情報を含む第２のデバイスコードが格納された第２のマスクＲＯＭ、および
   前記信号発生手段から出力された前記第１または第２の信号に従って、前記第１のマスクＲＯＭから読出された前記第１のデバイスコードまたは前記第２のマスクＲＯＭから読出された前記第２のデバイスコードを外部に出力する出力手段を備える、不揮発性半導体記憶装置。

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