JP2001229682A

JP2001229682A - 不揮発性半導体記憶装置

Info

Publication number: JP2001229682A
Application number: JP2000036794A
Authority: JP
Inventors: Kazuhisa Ninomiya; 和久二宮; Mitsuru Sekiguchi; 満関口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-02-15
Filing date: 2000-02-15
Publication date: 2001-08-24
Also published as: KR20010100783A; US20010014034A1; US6407954B2

Abstract

(57)【要約】【課題】マルチ書込みによる書込み並列数の増加によ
る書込み時間の増加を抑制し、かつ自動書込みと同様に
書込みの検査結果をそのまま外部出力することにより、
書込みベリファイの時間を省略するようにした不揮発性
半導体記憶装置を提供する。【解決手段】複数のセクタＳ１，Ｓ２・・・Ｓｎ−１
に分割したメモリセルアレイ１，１・・・に分割したメ
モリセルアレイ１，１・・・に書込みデータを同時に書
込みを行う書込回路５と、メモリセルアレイ１，１・・
・に書込まれたデ−タと前記メモリセルアレイ１，１・
・・に書込むための書込みデータとの一致，不一致の書
込み検査を行い、かつ前記メモリセルアレイ１，１・・
・に対するパス／フェイル判定データを保持するデータ
・コントロール回路９と、前記パス／フェイル判定デー
タをメモリセルアレイ１に対応させて時系列なデータと
して外部入力のアドレス信号に応じて外部に出力する論
理回路３及び動作制御回路１１とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自動マルチバイト
書込み機能を有する不揮発性半導体記憶装置に関するも
のである。

【０００２】

【従来の技術】図３に示す不揮発性半導体記憶装置は、
メモリセルアレイ１を複数のセクタＳ１，Ｓ２・・・Ｓ
ｎ−１，Ｓｎに分割しており、各セクタＳ１，Ｓ２・・
・Ｓｎ−１，Ｓｎのメモリセルアレイ１にＹセレクタ２
がそれぞれ設けられ、各Ｙセレクタ２を選択する論理回
路３が備えられている。

【０００３】また各メモリセルアレイ１のビット線１ａ
にはセンスアンプ４と書込回路５とが並列接続され、並
列接続のセンスアンプ４及び書込回路５にはＩ／Ｏバッ
ファー６を介してデータが入出力するようになってい
る。７はＩ／Ｏバッファー６に対応して設けた複数のＩ
／Ｏ端子である。

【０００４】図３に示す従来例に係る不揮発性半導体記
憶装置において、複数のセクタＳ１，Ｓ２・・・Ｓｎ−
１，Ｓｎに分割された複数のメモリセルアレイ１に対す
るマルチ書込みを行うには、ＭｕｌｔｉＰｒｏｇｒａ
ｍテストモードエントリー信号８に基いて論理回路３に
より複数（４Ｂｙｔｅ）のビット線１ａを同時に選択
し、各書込回路５からそれぞれに対応するメモリセルア
レイ１に同一データを同時に書き込むようにしている。

【０００５】

【発明が解決しようとする課題】ところで図３に示す従
来例の不揮発性半導体記憶装置において、上述したよう
にＭｕｌｔｉＰｒｏｇｒａｍを用いた場合、動作終了
後正常に書込まれたか否かを確認するために、書込みベ
リファイのテストモードによりチェックを行う必要があ
る。

【０００６】しかしながら、上述したテストモードは図
示しない外部電源端子から約７Ｖ程度の電圧をメモリセ
ルアレイ１のワード線に印加する必要があり、そのテス
ト時間である５ｕｓ／Ａｄｄｒｅｓｓ（書込み時間）分
だけ余計にテスト時間を費やすことになり、テスト時間
を短縮する効果が薄れてしまうという問題がある。

【０００７】図３に示す従来例の不揮発性半導体記憶装
置が有する問題を解決するため、書込み後の検査をオン
チップ化した機能として自動書込み動作を行うようにす
る提案がされている。図４に従来例に係る自動書込み動
作機能を有する不揮発性半導体記憶装置を示す。

【０００８】図４に示す従来例に係る不揮発性半導体記
憶装置は、図３に示す回路にデータ・コントロール回路
９とステータス回路１０を付加している。

【０００９】前記データ・コントロール回路９は、Ｉ／
Ｏバッファー６から入カされた書込みデータを保持する
とともに、書込み時に書込回路５に書込みデータを出力
するようになっている。また前記データ・コントロール
回路９は、書込検査時にセンスアンプ４からの読出しデ
ータと前記保持している書込みデータを比較し、一致し
ている（書込みパス）か否かのデータ（メモリセルアレ
イ１に対する書込検査結果のデータ）をステータス回路
１０に出力するようになっている。

【００１０】前記ステータス回路１０は、前記メモリセ
ルアレイ１に対する書込検査判定データを入力として、
メモリセルアレイ１が書込みに成功したか否かを示すパ
ス／フェイル判定データをＩ／Ｏ端子７及び動作制御回
路１１に出力するようになっている。

【００１１】前記動作制御回路１１は、メモリセルアレ
イ１に対する書込検査判定データがパスの場合に、その
メモリセルアレイ１に対する書込み動作を終了し、フェ
イルの場合に、そのメモリセルアレイ１に対する再度の
書込みと再度の書込み検査を繰返す制御を行うようにな
っている。

【００１２】次に図４に示す不揮発性半導体記憶装置の
動作について説明する。外部より動作コマンドと、それ
に連続した書込むべきデータ及びアドレス信号を入力す
ると、その入力されたデータはＩ／Ｏ端子７からバッフ
ァー６を介してデータ・コントロール回路９に保持され
る。

【００１３】この状態で動作制御回路１１の制御により
メモリセルアレイ１に対する書込み動作が開始される
と、データ・コントロール回路９に保持された書込みデ
ータが書込回路５を通して、前記入力されたアドレス信
号で選択されたセクタＳ１，Ｓ２・・・Ｓｎ−１又はＳ
ｎ内のメモリセルアレイ１に書込まれる。

【００１４】次に動作制御回路１１の制御によりメモリ
セルアレイ１に対する書込検査動作が開始されると、デ
ータ・コントロール回路９は、センスアップ４を通して
メモリセルアレイ１に対する書込検査データを読出し、
この書込検査データとデータ・コントロール回路９が記
憶している書込みデータとを比較し、一致している（書
込みパス）か否かのデータ（メモリセルアレイ１に対す
る書込検査判定データ）をステータス回路１０に出力す
る。

【００１５】一方、ステータス回路１０は、前記データ
・コントロール回路９から出力されるメモリセルアレイ
１に対する書込検査判定データを入力として、全てのメ
モリセルアレイ１が書込みに成功したか否かを示すパス
／フェイル判定データの論理積をとり、全てのメモリセ
ルアレイ１に対する書込みが正常に終了している場合
に、その旨の信号をＩ／Ｏ端子７に出力する。

【００１６】前記動作制御回路１１は、メモリセルアレ
イ１に対する書込検査判定データがパスの場合に、その
メモリセルアレイ１に対する書込み動作を終了し、すべ
ての動作をリセットし、次の動作の待機状態とする。

【００１７】また前記動作制御回路１１は、フェイルの
場合に、上述したメモリセルアレイ１に対する再度の書
込みと再度の書込み検査を繰返す制御を行う。

【００１８】しかしながら図４に示す従来例に係る不揮
発性半導体記憶装置において、自動書込み動作の場合に
はパス／フェイル判定データが１個のＩ／Ｏ端子７に論
理積されて出力されるため、リダンダンシーによって不
良を救済する場合、どのメモリセルアレイ１に対する書
込み動作がフェイル判定されたのかを再度ベリファイす
る必要がある。

【００１９】またベリファイモードは外部電源端子から
約７Ｖ程度の電圧をメモリセルアレイのワード線に印加
する必要があり、そのテスト時間は５ｕｓ／Ａｄｄｒｅ
ｓｓ（書込み時間）となり、テストに長時間を費やすと
いう問題がある。

【００２０】本発明の目的は、マルチ書込みによる書込
み並列数の増加による書込み時間の増加を抑制し、かつ
自動書込みと同様に書込みの検査結果をそのまま外部出
力することにより、書込みベリファイの時間を省略する
ようにした不揮発性半導体記憶装置を提供することにあ
る。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、複数のセ
クタに分割したメモリセルアレイを有する不揮発性半導
体記憶装置において、前記複数のセクタに分割したメモ
リセルアレイに書込みデータを同時に書込み、その書込
みによる検査結果をアドレス信号をスキャンすることに
より外部に出力可能としたものである。

【００２２】また本発明に係る不揮発性半導体記憶装置
は、複数のセクタに分割したメモリセルアレイを有する
不揮発性半導体記憶装置において、複数のセクタに分割
したメモリセルアレイに書込みデータを同時に書込む書
込手段と、前記メモリセルアレイに書込まれたデータと
前記メモリセルアレイに書込むための書込みデータとの
一致，不一致の書込検査を行い、メモリセルアレイが書
込みに成功したか否かを示すパス／フェイル判定データ
を出力する書込検査手段と、前記メモリセルアレイに対
するパス／フェイル判定データを保持する保持手段と、
前記パス／フェイル判定データを各メモリセルアレイに
対応させて外部入力のアドレス信号に応じて外部に出力
する出力手段とを有するものである。

【００２３】また前記書込検査手段と前記保持手段とを
前記メモリセルアレイ毎に設け、前記書込手段を前記全
てのメモリセルアレイに共通に用い、前記書込手段から
の書込みデータを前記全てのメモリセルアレイに同時に
書込むものである。

【００２４】また前記書込手段と前記書込検査手段と前
記保持手段とを前記メモリセルアレイ毎に設け、前記各
書込手段から書込みデータを前記各メモリセルアレイに
書込むことにより、前記全てのメモリセルアレイに同時
に書込みデータを書込むものである。

【００２５】また前記保持手段は、前記前記メモリセル
アレイに対するパス／フェイル判定データをテストモー
ドが終了するまで保持するものである。

【００２６】また前記出力手段は、各セクタ毎に前記ア
ドレス信号を順次入力することにより、前記保持手段に
保持されている前記パス／フェイル判定データを前記メ
モリセルアレイ毎に外部に出力するものである。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
により説明する。

【００２８】図１及び図２に示す本発明に係る不揮発性
半導体記憶装置は、複数のセクタＳ１，Ｓ２・・・Ｓｎ
−１に分割したメモリセルアレイ１，１・・・を有する
不揮発性半導体記憶装置において、前記複数のセクタＳ
１，Ｓ２・・・Ｓｎ−１又はＳｎに分割したメモリセル
アレイ１，１・・・に書込みデータを同時に書込み、そ
の書込みによる検査結果をアドレス信号をスキャンする
ことにより外部に出力可能としたものである。

【００２９】具体的には本発明に係る不揮発性半導体記
憶装置は、複数のセクタＳ１，Ｓ２・・・Ｓｎ−１に分
割したメモリセルアレイ１，１・・・を有する不揮発性
半導体記憶装置において、複数のセクタＳ１，Ｓ２・・
・Ｓｎ−１に分割したメモリセルアレイ１，１・・・に
書込みデータを同時に書込む書込手段５と、前記メモリ
セルアレイ１，１・・・に書込まれたデータと前記メモ
リセルアレイ１，１・・・に書込むための書込みデータ
との一致，不一致の書込検査を行い、メモリセルアレイ
１が書込みに成功したか否かを示すパス／フェイル判定
データを出力するための書込検査手段と、前記メモリセ
ルアレイ１，１・・・に対するパス／フェイル判定デー
タを保持する保持手段と、前記パス／フェイル判定デー
タを各メモリセルアレイに対応させて外部入力のアドレ
ス信号に応じて外部に出力するための出力手段３，１１
とを有するものである。ここに図１の場合、前記書込検
査手段と前記保持手段との機能を併せ持つ回路としてデ
ータ・コントロール回路９を用いている。

【００３０】また図１に示す本発明に係る不揮発性半導
体記憶装置は、前記書込手段５と前記保持手段とを前記
メモリセルアレイ１毎に設け、前記書込手段５を前記全
てのメモリセルアレイ１，１・・・に共通に用い、前記
書込手段５からの書込みデータを前記全てのメモリセル
アレイ１，１・・・に同時に書込むようにしたものであ
る。

【００３１】また図２に示す本発明に係る不揮発性半導
体記憶装置は、前記書込手段５と前記書込検査手段と前
記保持手段とを前記メモリセルアレイ１毎にそれぞれ対
応して設け、前記各書込手段５から書込みデータを前記
各メモリセルアレイ１に書込むことにより、前記全ての
メモリセルアレイ１，１・・・に同時に書込むようにし
たものである。

【００３２】また図１及び図２に示す本発明の不揮発性
半導体記憶装置において、前記保持手段は、前記メモリ
セルアレイ１に対するパス／フェイル判定データをテス
トモードが終了するまで保持するように構成している。

【００３３】また図１及び図２に示す本発明の不揮発性
半導体記憶装置は、前記出力手段３，１１は、各セクタ
Ｓ１，Ｓ２・・・Ｓｎ−１毎に前記アドレス信号を順次
入力することにより、前記保持手段に保持されている前
記パス／フェイル判定データを前記メモリセルアレイ１
毎に外部に出力するように構成している。

【００３４】以上のように本発明によれば、、複数のセ
クタＳ１，Ｓ２・・・Ｓｎ−１に分割したメモリセルア
レイ１，１・・・を有する不揮発性半導体記憶装置にお
いて、前記複数のセクタＳ１，Ｓ２・・・Ｓｎ−１又は
Ｓｎに分割したメモリセルアレイ１，１・・・に書込み
データを同時に書込み、その書込みによる検査結果をア
ドレス信号をスキャンすることにより外部に出力可能と
したものであるため、マルチ書込みによる書込み並列数
の増加、具体的には複数のセクタに分割したメモリセル
アレイ１の設置個数の増加による書込み時間の増加を抑
制することができ、かつ自動書込みと同様に書込みの検
査結果をメモリセルアレイ１に対応させて外部に出力す
るため、書込みベリファイの時間を省略することができ
る。

【００３５】さらに本発明によれば、複数のセクタＳ
１，Ｓ２・・・Ｓｎ−１に分割したメモリセルアレイ
１，１・・・を有する不揮発性半導体記憶装置におい
て、複数のセクタＳ１，Ｓ２・・・Ｓｎ−１に分割した
メモリセルアレイ１，１・・・に書込みデータを同時に
書込む書込手段５と、前記メモリセルアレイ１，１・・
・に書込まれたデ−タと前記メモリセルアレイ１，１・
・・に書込むための書込みデ−タとの一致，不一致の書
込検査を行い、メモリセルアレイ１，１・・・に対する
パス／フェイル判定データを出力する前記書込検査手段
と、前記メモリセルアレイ１，１・・・に対するパス／
フェイル判定データを保持する前記保持手段と、前記パ
ス／フェイル判定データを外部入力のアドレス信号に応
じて外部に出力する手段３，１１とを有するものである
ため、以上に述べた効果に加えて従来の構成を大幅に変
更することなく、本発明を適用して複数セクタの自動Ｍ
ｕｌｔｉ書込みを行うことができ、フラッシュメモリ等
のテスト時間を短縮することができる。

【００３６】また図１に示す本発明に係る不揮発性半導
体記憶装置は、前記書込検査手段と前記保持手段とを前
記メモリセルアレイ１毎に設け、前記書込手段５を前記
全てのメモリセルアレイに共通に用い、前記書込手段５
からの書込みデータを前記全てのメモリセルアレイ１，
１・・・に同時に書込むか、或いは図２に示す本発明に
係る不揮発性半導体記憶装置のように前記書込手段５と
前記書込検査手段と前記保持手段を前記メモリセルアレ
イ１毎に設け、前記各書込手段５から書込みデータを前
記各メモリセルアレイ１に書込むことにより、全てのメ
モリセルアレイ１，１・・・に同時に書込むようにした
ため、メモリセルの構成に応じて本発明を適用すること
ができ、その汎用性を拡大することができる。

【００３７】また図１及び図２に示す本発明の不揮発性
半導体記憶装置において、前記保持手段は、前記メモリ
セルアレイ１に対するパス／フェイル判定データをテス
トモードが終了するまで保持するように構成しているた
め、途中でアクシデントが発生したしても、それに有効
に対応することができる。

【００３８】また図１及び図２に示す本発明の不揮発性
半導体記憶装置において、前記出力手段３，１１は、各
セクタＳ１，Ｓ２・・・Ｓｎ−１毎に前記アドレス信号
を順次入力することにより、前記保持手段に保持されて
いる前記パス／フェイル判定データをメモリセルアレイ
１に対応させて外部に出力するように構成しているた
め、前記パス／フェイル判定データをメモリセルアレイ
１毎に時系列データとして外部に出力することができ、
リダンダンシーによって不良を救済する場合、どのメモ
リセルアレイ１に対する書込み動作がフェイル判定され
たのかを迅速、確実に把握することができる。

【００３９】次に本発明を具体例を用いてさらに説明す
る。

【００４０】（実施形態１）図１は、本発明の実施形態
１に係る不揮発性半導体記憶装置を示す回路構成図であ
る。

【００４１】図１に示す本発明の実施形態１に係る不揮
発性半導体記憶装置は、複数のセクタＳ１，Ｓ２・・・
Ｓｎ−１に分割したメモリセルアレイ１，１・・・を有
する不揮発性半導体記憶装置を対象とするものであり、
複数のセクタＳ１，Ｓ２・・・Ｓｎ−１に分割したメモ
リセルアレイ１，１・・・毎に、書込みデータを書込む
書込手段５としての書込回路５と、メモリセルアレイ
１，１・・・に書込まれたデータと前記メモリセルアレ
イ１，１・・・に書込むための書込みデータとの一致，
不一致の書込検査を行いメモリセルアレイ１，１・・・
に対するパス／フェイル判定データを出力する前記書込
検査手段及び前記メモリセルアレイ１，１・・・に対す
るパス／フェイル判定データを保持する前記保持手段の
機能を併せ持つデータ・コントロール回路９と、前記パ
ス／フェイル判定データをメモリセルアレイ１に対応さ
せて時系列的なデータとして外部入力のアドレス信号に
応じて外部に出力する出力手段３，１１としての論理回
路３及び動作制御回路１１とを有しており、図１に示す
本発明の実施形態１に係る不揮発性半導体記憶装置は、
前記書込回路５を全てのメモリセルアレイ１，１・・・
に共通に用い、書込回路５からの書込みデータを全ての
メモリセルアレイ１，１・・・に同時に書込むようにし
たものである。７はＩ／Ｏバッファー６に対応して設け
られた複数のＩ／Ｏ端子である。

【００４２】またデータ・コントロール回路９は、メモ
リセルアレイ１に対する書込み情報をセンスアンプ４を
介して入力し、その情報に基いて前記メモリセルアレイ
１，１・・・に書込むための書込みデータとの一致，不
一致の書込検査を行い、メモリセルアレイ１，１・・・
に対するパス／フェイル判定データを出力し（書込検査
手段）、これを保持する（保持手段）ようになってい
る。また２は、書込回路５及びセンスアンプ４とメモリ
セルアレイ１との間でのデータの入出力を規制するＹセ
レクタである。

【００４３】さらに図１に示す本発明の実施形態１で
は、前記パス／フェイル判定データをメモリセルアレイ
１に対応させて時系列的なデータとして外部入力のアド
レス信号に応じて外部に出力するようにするため、複数
のセクタに分割したメモリセルアレイ１，１・・・を２
系統に区分けして各系統ごとに書込回路５を設け、系統
単位で書込回路５から全てのメモリセルアレイ１，１・
・・に同時に書込みデータをワード線を介して書込むこ
ととし、さらにメモリセルアレイ１，１・・・毎に設け
たデータ・コントロール回路９の出力端側を各ビット線
１ａにて接続している。さらに動作制御回路１１から出
力するアドレス信号に基いて論理回路３によりＹセレク
タ２を時系列的に適宜選択してビット線１ａを順次活性
させ、書込回路５及びセンスアンプ４とメモリセルアレ
イ１との間でのデータの入出力をＹセレクタ２で制御す
るようになっている。

【００４４】この構成により、動作制御回路１１からワ
ード線及びビット線を時系列的に適宜選択して、系統単
位で書込回路５から全てのメモリセルアレイ１，１・・
・に同時に書込みデータを入力するように制御する。一
方、動作制御回路１１から出力するアドレス信号に基い
て論理回路３によりＹセレクタ２を時系列的に選択し
て、データ・コントロール回路９に保持されている、全
てのメモリセルアレイ１，１・・・に対するパス／フェ
イル判定データをメモリセルアレイ１に対応させて時系
列的なデータとして外部入力のアドレス信号に応じて外
部に出力する手段を構成している。

【００４５】次に本発明の実施形態１に係る不揮発性半
導体記憶装置の動作を説明する。まず、動作制御回路１
１からの指令に基づいてテストモードにエントリ−す
る。

【００４６】引続いて動作制御回路１１からの指令に基
づいて、ワード線を活性し、かつＹセレクタ２を選択し
てビット線１ａを活性して、動作制御回路１１から動作
コマンドとそれに連続した書込むべきデータとアドレス
信号を入力すると、入力されたデータは書込回路５を通
して全てのメモリセルアレイ１，１・・・に同時に書き
込まれるとともに、その書込みデータはデータ・コント
ロール回路９に保持される。

【００４７】次に前記動作制御回路１１の指令に基づい
てメモリセルアレイ１に対する書込みデータの書込みが
行われて、メモリセルアレイ１の書込検査動作が開始さ
れると、データ・コントロール回路９は、その情報に基
いて前記メモリセルアレイ１，１・・・に書込むための
書込みデータとの一致，不一致の書込検査を行い、メモ
リセルアレイ１，１・・・に対するパス／フェイル判定
データを出力し、これを保持する。

【００４８】前記データ・コントロール回路９は、全て
のメモリセルアレイ１に対する書込みが正常に終了して
いない場合には、再度メモリセルアレイ１に対する書込
みデータの書込みと、そのメモリセルアレイ１に対する
書込検査の結果の読出しとを繰返し、全てのメモリセル
アレイ１に対する書込みが正常に終了した場合に一連の
書込み動作を停止する。

【００４９】この場合、前記データ・コントロール回路
９は、前記メモリセルアレイ１に対するパス／フェイル
判定データをテストモードが終了するまで保持する。

【００５０】前記動作制御回路１１は、メモリセルアレ
イ１に対する書込みが正常に終了した場合に、論理回路
３にセクタアドレス信号を出力し、論理回路３で複数の
Ｙセレクタ２を順次選択して、データ・コントロール回
路９に保持されている全てのメモリセルアレイ１に対す
る書込み検査の判定結果を読出し、Ｉ／Ｏ端子７から外
部に出力する。

【００５１】前記動作制御回路１１がメモリセルアレイ
１に対するパス／フェイル判定データを読出す時期は、
メモリセルアレイ１に対する書込みが正常に終了した場
合に設定したが、その読出す時期は、書込みが正常に終
了したメモリセルアレイ１から順に読み出すように設定
してもよいものである。

【００５２】以上のように本発明の実施形態によれば、
メモリセルアレイ１に対する書込み検査の判定結果をア
ドレス信号をスキャンすることにより外部に出力するた
め、マルチ書込みによる書込み並列数の増加、具体的に
は複数のセクタに分割したメモリセルアレイ１の設置個
数の増加による書込み時間の増加を抑制することがで
き、かつ自動書込みと同様にメモリセルアレイ１に対す
るパス／フェイル判定データをメモリセルアレイ１に対
応させて時系列的に外部に出力することにより、書込み
ベリファイの時間を省略することができ、さらに複数セ
クタの自動Ｍｕｌｔｉ書込みを行うことができ、フラッ
シュメモリ等のテスト時間を短縮することができるとい
う利点がある。

【００５３】（実施形態２）図２は、本発明の実施形態
２に係る不揮発性半導体記憶装置を示す回路構成図であ
る。

【００５４】図２に示す本発明の実施形態２に係る不揮
発性半導体記憶装置は、前記書込手段５としての書込回
路５と、センスアンプ４と、前記書込検査手段及び保持
手段の機能を併せ持つデータ・コントロール回路９とを
メモリセルアレイ１毎にそれぞれ対応して設け、各書込
回路５から書込みデータを各メモリセルアレイ１に書込
むことにより、全てのメモリセルアレイ１，１・・・に
同時に書込むようにしたものである。

【００５５】また前記データ・コントロール回路９は実
施形態１と同様に、前記保持手段として機能する機能部
がメモリセルアレイ１に対するパス／フェイル判定デー
タをテストモードが終了するまで保持するように構成し
ている（前記保持手段）。

【００５６】また実施形態１と同様に、論理回路３及び
動作制御回路１１の組合わせを用いて、各セクタＳ１，
Ｓ２・・・Ｓｎ−１毎にアドレス信号を順次入力するこ
とにより、前記データ・コントロール回路９に保持され
ている前記メモリセルアレイ１のパス／フェイル判定デ
ータを前記メモリセルアレイ１に対応させて時系列的な
データとして外部に出力するように構成している。

【００５７】次に本発明の実施形態１に係る不揮発性半
導体記憶装置の動作を説明する。まず、動作制御回路１
１からの指令に基づいてテストモードにエントリ−す
る。

【００５８】引続いて動作制御回路１１からの指令に基
づいて、ワード線を活性し、かつＹセレクタ２を選択し
てビット線１ａを活性して、動作制御回路１１から動作
コマンドとそれに連続した書込むべきデータとアドレス
信号を入力すると、入力されたデータはそれぞれの書込
回路５を通して該書込回路５に対応するメモリセルアレ
イ１，１・・・に同時に書き込まれるとともに、その書
込みデータはデータ・コントロール回路９に保持され
る。

【００５９】次に前記動作制御回路１１の指令に基づい
てメモリセルアレイ１に対する書込みデータの書込みが
行われて、メモリセルアレイ１の書込検査動作が開始さ
れると、データ・コントロール回路９は、そのメモリセ
ルアレイ１に対する書込検査の情報をセンスアンプ４を
通して読み出し、その書込み検査データと、そのメモリ
セルアレイ１に入力される書込みデータとの一致，不一
致の書込検査を行い、メモリセルアレイ１，１・・・に
対するパス／フェイル判定データを出力し（前記書込検
査手段）、これを保持する（前記保持手段）。

【００６０】前記データ・コントロール回路９は、全て
のメモリセルアレイ１に対する書込みが正常に終了して
いない場合には、再度メモリセルアレイ１に対する書込
みデータの書込みと、そのメモリセルアレイ１に対する
書込検査データの読出しとを繰返し、全てのメモリセル
アレイ１に対する書込みが正常に終了した場合に一連の
書込み動作を停止する。

【００６１】この場合、前記データ・コントロール回路
９は、前記前記メモリセルアレイ１に対するパス／フェ
イル判定データをテストモードが終了するまで保持す
る。

【００６２】前記動作制御回路１１は、メモリセルアレ
イ１に対する書込みが正常に終了した場合に、論理回路
３にセクタアドレス信号を出力し、論理回路３で複数の
Ｙセレクタ２を順次選択して、データ・コントロール回
路９に保持されている全てのメモリセルアレイ１に対す
るパス／フェイル判定データを読出し、これを時系列な
データとしてＩ／Ｏ端子７から外部に出力する。

【００６３】前記動作制御回路１１がメモリセルアレイ
１に対する書込み検査の判定結果を読出す時期は、メモ
リセルアレイ１に対する書込みが正常に終了した場合に
設定したが、その読出す時期は、書込みが正常に終了し
たメモリセルアレイ１から順に読み出すように設定して
もよいものである。

【００６４】

【発明の効果】以上説明したように本発明によれば、メ
モリセルアレイに対する書込み検査の判定結果をアドレ
ス信号をスキャンすることにより外部に出力するため、
マルチ書込みによる書込み並列数の増加、具体的には複
数のセクタに分割したメモリセルアレイの設置個数の増
加による書込み時間の増加を抑制することができ、かつ
自動書込みと同様にメモリセルアレイに対するパス／フ
ェイル判定データをメモリセルアレイに対応させて時系
列的に外部出力することにより、書込みベリファイの時
間を省略することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る不揮発性半導体記憶
装置を示す回路構成図である。

【図２】本発明の実施形態２に係る不揮発性半導体記憶
装置を示す回路構成図である。

【図３】従来例に係る不揮発性半導体記憶装置を示す回
路構成図である。

【図４】従来例に係る不揮発性半導体記憶装置を示す回
路構成図である。

【符号の説明】

１メモリセルアレイ２Ｙセレクタ３論理回路（出力手段）４センスアンプ５書込回路（書込手段）９データ・コントロール回路（書込検査手段・保持手
段）１１動作制御回路（出力手段）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B018 GA03 HA35 JA02 JA04 JA12 JA23 KA01 NA06 NA10 PA03 QA13 QA15 RA11 5B025 AD00 AD01 AD04 AD16 AE05 5L106 AA10 DD01 DD06

Claims

【特許請求の範囲】

【請求項１】複数のセクタに分割したメモリセルアレ
イを有する不揮発性半導体記憶装置において、前記複数のセクタに分割したメモリセルアレイに書込み
データを同時に書込み、その書込みによる検査結果をア
ドレス信号をスキャンすることにより外部に出力可能と
したことを特徴とする不揮発性半導体記憶装置。
【請求項２】複数のセクタに分割したメモリセルアレ
イを有する不揮発性半導体記憶装置において、複数のセクタに分割したメモリセルアレイに書込みデー
タを同時に書込む書込手段と、前記メモリセルアレイに書込まれたデータと前記メモリ
セルアレイに書込むための書込みデータとの一致，不一
致の書込検査を行い、メモリセルアレイが書込みに成功
したか否かを示すパス／フェイル判定データを出力する
書込検査手段と、前記メモリセルアレイに対するパス／フェイル判定デー
タを保持する保持手段と、前記パス／フェイル判定データを各メモリセルアレイに
対応させて外部入力のアドレス信号に応じて外部に出力
する出力手段とを有することを特徴とする不揮発性半導
体記憶装置。
【請求項３】前記書込検査手段と前記保持手段とを前
記メモリセルアレイ毎に設け、前記書込手段を前記全てのメモリセルアレイに共通に用
い、前記書込手段からの書込みデータを前記全てのメモ
リセルアレイに同時に書込むことを特徴とする請求項２
に記載の不揮発性半導体記憶装置。
【請求項４】前記書込手段と前記書込検査手段と前記
保持手段とを前記メモリセルアレイ毎に設け、前記各書込手段から書込みデータを前記各メモリセルア
レイに書込むことにより、前記全てのメモリセルアレイ
に同時に書込みデータを書込むことを特徴とする請求項
２に記載の不揮発性半導体記憶装置。
【請求項５】前記保持手段は、前記前記メモリセルア
レイに対するパス／フェイル判定データをテストモード
が終了するまで保持することを特徴とする請求項２，３
又は４に記載の不揮発性半導体記憶装置。
【請求項６】前記出力手段は、各セクタ毎に前記アド
レス信号を順次入力することにより、前記保持手段に保
持されている前記パス／フェイル判定データを前記メモ
リセルアレイ毎に外部に出力することを特徴とする請求
項２，３又は４に記載の不揮発性半導体記憶装置。