JP4757196B2 - メモリシステム、およびその試験方法 - Google Patents

Description

本発明は、メモリ部を備えるメモリシステムにおいて、メモリ部へのアクセス動作試験に関するものであり、特に、メモリシステムにおける動作速度に比してメモリ部へのアクセス動作に時間を要する場合のメモリ部へのアクセス動作試験に関するものである。

従来より、特許文献１に開示されているフラッシュメモリを内蔵するマイクロコンピュータでは、図１４に示すように、消去電圧発生回路およびその周辺回路において、ＦＴＥＳＴ選択レジスタ６２６の制御ビットに値「１」（Ｈレベル）が設定されると、スイッチ部６３０は切り替え端子６３０ａと切り替え端子６３０ｂとを接続し、消去電圧供給端２４９が接地電位となる。入力端子６２０から入力されるイレーズパルス信号ＥＲＳＭは、バッファ６２８を介して信号出力パッドＰ１に出力され、外部からイレーズパルス信号ＥＲＳＭを検出することができる。イレーズコマンドを入力後、消去対象のメモリセルから信号出力パッドＰ１〜Ｐｎを介してマイコンの外部にイレーズパルス信号ＥＲＳＭが出力されているか否かを確認することでイレーズ動作の正誤確認を行う。

また、特許文献２に開示されている半導体メモリＩＣでは、図１５に示すように、メモリセルＡ１、Ａ２と、データＤ１、Ｄ３をメモリセルＡ１、Ａ２にそれぞれ書き込むための信号線Ｌ１、Ｌ３と、それぞれのメモリデータＤ５、Ｄ６を読み出すための信号線Ｌ５、Ｌ６と、信号線Ｌ５、Ｌ６からそれぞれ分岐する信号線Ｌ２、Ｌ４と、データＤ１かＤ５およびデータＤ３かＤ６をそれぞれ選択するセレクタＳ１、Ｓ２と、それぞれのセレクタＳ１、Ｓ２から出力される信号Ｄ７、Ｄ８を入力する訂正回路Ｃと、訂正回路Ｃから訂正回路信号Ｄ９を出力する信号線Ｌ９とを有している。セレクタＳ１、Ｓ２では、テストモード時は入力データＤ１、Ｄ３を選択する様に設定される。信号線Ｌ１に正常データＤ１Ｒを入力した場合、訂正回路データＤ９は正常データが訂正されずに出力されていることを検査する。また、信号線Ｌ１に誤りデータＤ１Ｅを入力した場合、信号線Ｌ９に訂正された正常データＤ１Ｒが出力されていることを検査する。訂正回路のテストモード時に入力データを直接選択して訂正回路に入力することにより、メモリセルへのデータの書き込み・読み出しを不要とすることで、テスト時間を短縮するものである。

更に、特許文献３に開示されている半導体集積回路では、入力したアドレス信号のアドレスデータとアドレスシフトレジスタ１００から出力されたアドレスデータとを比較することにより、各アドレスの動作を確認することができる。

ライト動作では、外部信号入出力用パッド１０３、１０４から配線１２３、１２４を介してロジック部１０００を通過しバス配線１４３、１４４に出力されたデータ信号は、配線１５３、１５４を介してデータシフトレジスタ２００に格納される。データシフトレジスタ２００に格納されたデータ信号は、データシフトレジスタ２００からデータ出力線１２７を介してパッド１０７にライトデータとしてシリアルに出力される。

リード動作では、カウンタ３００をメモリセルの代用とすることにより動作確認を行う。最初にカウンタ３００を初期化し、任意のデータをカウンタ３００に予めセットする。その後、クロックパッド１０８からクロック線１２８を介してクロック信号をカウンタ３００に入力することにより、カウンタ３００に予めセットされたデータのデータ信号がカウンタ３００から出力される。ロジック部１０００は、カウンタ３００から出力されたデータ信号を取り込み、パッド１０３、１０４に出力する。パッド１０３、１０４に出力されるデータ信号のデータとカウンタ３００にセットしたデータとが等しければ、そのデータ線は正常に動作していることになる。
特開２００１−２５６２１３号公報 特開平５−１９８２００号公報 特開平１１−１０１８５８号公報

ここで、前記特許文献１では、マイクロコンピュータに内蔵されているフラッシュメモリに対して、消去電圧を発生して実際にイレーズ動作を行うことなく、イレーズパルス信号ＥＲＳＭを、バッファ６２８を介して信号出力パッドＰ１に出力することにより、イレーズ動作の正誤確認を行うものではある。しかしながら、イレーズ動作以外の動作については何等開示されていない。読み出し動作や書き込み動作においては、アドレス情報やデータ情報の認識等、イレーズ動作にはない情報の認識を行う必要がある。アドレス情報やデータ情報について正しく認識されるか否かの確認をするために、メモリセルに対して実際のアクセスをすることが必要となる場合もあり、記憶容量が多大な場合、または回路動作に比してメモリセルへのアクセスに時間を要する場合等に、多大な試験時間を必要としてしまい問題である。

また、前記特許文献１では、イレーズ動作の正誤確認に、試験専用の信号出力パッドＰ１〜Ｐｎを備える必要がある。試験用に特別のパッドを備えなければならず、チップ面積が増大してしまい問題である。

また、前記特許文献２では、訂正回路のテストモード時に、セレクタＳ１、Ｓ２により入力データＤ１、Ｄ３が選択されて訂正回路に入力されることが開示されている。しかしながら、データの書き込み・読み出しの際のコマンド入力に対して内部制御動作が正常に行われるか否かの確認については何等開示されてはおらず、また、同時に入力されるべきアドレス情報についても、正常にアドレス認識等の内部制御がされるか否かの確認については何等開示されていない。コマンドやアドレスに関する確認の際にメモリセルへのデータの書き込み・読み出し動作を必要とする場合も考えられ、この場合には、テスト時間の短縮を図ることができないおそれもあり問題である。

更に、前記特許文献３では、メモリ部３０００を動作させることなく、ロジック部の動作確認を行うものではある。しかしながら、ライト／リード動作による試験の際、正常なアドレス入力や正常なデータ入力の確認、データ出力時の期待値データの発生等に専用の試験回路を必要とするため、回路構成が複雑となり、チップサイズの増大を招来してしまい問題である。更に、専用の試験回路では、通常動作時のアドレスやデータの伝播径路とは異なる径路となり、試験時に特有な動作となる場合がある。メモリ部内の回路については試験を行うことができず、問題である。

また、ライト／リード動作におけるコマンド入力に対して内部制御動作が正常に行われるか否かの確認については何等開示されてはいない。コマンド認識を行う際の内部動作についての動作不良を認識できないおそれがあり問題である。

本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、メモリ制御部の制御によるメモリ部への書き込み・読み出し等のアクセス動作について試験を行うにあたり、チップサイズの増大を伴わない簡略な構成または手続きにより、メモリセルへのデータ書き込み動作を伴うことなく、メモリ制御部やメモリ部の内部制御動作の確認、および各信号径路の結線の認識を行うことが可能なメモリシステム、およびその試験方法を提供することを目的とする。

前記目的を達成するためになされた本発明のメモリシステムでは、データの入出力が行われるメモリ部と、書き込み命令を出力してメモリ部を制御するメモリ制御部とを備え、メモリ部は、書き込み命令をデコードしてデータの取り込みを指示するデータ取込信号を出力し、データ取込信号が出力された後、取り込まれたデータのメモリセルへの書き込みの実行を指示する書き込み実行信号出力する書込制御部と、データ書き込み命令と共に入力されるデータをデータ取込信号に応じて保持する第１レジスタ部と、メモリ制御部にデータを出力するデータ出力部と、試験時、書き込み実行信号を認識して第１レジスタ部をデータ出力部に接続して第１レジスタ部に保持されているデータをデータ出力部から出力する試験回路とを備えることを特徴とする。

本発明のメモリシステムは、試験時に、メモリ制御部から出力される書き込み命令に応じて発せられるデータ取込信号、およびその後に発せられる書き込み実行信号をメモリ部が認識すると、データ出力部から、入力されたデータがメモリ制御部に向けて出力される。

また、本発明のメモリシステムの試験方法では、データの入出力が行われるメモリ部と、書き込み命令を出力してメモリ部を制御するメモリ制御部とを備えるメモリシステムの試験方法であって、メモリ部において、書き込み命令をデコードしてデータの取り込みを指示するデータ取込信号を出力し、データ取込信号が出力された後、取り込まれたデータのメモリセルへの書き込みの実行を指示する書き込み実行信号を出力するステップと、データ書き込み命令と共に入力されるデータをデータ取込信号に応じて第１レジスタ部に保持するステップと、メモリ制御部にデータを出力するステップと、試験時、書き込み実行信号を認識して保持のステップにより第１レジスタ部に保持されているデータを出力のステップのデータとするステップとを備えることを特徴とする。

本発明のメモリシステムの試験方法は、メモリ制御部から出力される書き込み命令に応じて発せられるデータ取込信号、およびその後に発せられる書き込み実行信号をメモリ部が認識すると、メモリ制御部に向けて入力されたデータが出力される。

これにより、メモリ制御部において正常に書き込み命令が生成されること、生成された書き込み命令が正常にメモリ部に入力されること、入力された書き込み命令に応じてメモリ部において正常に書き込み命令が認識されることの確認を、入力されたデータをデータ出力部から出力することにより行うことができる。メモリ部により書き込み命令の認識が正しく行われるか否かの試験を行うことができる。

特に、制御回路動作に比してメモリセルへのデータの書き込み動作に時間を要する場合に、書き込み命令に関する試験時間を短縮することができる。

ここで、メモリセルへのデータの書き込み動作に時間を要する場合とは、フラッシュメモリ等の電気的に書き換え可能な不揮発性メモリが代表的な場合である。メモリセルへのデータの書き込み動作に時間を要するメモリ部を有するメモリシステムについて、書き込み命令に関する試験時間を短縮することができる。

本発明によれば、メモリ制御部の制御によるメモリ部への書き込み等のアクセス動作について試験を行うにあたり、チップサイズの増大を伴わない簡略な構成または手続きにより、メモリ制御部におけるアクセスコマンドの生成動作、メモリ部におけるアクセスコマンド入力に対する内部制御動作、およびアクセスコマンドやデータの各信号径路の結線確認等を試験することが可能なメモリシステム、およびその試験方法を提供することができる。

本発明の第一概念を示す原理図である。 第１実施形態のメモリ部を示す回路ブロック図である。 第１実施形態の試験回路の回路例である。 第１実施形態の試験手順を示す動作波形である。 本発明の第二概念を示す原理図である。 第２実施形態のメモリ部を示す回路ブロック図である。 第２実施形態の試験回路の回路例である。 第２実施形態の試験手順を示す動作波形である。 本発明の第三概念を示す原理図である。 第３実施形態のメモリ部を示す回路ブロック図である。 第３実施形態の試験手順を示す動作波形である。 データ／アドレスレジスタについて非試験時の電流消費を低減する方策を示す図である。 比較回路について非試験時の電流消費を低減する方策を示す図である。 特許文献１に示す回路図である。 特許文献２に示す回路ブロック図である。 特許文献３に示す回路ブロック図である。

１Ａ、１Ｂ、１Ｃ メモリシステム
２Ａ、１２Ａ、２Ｂ、１２Ｂ、２Ｃ、１２Ｃ メモリ部
３Ａ、３Ｂ、３Ｃ メモリ制御部
４Ａ、１４Ａ、４Ｂ、１４Ｂ、４Ｃ、１４Ｃ 試験回路
５Ａ、１５Ａ、５Ｂ、１５Ｂ、５Ｃ、１５Ｃ データレジスタ
６Ａ、１６Ａ、６Ｂ、１６Ｂ、６Ｃ、１６Ｃ データ出力部
７Ｂ、１７Ｂ アドレスレジスタ部
８Ｂ、１８Ｂ 比較回路
９Ａ、１９Ａ、９Ｂ、１９Ｂ、９Ｃ、１９Ｃ メモリコア部
２１Ａ、２１Ｂ、２１Ｃ コマンドデコーダ
２２Ａ、２２Ｂ、２２Ｃ データ入力バッファ
２３Ｂ アドレス入力バッファ
２４Ａ、２４Ｂ、２４Ｃ ライトコントロール回路
２５Ａ、２５Ｂ、２５Ｃ ライト回路
２６Ｃ リードコントロール回路
２７Ａ、２７Ｂ、２７Ｃ リード回路
２８Ａ、２８Ｂ、２８Ｃ メモリセルアレイ
ＡＤＤ、ＡＤＤ１、ＡＤＤ２ アドレス信号
ＣＭＤ アクセスコマンド（書き込みコマンド、読み出しコマンド）
ＤＩ データ
ＤＯ 出力データ
Ｅ 比較一致信号
ＲＣＭＤ 読み出しコマンド
ＲＲ 読み出し命令認識信号
ＲＲ１ データ出力信号
Ｓ 選択信号
ＴＥＳＴ 試験信号
ＷＣＭＤ 書き込みコマンド
ＷＩＮＨ 書き込み禁止信号
ＷＲ 書き込み命令認識信号
ＷＲ１ データ取込信号
ＷＲ２ 書き込み実行信号

以下、本発明のメモリシステム、およびその試験方法について具体化した実施形態を図１乃至図１３に基づき図面を参照しつつ詳細に説明する。図１乃至図４が、本発明の第一概念についての実施形態であり、図５乃至図８が、本発明の第二概念についての実施形態であり、図９乃至図１１が、本発明の第三概念についての実施形態である。図１２、図１３は、非試験時の低消費電流化についての実施形態である。

図１は、第一発明概念の原理図である。メモリシステム１Ａには、メモリ部２Ａとメモリ制御部３Ａとが備えられている。メモリ制御部３Ａは、メモリ部２Ａに向けてアクセスコマンドＣＭＤとデータＤＩとを送出し、メモリ部２Ａからの出力データＤＯを受ける。

メモリ部２Ａには、アクセスコマンドＣＭＤ、データＤＩ／ＤＭＣ、およびアドレス信号（不図示）に応じて、メモリセルアレイ（不図示）に対するデータＤＩ／ＤＭＣの入出力が行われるメモリコア部９Ａが備えられる。ここで、データＤＩは、不図示の入力径路によりメモリコア部９Ａに入力される。

更に、メモリ部２Ａは、試験回路４Ａ、データレジスタ５Ａ、およびデータ出力部６Ａを備えている。試験回路４Ａは試験信号ＴＥＳＴにより活性化され、メモリコア部９Ａに対して、書き込み禁止信号ＷＩＮＨを出力する。また、メモリコア部９Ａが書き込みコマンドを認識したことを受けて出力する書き込み命令認識信号ＷＲが入力される。更に、書き込み命令認識信号ＷＲの有無に応じて反転する選択信号Ｓがデータ出力部６Ａに向けて出力される。

データレジスタ５Ａには、メモリ制御部３Ａから出力されたデータＤＩが入力され保持される。保持データＤＲは、データ出力部６Ａに向けて出力される。

データ出力部６Ａには、データレジスタ５Ａから出力される保持データＤＲとメモリコア部９Ａから出力されるセルデータＤＭＣとが入力されており、試験回路４Ａから出力される選択信号Ｓに応じていずれか一方が選択されて、メモリ制御部３Ａに向けて出力データＤＯとして出力される。

試験信号ＴＥＳＴが活性化されて試験状態になると、試験回路４Ａから出力される書き込み禁止信号ＷＩＮＨにより、書き込みコマンドに関わらずメモリコア部９Ａのメモリセルへの書き込み動作が禁止される。この状態で、メモリ制御部３Ａから、書き込みコマンドＣＭＤとデータＤＩとが入力される。データレジスタ５ＡにデータＤＩが保持されると共に、書き込みコマンドＣＭＤはメモリコア部９Ａに入力される。メモリコア部９Ａでは、コマンドのデコード処理が行われ、書き込みコマンドＣＭＤであることが認識されることに応じて書き込み命令認識信号ＷＲが生成される。書き込み命令認識信号ＷＲは、メモリコア部９Ａにおいて、データＤＩの取り込み処理やメモリセルへの書き込み実行動作を行う際の制御信号である。試験時には、書込み禁止信号ＷＩＮＨによりメモリセルへの書き込み処理は行われない。

試験回路４Ａは、書き込み命令認識信号ＷＲが生成されたことに基づき、選択信号を反転する。メモリ制御部３Ａから出力された書き込みコマンドＣＭＤが正常なコマンドであり、メモリ部２Ａ内のメモリコア部９Ａに正常に伝えられ、更に、メモリコア部９Ａにおいて、正常にデコードされて書き込みコマンドであることが認識されたことに応じて、選択信号Ｓが反転されることとなる。

データ出力部６Ａは、通常、セルデータＤＭＣを選択して出力データＤＯとして出力するが、選択信号Ｓが反転された場合にのみ、出力データＤＯを保持データＤＲに切り替える。これにより、試験時、書き込みコマンドＣＭＤが正常に認識された場合に、書き込みコマンドＣＭＤに伴い入力されたデータＤＩを、メモリセルに書き込むことなく、出力データＤＯとして出力することができる。

これにより、メモリ制御部３Ａにおける、書き込みコマンドＣＭＤおよびデータＤＩの正常な生成動作、メモリ部２Ａのおける、コマンドデコードによる書き込みコマンドの正常な認識動作および認識に伴う書き込み命令認識信号ＷＲの正常な生成動作、および書き込みコマンドＣＭＤおよびデータＤＩ、ＤＯの信号径路の確認動作を、メモリセルへのデータの書き込み動作の実行を伴うことなく試験することができる。

図２乃至図４に第１実施形態を示す。図２は、第１実施形態におけるメモリ部１２Ａの回路ブロック図である。メモリコア部１９Ａは、コマンドデコーダ２１Ａ、データ入力バッファ２２Ａ、ライトコントロール回路２４Ａ、ライト回路２５Ａ、リード回路２７Ａ、およびメモリセルアレイ２８Ａを備えており、不図示のメモリ制御部から、アクセスコマンドＣＭＤ、およびデータＤＩが入力される。

コマンドデコーダ２１Ａには、アクセスコマンドＣＭＤが入力され、データ入力バッファ２２Ａには、データＤＩが入力される。コマンドデコーダ２１Ａから出力される、書き込み信号Ｗは、ライトコントロール回路２４Ａに入力される。データ取込信号ＷＲ１は、データ入力バッファ２２Ａおよび試験回路１４Ａに入力される。

データ入力バッファ２２Ａの出力端子は、ライト回路２５Ａに接続されると共に、データレジスタ１５Ａに接続されており、データ入力バッファ２２Ａに取り込まれた取り込みデータＤＩＮを、ライト回路２５Ａおよびデータレジスタ１５Ａに出力する。

ライトコントロール回路２４Ａの出力端子は、ライト回路２５Ａのトリガ端子（Ｔ）に接続されると共に、試験回路１４Ａに接続されている。コマンドデコーダ２１Ａから出力される書き込み信号Ｗに基づいて出力される書き込み実行信号ＷＲ２を、ライト回路２５Ａおよび試験回路１４Ａに出力する。

ライト回路２５Ａの出力端子は、メモリセルアレイ２８Ａに接続されており、トリガ端子（Ｔ）に入力されている書き込み実行信号ＷＲ２に基づき、取り込みデータＤＩＮのメモリセルアレイ２８Ａへの書き込み動作を実行する。

リード回路２７Ａは、メモリセルアレイ２８Ａに接続されており、メモリセルのセルデータＤＭＣをデータ出力部１６Ａに出力する。

試験回路１４Ａからは、書き込み禁止信号ＷＩＮＨと選択信号Ｓとが出力される。書き込み禁止信号ＷＩＮＨは、ライト回路２５Ａの禁止端子（ＩＮＨ）に入力される。選択信号Ｓは、データ出力部１６Ａの選択端子（ＳＥＬ）に入力される。

データレジスタ１５Ａからは、保持されている保持データＤＲが、データ出力部１６Ａに出力される。データ出力部１６Ａでは、選択信号Ｓに応じて、保持データＤＲとセルデータＤＭＣとのいずれか一方を選択して、出力データＤＯとして出力する。

試験回路１４Ａの回路例を図３に示す。ノアゲートＧ１、Ｇ２は、各々のゲートの出力端子が他のゲートの入力端子に接続されると共に、ゲートＧ１には書き込み実行信号ＷＲ２が入力され、ゲートＧ２にはデータ取込信号ＷＲ１が入力されて、フリップフロップ回路が構成されている。ゲートＧ２には、更に、インバータゲートＧ５により試験信号ＴＥＳＴの反転信号が入力される。ゲートＧ２の出力端子がフリップフロップ回路の出力端子として取り出され、インバータゲートＧ５およびＧ６を経た、試験信号ＴＥＳＴの同相信号と共に、ナンドゲートＧ３に入力される。ゲートＧ３の出力端子は、インバータゲートＧ４に接続され、ゲートＧ４から選択信号Ｓが出力される。

ゲートＧ５から出力される試験信号ＴＥＳＴの反転信号がフリップフロップ回路のリセット信号である。非試験時（ＴＥＳＴ＝Ｌｏ）にフリップフロップ回路はリセットされ、ゲートＧ２からローレベルの信号が出力される。ゲートＧ６の出力信号がローレベルであることともあわせ、選択信号Ｓの信号レベルはローレベルとなる。ローレベルの選択信号Ｓにより、セルデータＤＭＣが出力データＤＯとして選択され、非試験時において、メモリセルアレイ２８Ａからのデータが出力される。

試験時（ＴＥＳＴ＝Ｈｉ）、ゲートＧ５、Ｇ６の出力信号は、各々、ローレベル、ハイレベルとなり、フリップフロップ回路のリセット状態が解除されると共に、ゲートＧ３の入出力応答が論理反転機能を有して動作する状態となって、フリップフロップ回路の出力信号と同相の信号が選択信号Ｓとして出力される。書き込みコマンドの入力に伴い、生成されるデータ取込信号ＷＲ１が活性化されることにより（ＷＲ１＝Ｈｉ）、フリップフロップ回路の出力信号がローレベルとなり、選択信号Ｓもローレベルとなる。

データ取込信号ＷＲ１の後、所定タイミングを経て生成される書き込み実行信号ＷＲ２が活性化されることにより（ＷＲ２＝Ｈｉ）、フリップフロップ回路の出力信号がハイレベルに反転され、選択信号Ｓもハイレベルとなる。選択信号Ｓは、書き込みコマンドＣＭＤが認識されることにより生成される２つの内部信号のうち、最初に生成されるデータ取込信号ＷＲ１によりローレベルとなり、その後、書き込み実行信号ＷＲ２によりハイレベルに反転する。書き込みコマンドＣＭＤの受付に応じて、データ出力部１６Ａは、セルデータＤＭＣを選択した後、所定タイミングで保持データＤＲを選択するように制御される。

ここで、所定タイミングとは、データ入力バッファ２２Ａへのデータ取り込みの後、取り込まれたデータのメモリセルへの書き込みに必要な準備の完了タイミングであり、例えば、データ書き込みに必要なバイアス電圧源の立上げ完了のタイミングである。

図２の回路ブロックによる試験手順を図４の動作波形により説明する。データＤＩとして書き込みデータＤＡが設定されると共に、書き込みコマンドＷＣＭＤがメモリ部１９Ａに入力されると、コマンドデコーダ２１Ａにより書き込みコマンドＷＣＭＤがデコードされ、データ取込信号ＷＲ１と書き込み信号Ｗとがハイレベルに活性化される。

データ取込信号ＷＲ１がハイレベルに遷移したことにより、データ入力バッファ２２Ａに書き込みデータＤＡが取り込まれる。データ入力バッファ２２Ａに取り込まれた書き込みデータＤＡは、取り込みデータＤＩＮとしてデータレジスタ１５Ａに保持され、保持データＤＲとして書き込みデータＤＡが保持されると共に、ライト回路２５Ａに向けて出力される。また、試験回路１４Ａにおいて選択信号Ｓがローレベルに反転する。この時点では、出力データＤＯとしてセルデータＤＭＣが選択されるので、書き込みデータＤＡが出力されることはない。

ライトコントロール回路２４Ａは、書き込み信号Ｗの入力に伴い、所定タイミングの後に、書き込み実行信号ＷＲ２をハイレベルに活性化する。書き込み実行信号ＷＲ２がハイレベルに遷移したことにより、選択信号Ｓがハイレベルに反転する。これにより、出力データＤＯとして保持データＤＲが選択され、データ取込信号ＷＲ１の活性化に伴いデータレジスタ１５Ａに保持されている書き込みデータＤＡが出力される。

データ取込信号ＷＲ１の活性化により出力データＤＯとしてセルデータＤＭＣが出力され、書き込み実行信号ＷＲ２の活性化に伴い書き込みデータＤＡが出力されることになる。出力データＤＯとして出力されるデータを検出することにより、書き込みコマンドＷＣＭＤの生成、伝播、認識が正常であるか否かの試験を行うことができる。この場合、２つの認識信号が相次いで活性化されるタイミングを検出することができ、データ取込信号ＷＲ１の生成から書き込み実行信号ＷＲ２の生成までの時間遅延を検査することもできる。合わせて、書き込みデータの生成、伝播が正常であるか否かの試験を行うことができる。

特に、フラッシュメモリに代表される、電気的に書き換え可能な不揮発性メモリにおいては、メモリセルからのデータの読み出し動作に比してメモリセルへのデータの書き込み動作に時間を要するが、第１実施形態のメモリシステム、または／および試験方法によれば、書き込みデータをメモリセルに実際に書き込むことなく、書き込みコマンド、およびデータ線に関する試験を行うことができ、試験時間の短縮に資することができる。

図５には、第二発明概念の原理図を示す。メモリシステム１Ｂでは、第一発明概念の原理図（図１）におけるメモリシステム１Ａと同様に、メモリ部２Ｂとメモリ制御部３Ｂとが備えられている。メモリ制御部３Ｂは、メモリ部２Ｂに向けてアクセスコマンドＣＭＤとデータＤＩとを送出し、メモリ部２Ｂからの出力データＤＯを受けるほか、アドレス信号ＡＤＤを送出する。

メモリ部２Ｂには、メモリ部２Ａにおける、データレジスタ５Ａ、データ出力部６Ａ、およびメモリコア部９Ａと同様に、データレジスタ５Ｂ、データ出力部６Ｂ、およびメモリコア部９Ｂを備えて、同様の構成、作用を有している。メモリ部２Ｂでは、試験回路４Ａに代えて試験回路４Ｂを備え、更に、アドレスレジスタ部７Ｂ、および比較回路８Ｂを備えている。以下、メモリ部２Ａ（図１）とは異なる構成、作用について説明し、同様の構成、作用については説明を省略する。

アドレスレジスタ７Ｂには、書き込み命令認識信号ＷＲに基づき、メモリ制御部３Ｂから出力されたアドレス信号ＡＤＤが入力され保持される。保持アドレス信号ＡＤＲは、比較回路８Ｂに向けて出力される。

比較回路８Ｂには、保持アドレス信号ＡＤＲの他に、アドレス信号ＡＤＤが入力され両信号の比較が行われる。両信号が一致した場合に、比較一致信号Ｅが試験回路４Ｂに向けて出力される。

試験信号ＴＥＳＴが活性化されて試験状態になると、試験回路４Ｂから出力される書き込み禁止信号ＷＩＮＨにより、書き込みコマンドＣＭＤに関わらずメモリコア部９Ｂのメモリセルへの書き込み動作が禁止される。この状態で、メモリ制御部３Ｂから、書き込みコマンドＣＭＤ、データＤＩ、およびアドレス信号ＡＤＤが入力される。データレジスタ５ＢにデータＤＩが保持されると共に、書き込みコマンドＣＭＤはメモリコア部９Ｂに入力される。メモリコア部９Ｂでは、コマンドのデコード処理が行われ、書き込みコマンドＣＭＤであることが認識されることに応じて書き込み命令認識信号ＷＲが生成される。書き込み命令認識信号ＷＲは、メモリコア部９Ｂにおいて、データＤＩの取り込み処理やメモリセルへの書き込み実行動作を行う際の制御信号となるが、試験時には、書込み禁止信号ＷＩＮＨによりメモリセルへの書き込み処理は行われない。

試験回路４Ｂは、比較回路８Ｂから出力される比較一致信号Ｅに基づき、比較結果の一致・不一致に応じて選択信号Ｓの切り替えを行う。メモリ制御部３Ｂから出力された書き込みコマンドＣＭＤが正常なコマンドであり、メモリ部２Ｂ内のメモリコア部９Ｂに正常に伝えられ、更に、メモリコア部９Ｂにおいて、正常にデコードされて書き込みコマンドであることが認識されたことの確認と、書き込みコマンドによるサイクル中およびその後に、メモリ制御部３Ｂから２度にわたり出力された同一のアドレス信号ＡＤＤが、正常に生成されメモリ部２Ｂに伝搬されたことの確認とに応じて、選択信号Ｓが反転することとなる。

これにより、メモリ制御部３Ｂにおける、書き込みコマンドＣＭＤ、データＤＩ、およびアドレス信号ＡＤＤの正常な生成動作、メモリ部２Ｂのおける、コマンドデコードによる書き込みコマンドＣＭＤの正常な認識動作および認識に伴う書き込み命令認識信号ＷＲの正常な生成動作、および書き込みコマンドＣＭＤ、データＤＩ、ＤＯ、およびアドレス信号ＡＤＤの各信号径路の確認動作を、メモリセルへのデータの書き込み動作の実行を伴うことなく試験することができる。

図６乃至図８に第２実施形態を示す。図６は、第２実施形態におけるメモリ部１２Ｂの回路ブロック図である。データレジスタ１５Ｂ、データ出力部１６Ｂ、およびメモリコア部１９Ｂのうち、コマンドデコーダ２１Ｂ、データ入力バッファ２２Ｂ、ライトコントロール回路２４Ｂ、ライト回路２５Ｂ、リード回路２７Ｂ、メモリセルアレイ２８Ｂは、第１実施形態のメモリ部１２Ａ（図２）と同様の構成、作用を有している。メモリ部１２Ｂでは、試験回路１４Ａに代えて試験回路１４Ｂを備え、更に、アドレスレジスタ１７Ｂ、および比較回路１８Ｂを備えている。不図示のメモリ制御部から、アクセスコマンドＣＭＤ、データＤＩ、アドレス信号ＡＤＤが入力される。以下、メモリ部１２Ａ（図２）とは異なる構成、作用について説明し、同様の構成、作用については説明を省略する。

アドレス入力バッファ２３Ｂの出力端子は、不図示のアドレスデコーダに接続されると共に、アドレスレジスタ１７Ｂに接続されており、アドレス入力バッファ２３Ｂに取り込まれた取り込みアドレス信号ＡＤを、アドレスデコーダおよびアドレスレジスタ１７Ｂに出力する。

第２実施形態のメモリ部１２Ｂ（図６）では、コマンドデコーダ２１Ｂから出力されるデータ取込信号ＷＲ１は、データ入力バッファ２２Ｂの他に、アドレスレジスタ１７Ｂ、および試験回路１４Ｂに入力される。また、ライトコントロール回路２４Ｂから出力される書き込み実行信号ＷＲ２は、ライト回路２５Ｂの他に、第１実施形態の場合と同様に、試験回路１４Ｂにも出力される。

アドレスレジスタ１７Ｂからは、データ取込信号ＷＲ１の基づき保持された保持アドレスＡＤＲが、比較回路１８Ｂに出力される。比較回路１８Ｂには、更にアドレス信号ＡＤＤも入力されており、両アドレス信号の比較が行われる。比較結果が一致している場合に、比較一致信号Ｅが、試験回路１４Ｂに出力される。

試験回路１４Ｂの回路例を図７に示す。第１実施形態における試験回路１４Ａの回路例におけるゲートＧ３に代えて、入力端子がゲートＧ３に比して一端子多いナンドゲートＧ７が備えられている。ゲートＧ７において増加した入力端子には、比較回路１８Ｂから出力される比較一致信号Ｅが入力されている。

図７の回路例では、第二発明概念として図５の原理図において説明した、書き込み動作の前後で入力されるアドレス信号ＡＤＤの比較結果に応じた選択信号Ｓの反転動作に加えて、第一発明概念として第１実施形態で説明した、書き込みコマンドの認識信号である、データ取込信号ＷＲ１および書き込み実行信号ＷＲ２による選択信号Ｓの反転動作を行う回路例である。

すなわち、試験時（ＴＥＳＴ＝Ｈｉ）における選択信号Ｓは、書き込みコマンドＣＭＤの入力に伴い生成されるデータ取込信号ＷＲ１が活性化されることにより（ＷＲ１＝Ｈｉ）ローレベルに遷移し、所定タイミングを経て生成される書き込み実行信号ＷＲ２が活性化されることにより（ＷＲ２＝Ｈｉ）ハイレベルに遷移すると共に、その後に入力されるアドレス信号ＡＤＤが、書き込みサイクル中に入力され保持されている保持アドレス信号ＡＤＲと一致することに応じて、ハイレベルを維持する。

この場合、書き込みサイクル後のアドレス信号ＡＤＤの再入力に際し、保持アドレスＡＤＲとは異なる値のアドレス信号ＡＤＤを経て、同一値のアドレス信号ＡＤＤを入力してやれば、その前後で選択信号Ｓが切り替わり、アドレス信号ＡＤＤの生成、伝搬の確認を確実に行うことができる。

図６の回路ブロックによる試験手順を図８の動作波形により説明する。データＤＩとして書き込みデータＤＡが設定され、更にアドレス信号ＡＤＤとしてアドレス信号ＡＤＤ１が設定されると共に、書き込みコマンドＷＣＭＤがメモリ部１９Ｂに入力されると、コマンドデコーダ２１Ｂにより書き込みコマンドＷＣＭＤがデコードされ、データ取込信号ＷＲ１と書き込み信号Ｗとがハイレベルに活性化される。更に、データ取込信号ＷＲ１がハイレベルに活性化されることにより、アドレスレジスタ１７Ｂに取り込みアドレス信号ＡＤが保持され、保持アドレス信号ＡＤＲとしてアドレス信号ＡＤＤ１が保持される。このとき、比較回路１８Ｂは、共に同一値であるアドレス信号ＡＤＤ１を有するアドレス信号ＡＤＤと保持アドレス信号ＡＤＲとの比較を行うため、比較一致信号Ｅがハイレベルに活性化されるが、データ取込信号ＷＲ１の活性化に伴い試験回路１４Ｂのフリップフロップ回路（図７）の出力がローレベルとなるため、選択信号Ｓはローレベルとなる。尚、アドレス信号ＡＤＤと保持アドレス信号ＡＤＲとの比較は、アドレス遷移検出部を備えるアドレス遷移検出部の信号により実施しても良い。

また、データ取込信号ＷＲ１がハイレベルに遷移したことにより、データ入力バッファ２２Ｂには、書き込みデータＤＡが取り込まれる。データ入力バッファ２２Ｂに取り込まれた書き込みデータＤＡは、取り込みデータＤＩＮとしてデータレジスタ１５Ｂに保持され、保持データＤＲとして書き込みデータＤＡが保持されると共に、ライト回路２５Ｂに向けて出力される。

この状態では、ローレベルの選択信号Ｓにより、出力データＤＯとしてセルデータＤＭＣが選択されるので、書き込みデータＤＡが出力されることはない。

ライトコントロール回路２４Ｂは、書き込み信号Ｗの入力に伴い、所定タイミングの後に、書き込み実行信号ＷＲ２をハイレベルに活性化する。書き込み実行信号ＷＲ２がハイレベルに遷移したことにより、アドレス信号ＡＤＤが遷移しないことを条件として、選択信号Ｓがハイレベルに反転する。これにより、出力データＤＯとして保持データＤＲが選択され、データ取込信号ＷＲ１の活性化に伴いデータレジスタ１５Ｂに保持されている書き込みデータＤＡが出力される。

書き込みサイクルの終了後、アドレス信号ＡＤＤを、アドレス信号ＡＤＤ１からアドレス信号ＡＤＤ２に遷移する。保持アドレス信号ＡＤＲはアドレス信号ＡＤＤ１に保持されているので、比較回路１８Ｂにより不一致の出力が得られる。比較一致信号Ｅはローレベルに非活性化し、選択信号Ｓもローレベルに遷移する。その後、更に、アドレス信号ＡＤＤ２をアドレス信号ＡＤＤ１に遷移すると、比較結果が一致することとなる。比較一致信号Ｅがハイレベルに活性化し、選択信号Ｓがハイレベルに遷移する。尚、アドレス信号ＡＤＤ１からアドレス信号ＡＤＤ２の遷移の検出は、図示しないアドレス遷移検出部により実施することもできる。

データ取込信号ＷＲ１の活性化により出力データＤＯとしてセルデータＤＭＣが出力され、書き込み実行信号ＷＲ２の活性化に伴い書き込みデータＤＡが出力される。その後更に、アドレス信号ＡＤＤを保持アドレスＡＤＲとは異なる値に遷移することに伴いセルデータＤＭＣが出力され、アドレス信号ＡＤＤを保持アドレス信号ＡＤＲの値に戻すことに応じて、再度、書き込みデータＤＡが出力される。出力データＤＯとして出力されるデータを検出することにより、書き込みコマンドＷＣＭＤの生成、伝播、認識、書き込みデータの生成、伝播、およびアドレス信号の生成、伝搬が正常であるか否かの試験を行うことができる。この場合、データ取込信号ＷＲ１の生成から書き込み実行信号ＷＲ２の生成までの時間遅延を検査することができるのは第１実施形態の場合と同様である。

特に、フラッシュメモリに代表される、電気的に書き換え可能な不揮発性メモリにおいては、メモリセルからのデータの読み出しに比してメモリセルへのデータ書き込みに時間を要するが、第２実施形態のメモリシステム、または／および試験方法によれば、書き込みデータをメモリセルに実際に書き込むことなく、書き込みコマンド、データ線、およびアドレス信号線に関する試験を行うことができ、試験時間の短縮に資することができる。

図９には、第三発明概念の原理図を示す。メモリシステム１Ｃでは、第一発明概念の原理図（図１）におけるメモリシステム１Ａと同様に、メモリ部２Ｃとメモリ制御部３Ｃとが備えられている。メモリ制御部３Ｃは、メモリ部２Ｃに向けてアクセスコマンドＣＭＤとデータＤＩとを送出し、メモリ部２Ｃからの出力データＤＯを受ける。

メモリ部２Ｃには、メモリ部２Ａにおける、データ出力部６Ａと同様に、データ出力部６Ｃを備えて、同様の構成、作用を有している。メモリ部２Ｃでは、試験回路４Ａに代えて試験回路４Ｃを備え、データレジスタ５Ａに代えてデータレジスタ５Ｃを備えている。以下、メモリ部２Ａ（図１）とは異なる構成、作用について説明し、同様の構成、作用については説明を省略する。

データレジスタ５Ｃには、書き込み命令認識信号ＷＲに基づき、メモリ制御部３Ｃから出力されたデータＤＩが入力され保持される。保持データＤＲは、データ出力部６Ｃに向けて出力される。

試験信号ＴＥＳＴが活性化されて試験状態になると、試験回路４Ｃから出力される書き込み禁止信号ＷＩＮＨにより、書き込みコマンドに関わらずメモリコア部９Ｃのメモリセルへの書き込み動作が禁止される。この状態で、メモリ制御部３Ｃから、書き込みコマンドＣＭＤとデータＤＩ、および引き続いて、読み出しコマンドＣＭＤが入力される。書き込みコマンドＣＭＤがメモリコア部９Ｃに入力されると、コマンドのデコード処理が行われ、書き込みコマンドＣＭＤであることが認識されることに応じて書き込み命令認識信号ＷＲが生成される。書き込み命令認識信号ＷＲに基づき、データレジスタ５ＣにデータＤＩが保持される。書き込み命令認識信号ＷＲは、メモリコア部９Ｃにおいて、データＤＩの取り込み処理やメモリセルへの書き込み実行動作を行う際の制御信号であるが、試験時には、書き込み禁止信号ＷＩＮＨによりメモリセルへの書き込み処理は行われない。

書き込みコマンドＣＭＤに引き続いて読み出しコマンドＣＭＤがメモリコア部９Ｃに入力される。コマンドのデコード処理が行われ、読み出しコマンドＣＭＤであることが認識されることに応じて読み出し命令認識信号ＲＲが生成される。読み出し命令認識信号ＲＲは、メモリコア部９Ｃにおいてメモリセルの読み出し動作を行うと共に、試験回路４Ｃに向けて出力される。

試験回路４Ｃは、書き込み命令認識信号ＷＲおよび読み出し命令認識信号ＲＲに基づき、選択信号Ｓの反転を行う。メモリ制御部３Ｃから出力された書き込みコマンドＣＭＤおよび読み出しコマンドＣＭＤが正常なコマンドであり、メモリ部２Ｃ内のメモリコア部９Ｃに正常に伝えられ、更に、メモリコア部９Ｃにおいて、デコードされて正常なコマンドであることが認識されたことに応じて、選択信号Ｓが反転されることとなる。

これにより、メモリ制御部３Ｃにおける、書き込みコマンドＣＭＤ、データＤＩ、および読み出しコマンドＣＭＤの正常な生成動作、メモリ部２Ｃのおける、コマンドデコードによるコマンドの正常な認識動作および認識に伴う命令認識信号ＷＲ、ＲＲの正常な生成動作、および書き込み／読み出しコマンドＣＭＤ、データＤＩ、ＤＯの信号径路の確認動作を、メモリセルへのデータの書き込み動作の実行を伴うことなく試験することができる。

図１０および図１１に第３実施形態を示す。図１０は、第３実施形態におけるメモリ部１２Ｃの回路ブロック図である。データレジスタ１５Ｃ、データ出力部１６Ｃ、およびメモリコア部１９Ｃのうち、データ入力バッファ２２Ｃ、ライトコントロール回路２４Ｃ、ライト回路２５Ｃ、メモリセルアレイ２８Ｃは、第１実施形態のメモリ部１２Ａ（図２）と同様の構成、作用を有している。メモリ部１２Ｃでは、試験回路１４Ａに代えて試験回路１４Ｃを備え、コマンドデコーダ２１Ａに代えて読み出しコマンドＣＭＤのデコードも行うコマンドデコーダ２１Ｃを備え、更に、リードコントロール回路２６Ｃを備えている。また、リード回路２７Ａに代えてデータ出力信号ＲＲ１により制御されるリード回路２７Ｃを備えている。不図示のメモリ制御部から、アクセスコマンドＣＭＤ、データＤＩが入力される。以下、メモリ部１２Ａ（図２）とは異なる構成、作用について説明し、同様の構成、作用については説明を省略する。

データレジスタ１５Ｃは、データレジスタ１５Ａ（図２）と同様の構成を有している。第三発明概念として図９に示す原理図では、書き込み命令認識信号ＷＲにより直接に制御されて書き込みサイクル時のデータＤＩを保持するとして説明したが、図１０に示す構成では、データ取込信号ＷＲ１はデータ入力バッファ２２Ｃを制御してデータＤＩを取り込んでおり、取り込まれたデータＤＩＮが保持される構成である。この場合も、書き込みサイクル時のデータＤＩを保持することができ、第三発明原理と同様な作用、効果を奏することができる。

第３実施形態のメモリ部１２Ｃ（図１０）では、ライトコントロール回路２４Ｃから出力される書き込み実行信号ＷＲ２は、ライト回路２５Ｃに出力される。また、リードコントロール回路２６Ｃから出力されるデータ出力信号ＲＲ１は、リード回路２７Ｃに出力される他、試験回路１４Ｃにも出力される。

試験回路１４Ｃの回路は、第１実施形態において示した回路例（図３）と同様な回路構成を有している。入力信号として、第１実施形態の回路例における書き込み実行信号ＷＲ２に代えて、データ出力信号ＲＲ１が入力される。

すなわち、試験時（ＴＥＳＴ＝Ｈｉ）における選択信号Ｓは、書き込みコマンドＣＭＤの入力に伴い生成されるデータ取込信号ＷＲ１が活性化されることにより（ＷＲ１＝Ｈｉ）ローレベルに遷移し、書き込みコマンドＣＭＤに引き続いて入力される読み出しコマンドＣＭＤの入力に伴い生成されるデータ出力信号ＲＲ１が活性化されることにより（ＲＲ１＝Ｈｉ）ハイレベルに遷移する。

図１０の回路ブロックによる試験手順を図１１の動作波形により説明する。データＤＩとして書き込みデータＤＡが設定されると共に、書き込みコマンドＷＣＭＤがメモリ部１９Ｃに入力されると、コマンドデコーダ２１Ｃにより書き込みコマンドＷＣＭＤがデコードされ、データ取込信号ＷＲ１と書き込み信号Ｗとがハイレベルに活性化される。更に、データ取込信号ＷＲ１がハイレベルに活性化されることにより、試験回路１４Ｃから出力される選択信号Ｓはローレベルとなる。

また、データ取込信号ＷＲ１がハイレベルに遷移したことにより、データ入力バッファ２２Ｃには、書き込みデータＤＡが取り込まれる。データ入力バッファ２２Ｃに取り込まれた書き込みデータＤＡは、取り込みデータＤＩＮとしてデータレジスタ１５Ｃに保持され、保持データＤＲとして書き込みデータＤＡが保持されると共に、ライト回路２５Ｃに向けて出力される。

この時点では、選択信号Ｓがローレベルであり、出力データＤＯとしてセルデータＤＭＣが選択されるので、書き込みデータＤＡが出力されることはない。

ライトコントロール回路２４Ｃは、書き込み信号Ｗの入力に伴い、所定タイミングの後に、書き込み実行信号ＷＲ２をハイレベルに活性化する。ハイレベルの書き込み実行信号ＷＲ２は、ライト回路２５Ｃをトリガするが、試験回路１４Ｃから書込み禁止信号ＷＩＮＨが出力されているため、メモリセルアレイ２８Ｃへの書き込み動作が行われることはない。

書き込みサイクルの終了後、読み出しコマンドＲＣＭＤがメモリ部１９Ｃに入力される。コマンドデコーダ２１Ｃによりデコードされ、読み出し信号Ｒがハイレベルに活性化される。リードコントロール回路２６Ｃは、読み出し信号Ｒの入力に伴い、データ出力信号ＲＲ１をハイレベルに活性化する。ハイレベルのデータ出力信号ＲＲ１は、リード回路２７Ｃをトリガすると共に、試験回路１４Ｃに向けて出力され、選択信号Ｓをハイレベルに反転する。これにより、出力データＤＯとして保持データＤＲが選択され、データレジスタ１５Ｃに保持されている書き込みデータＤＡが出力される。

データ取込信号ＷＲ１の活性化により出力データＤＯとしてセルデータＤＭＣが出力され、データ出力信号ＲＲ１の活性化に伴い書き込みデータＤＡが出力される。出力データＤＯとして出力されるデータを検出することにより、書き込みコマンドＷＣＭＤおよび読み出しコマンドＲＣＭＤの生成、伝播、認識、および書き込みデータの生成、伝播が正常であるか否かの試験を行うことができる。

特に、フラッシュメモリに代表される、電気的に書き換え可能な不揮発性メモリにおいては、メモリセルからのデータの読み出しに比してメモリセルへのデータ書き込みに時間を要するが、第３実施形態のメモリシステム、または／および試験方法によれば、書き込みデータをメモリセルに実際に書き込むことなく、書き込み／読み出しコマンド、およびデータ線に関する試験を行うことができ、試験時間の短縮に資することができる。

第１乃至第３実施形態では、データＤＩを保持する回路として、データレジスタ１５Ａ乃至１５Ｃを、データ入力バッファ２１Ａ乃至２１Ｃとは別個に備える構成について説明したが、データ入力バッファ２１Ａ乃至２１Ｃの一機能として取り込まれた構成とすることもできる。また、データ取込信号ＷＲ１に基づき、データ入力バッファ２１Ａ乃至２１ＣがデータＤＩを取り込むとし、データレジスタ１５Ａ乃至１５Ｃは取り込みデータＤＩＮを静的に保持するものとして説明したが、データレジスタ１５Ａ乃至１５Ｃが、データ取込信号ＷＲ１に基づいてデータを保持する構成とすることもできる。

図１２、図１３には、試験用回路を試験時にのみ活性化することにより、非試験時における消費電流の低減を図る構成を模式的に示したものである。図１２は、データレジスタやアドレスレジスタを試験信号ＴＥＳＴにより活性化する場合を示す。データレジスタやアドレスレジスタを、データ入力バッファやアドレス入力バッファとは別個に備えることにより、これらのレジスタを試験時にのみ活性化させることができる。また、図１３は、比較回路を試験信号ＴＥＳＴにより活性化させる構成を示している。比較回路は、非試験時のアクセス動作においては不要であるため、試験時においてのみ活性化させることができる。

尚、活性化の方法については種々の方法が考えられる。イネーブル信号を受ける論理ゲートを設け、試験時、試験信号ＴＥＳＴが活性化する場合にのみ、論理ゲートから信号が伝播する構成、試験信号ＴＥＳＴにより電源電圧やバイアス電流／電圧を直接に断続する構成等が可能である。

尚、データ取込信号ＷＲ１、書き込み実行信号ＷＲ２は、書き込み命令認識信号ＷＲの一例であり、データ出力信号ＲＲ１は、読み出し命令認識信号ＲＲの一例である。

以上、詳細に説明したように、本実施形態によれば、メモリセルアレイ２８Ａ乃至２８Ｃ内のメモリセルに実際にデータを書き込むことなく、書き込みコマンドＷＣＭＤ、更に読み出しコマンドＲＣＭＤの生成、伝播、認識が正常であるか否かの試験、データ線径路やアドレス信号線径路が正常であるか否かの試験を行うことができる。

具体的には、メモリ制御部の制御回路が正常動作することの確認、メモリ部のコマンドデコードが正常動作することの確認、およびデコードに応じて各種の制御信号が正常に生成されることの確認、更に、コマンドの伝播径路、データおよびアドレス信号の伝播径路が正常であることの確認等を、メモリセルに実際にデータを書き込むことなく試験することができる。

特に、メモリ容量が多大な場合、または回路動作に比してメモリセルへのデータの書き込みに時間を要する場合に、書き込みコマンドを伴う試験時間を短縮することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１乃至第３実施形態は、各々、単独に使用して試験を行うことが可能である他、任意の組み合わせにおいて試験を行うこともできる。
また、書き込みコマンドに代えて消去コマンドに対する試験についても同様に試験を行うことができる。例えば、データレジスタとして予め既知のデータを保持しておき、消去コマンドがコマンドデコーダでデコードされ、消去コマンドを認識したことを示す認識信号に基づいて、選択信号Ｓを切り替える構成としてやれば、メモリシステムにおいて、消去コマンドの生成、伝播、認識の試験をメモリセルにおけるデータ消去の完了を待つことなく試験することができる。この場合、書込み禁止信号に代えて消去動作禁止信号を生成して、実際の消去動作を禁止することが好ましい。

Claims (16)

1. データ書き込み命令を出力するメモリ制御部と、
   前記メモリ制御部に制御され、データの入出力が行われるメモリ部とを備え、
   前記メモリ部は、
   前記データ書き込み命令をデコードしてデータの取り込みを指示するデータ取込信号を出力し、該データ取込信号が出力された後、取り込まれたデータのメモリセルへの書き込みの実行を指示する書き込み実行信号を出力する書込制御部と、
   前記データ書き込み命令と共に入力されるデータを前記データ取込信号に応じて保持する第１レジスタ部と、
   前記メモリ制御部にデータを出力するデータ出力部と、
   試験時、前記書き込み実行信号を認識して前記第１レジスタ部を前記データ出力部に接続して前記第１レジスタ部に保持されているデータを前記データ出力部から出力する試験回路とを備えることを特徴とするメモリシステム。
2. 前記試験回路は、試験時、メモリセルへのデータの書き込みを禁止することを特徴とする請求項１に記載のメモリシステム。
3. 前記第１レジスタ部は、前記データ取込信号によりデータを取り込むデータ入力バッファであることを特徴とする請求項１または２に記載のメモリシステム。
4. 前記データ出力部は、データ出力端子への径路を、前記第１レジスタ部からの径路とメモリセルからの径路との間で切り替える切替部を備えることを特徴とする請求項１または２に記載のメモリシステム。
5. 前記データ出力部は、前記データ取込信号に基づき前記第１レジスタ部から切り離されると共に、前記書き込み実行信号に基づき前記第１レジスタ部に接続されることを特徴とする請求項１または２に記載のメモリシステム。
6. 前記メモリ部は、
   前記データ取込信号を認識することに応じて、入力される第１アドレス信号が保持される第２レジスタ部と、
   書き込みサイクルの終了後、再度入力される前記第１アドレス信号と前記第２レジスタ部に保持されているアドレス信号との比較を行う比較部とを備え、
   前記試験回路は、試験時、前記書き込み実行信号の認識に加えて、前記比較部による比較結果が一致であることの認識に応じて、前記第１レジスタ部を前記データ出力部に接続することを特徴とする請求項１に記載のメモリシステム。
7. 前記第２レジスタ部は、前記データ取込信号に基づき、前記第１アドレス信号を保持することを特徴とする請求項６に記載のメモリシステム。
8. 前記第１アドレス信号が再度入力されることに先立ち、前記第１アドレス信号とは異なる第２アドレス信号が入力され、
   前記比較部は、前記第２アドレス信号と前記第２レジスタ部に保持されているアドレス信号との比較を行うことを特徴とする請求項６に記載のメモリシステム。
9. 前記比較部は、アドレス遷移検出部を備えることを特徴とする請求項６に記載のメモリシステム。
10. 前記試験回路は、試験時、前記書き込み実行信号の認識に代えて、これに引き続くメモリセルからデータを読み出すためのデータ読み出し命令を認識することに応じて、前記第１レジスタ部を前記データ出力部に接続することを特徴とする請求項１に記載のメモリシステム。
11. データ書き込み命令を出力するメモリ制御部と、
    前記メモリ制御部に制御され、データの入出力が行われるメモリ部とを備えるメモリシステムの試験方法であって、
    前記メモリ部において、
    前記データ書き込み命令をデコードしてデータの取り込みを指示するデータ取込信号を出力し、該データ取込信号が出力された後、取り込まれたデータのメモリセルへの書き込みの実行を指示する書き込み実行信号を出力するステップと、
    前記データ書き込み命令と共に入力されるデータを前記データ取込信号に応じて第１レジスタ部に保持するステップと、
    前記メモリ制御部にデータを出力するステップと、
    試験時、前記書き込み実行信号を認識して前記保持のステップにより前記第１レジスタ部に保持されているデータを前記出力のステップのデータとするステップとを備えることを特徴とするメモリシステムの試験方法。
12. 試験時、メモリセルへのデータの書き込み実行を禁止するステップを備えることを特徴とする請求項１１に記載のメモリシステムの試験方法。
13. 前記データを出力するステップは、試験時、
    前記データ取込信号に基づき前記保持のステップにより保持されているデータを前記出力のステップのデータとするステップを停止し、前記書き込み実行信号に基づき前記保持のステップにより保持されているデータを前記出力のステップのデータとするステップを実行することを特徴とする請求項１１に記載のメモリシステムの試験方法。
14. 前記メモリ部において、試験時、
    前記データ取込信号が認識されることに応じて入力される第１アドレス信号が保持され、
    書き込みサイクルの終了後、再度前記第１アドレス信号を入力して、既に保持されているアドレス信号との比較を行い、
    前記書き込み実行信号の認識に加えて、比較結果が一致であることの認識に応じて、前記保持のステップにより保持されているデータを前記出力のステップのデータとするステップを実行することを特徴とする請求項１１に記載のメモリシステムの試験方法。
15. 前記第１アドレス信号が再度入力されることに先立ち、前記第１アドレス信号とは異なる第２アドレス信号が入力され、
    前記メモリ制御部にデータを出力するステップは、
    試験時、
    前記第２アドレス信号と前記既に保持されているアドレス信号との比較結果が不一致であることに応じて出力が停止され、
    再度入力される前記第１アドレス信号と前記既に保持されているアドレス信号との比較結果が一致であることに応じて出力されることを特徴とする請求項１４に記載のメモリシステムの試験方法。
16. 前記保持のステップにより保持されているデータを前記出力のステップのデータとするステップは、
    前記書き込み実行信号の認識に代えて、これに引き続くメモリセルからデータを読み出すためのデータ読み出し命令を認識することに応じて行われることを特徴とする請求項１１に記載のメモリシステムの試験方法。

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