JP3710931B2 - マイクロコンピュータ - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、フラッシュメモリ等の不揮発性メモリを内蔵したマイクロコンピュータ（以下マイコンと称す）に関し、特に、メモリのテストを効率的に行うための機能を付加したマイコンに関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ（EEPROM:Electricaly Erasable Programmable ROM）においては、フローティングゲートとコントロールゲートを有する２重ゲート構造のトランジスタによって各メモリセルが構成される。このような２重ゲート構造のトランジスタの場合、フローティングゲートのドレイン側で発生したホットエレクトロンをソース側へ加速し、ゲート絶縁膜を通過させてフローティングゲートに注入することにより情報の書き込みが行われ、注入されたホットエレクトロンをフローティングゲートから抜き取ることによって消去が行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、情報の読み出しが行われる。
【０００３】
特に、セクター（１２８バイト）毎の一括消去及び書き込みが可能な不揮発性メモリは、フラッシュメモリと呼ばれる。
このような不揮発性メモリをマイコンのプログラムメモリあるいはデータメモリとして内蔵する、いわゆるフラッシュマイコンが開発されている。図３は、フラッシュマイコンの概略ブロック図であり、マイコンのＣＰＵ部分５と不揮発性メモリ６で構成される。不揮発性メモリ６の書き込み及び読み出しを制御する制御信号＊ＣＥ、＊ＯＥ、＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分５から印加され、また、データＤＡＴＡもＣＰＵ部分５との間でやりとりされる。
【０００４】
通常の動作状態では、マイコンのプログラムによって、必要に応じて、不揮発性メモリ６の書き込みを行うが、この時、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥは、プログラムの実行によりＣＰＵ部分５によって発生され、同様にアドレスＡＤ及び書き込むデータＤＡＴＡもＣＰＵ部分５から印加される。即ち、通常の動作状態では、不揮発性メモリ６は、ＣＰＵ部分５によって制御される。
【０００５】
また、このようなマイコンでは、不揮発性メモリ６のテストを行うために、外部から直接ＰＲＯＭライターによって書き込み及びテストができるように構成されている。即ち、マイコンをテスト状態にすると、入出力端子Ｉ／Ｏが直接不揮発性メモリ６の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアドレスＡＤとデータＤＡＴＡに接続されるようになり、外部から直接不揮発性メモリ６を制御可能になる。
【０００６】
図４は、マイコンに内蔵された不揮発性メモリの一部ブロック図である。図に於いて、発振回路１は、クロック信号ＣＬＫを発生するためのリング発振器であり、その出力はタイマーカウンター２に印加される。タイマーカウンター２は、バイナリーカウンタで構成され、所定段の出力Ａ１、Ａ２及びＡ３が制御回路３に印加される。電源検出回路４は、電源電圧の投入又は低下を検出し書き込み禁止信号ＳＴＯＰＷを制御回路３に印加する。制御回路３は、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥの信号と、タイマーカウンタ２の出力Ａ１、Ａ２及びＡ３と、書き込み禁止信号ＳＴＯＰＷとに基づき、不揮発性メモリセルの内部書き込み信号ＷＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、リコールモード信号ＲＥＣＡＬＬを発生する。
【０００７】
図４に示された回路に於いて、電源投入後、テスト装置によって、セクター単位の書き込みを行う場合の制御回路３の動作について、図５のタイミング図を参照して説明する。
まず、セクター単位の書き込みを行うために、マイコンに電源を印加するとともに図示しないマイコンの端子にテスト信号を与えることによってテストモードにする。これにより、制御信号＊ＯＥ、＊ＣＥ、＊ＷＥ、アドレスＡＤ、及び、データＤＡＴＡは、マイコンの外部端子から印加可能となる。そこで、制御信号＊ＯＥを「Ｈ」レベルとした状態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」レベルにする。電源が印加されたとき電源検出回路４は、その電源電圧の立ち上がりを検出して、書き込み禁止信号ＳＴＯＰＷに電源の立ち上がりと同期した「Ｈ」レベルのパルスを出力する。制御回路３は、外部からの制御信号＊ＣＥ及び＊ＷＥの立ち下がりにより、制御回路３内部のフラグ（フリップフロップで構成されるが図示せず）がセットされ、通常は内部書き込み信号ＷＲＴを「Ｈ」レベルにするのであるが、この書き込み禁止信号ＳＴＯＰＷにより、フラグがリセット状態に保持され、内部書き込み信号ＷＲＴの「Ｈ」レベル出力が禁止される。同時に、制御回路３は、タイマーカウンタ２をリセットする。タイマーカウンタ２は、リセット後、発振回路１のクロックＣＬＫのカウントを開始し、一定時間後、例えば、１．６ｍｓｅｃ後に分周出力Ａ１を発生する。この分周出力Ａ１により、制御回路３のフラグがセットされ、内部書き込み信号ＷＲＴが「Ｈ」レベルになって、書き込み禁止が解除される。従って、電源投入から内部書き込み信号ＷＲＴが「Ｈ」レベルになるまでの期間が書き込み禁止期間となる。
内部書き込み信号ＷＲＴが「Ｈ」レベルになると、不揮発性メモリは、書き込み可能状態になる。その後、制御信号＊ＣＥ及び＊ＷＥをクロッキングすることにより、印加されたアドレスで指定される不揮発性メモリのバッファ（図示せず）に１セクタ（１２８バイト）分のデータが書き込まれる。制御信号＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づき、制御回路３は、リコールモード信号ＲＥＣＡＬＬを「Ｈ」レベルとする。このリコールモードは、既に不揮発性メモリの中に記憶されている１セクタ分の情報を読み出し、バッファに書き込まれたデータに対して書き換える必要の無いデータについては、そのデータを再度書き込むためにバッファに保持するためのモードである。
リコールモードが終了し、信号ＲＥＣＡＬＬが「Ｌ」レベルとなると、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｈ」レベルとし、不揮発性メモリの１セクタ分の消去動作を開始させる。一方、消去モード信号「Ｈ」の発生と同期して、制御回路３は、タイマーカウンタ２をリセットする。不揮発性メモリの消去動作は、フローティングゲートに注入された電荷をコントロールゲートに引き抜く動作であり、１セクタのメモリセルの消去が一括で行われるが、個々のメモリセルのばらつきにより、その消去時間にもばらつきがある。従って、すべてのメモリセルの消去が完了するのに十分な時間をタイマーカウンタ２で設定している。例えば、リセットされてから１．６ｍｓｅｃ後に分周出力Ａ２が発生すると、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｌ」レベルにする。これにより、消去動作が終了する。
この消去モード信号ＥＲＡＳＥの終了を受けて、制御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを「Ｈ」レベルにし、消去されたセクタの書き込み動作を開始させる。また、書き込みの開始と同期してタイマーカウンタ２のリセットを行う。この書き込み動作は、バッファに保持された１２８バイトのデータを一括で書き込むのであるが、メモリセルの書き込み特性にばらつきがあるため、書き込み終了までに十分な時間を要する。そのために、書き込み時間は、例えば、３．２ｍｓｅｃに設定され、タイマーカウンタ２のリセットから３．２ｍｓｅｃ後に出力される分周出力Ａ３により、制御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを「Ｌ」レベルにし、書き込み動作を終了させる。これにより、セクター単位の書き込みが終了する。
【０００８】
【発明が解決しようとする課題】
上述した不揮発性メモリを製造して出荷する際には、テスターによって、図５に示すようなセクター単位の書き込みテストを行う。この時、不揮発性メモリ６は、内蔵される制御回路３によって内部回路の動作が制御されているため、外部のテスターには、その動作状態及び進行状況が把握できなかった。従って、全ての動作が完了した時点で、その被テストマイコンが正常かどうかの判定しかできなかった。即ち、不揮発性メモリの制御回路が正しく動作し、正しく各モード信号が出力されているか否かの判定ができないので、制御回路が不良であっても途中でのテストの中止ができずテスト時間が長くなる不都合があった。
【０００９】
【課題を解決するための手段】
本発明は、上述した点に鑑みて、創作されたものであり、書き込み及び読み出しを制御するための制御信号に基づいて内部信号を発生し、該内部信号に従って動作する不揮発性メモリを内蔵するマイクロコンピュータに於いて、前記不揮発性メモリのテストを行うテストモード状態で、テスト用の信号の入力又は出力を入出力端子から可能とするゲート回路を備え、テスト時に前記制御信号を前記入出力端子から供給するとともに前記内部信号を前記入出力端子から取り出し可能としたことを特徴とする。
【００１０】
更に、前記不揮発性メモリは、内部発振回路と、該内部発振回路の出力を計数するカウンタと、該カウンタの分周出力と前記書き込み及び読み出しを制御するための制御信号に基づいて内部の書き込み及び読み出しを制御する内部制御信号を発生する制御回路を備え、テストモード時に前記制御回路からの内部制御信号が前記入出力端子から出力されることを特徴とするものである。
【００１１】
これにより、不揮発性メモリ内蔵のマイクロコンピュータのテスト時間が短縮できるものである。
【００１２】
【発明の実施の形態】
図１は、本発明の実施形態を示すマイコンの概略ブロック図であり、ＣＰＵ部分７及び不揮発性メモリ８で構成される。不揮発性メモリ８は、図４の構成と同一であり、制御回路３から出力される内部書き込み信号ＷＲＴ、リコール信号ＲＥＣＡＬＬ、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、及び、電源検出回路４の出力信号ＳＴＯＰＷがＣＰＵ部分７に印加される。
【００１３】
ＣＰＵ部分７は、通常の動作状態では、マイコンのプログラムによって、必要に応じて、不揮発性メモリ８の書き込みを行うが、この時、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥは、プログラムの実行によりＣＰＵ部分７によって発生され、同様にアドレスＡＤ及び書き込むデータＤＡＴＡもＣＰＵ部分７から印加される。
一方、ＣＰＵ部分７は、不揮発性メモリ６のテストを行うために、外部から直接ＰＲＯＭライターによって書き込み及びテストができるように構成されている。即ち、マイコンをテスト状態にすると、入出力端子Ｉ／Ｏが直接不揮発性メモリ６の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアドレスＡＤとデータＤＡＴＡに接続されるようになり、外部から直接不揮発性メモリ６を制御可能になると同時に、不揮発性メモリ８の内部書き込み信号ＷＲＴ、リコール信号ＲＥＣＡＬＬ、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、及び、電源検出回路４の出力信号ＳＴＯＰＷが入出力端子Ｉ／Ｏから出力される。
【００１４】
図２は、ＣＰＵ部分７の入出力回路の一部ブロック図である。データバスＤＡＴＡＢＵＳに入力Ｌが接続されたラッチ回路９は、出力命令の実行によって発生するラッチクロックφＯＵＴによって、データバスＤＡＴＡＢＵＳに転送されたデータをラッチして入出力端子Ｉ／Ｏに出力する出力レジスタを構成する。また、入力Ｌが入出力端子Ｉ／Ｏに接続され、出力ＱがデータバスＤＡＴＡＢＵＳに接続されたラッチ回路１０は、入力命令の実行によって発生するラッチクロックφＩＮによって、入出力端子Ｉ／Ｏに印加されたデータをラッチしてデータバスＤＡＴＡＢＵＳに出力する入力レジスタを構成する。
【００１５】
また、ラッチ回路９の出力Ｑと入出力端子Ｉ／Ｏの間には、テストモード信号＊ＴＥＳＴと出力イネーブル信号ＯＵＴＥＮＡの論理積信号によって制御されるクロックドバッファ１１が設けられる。更に、１つの入出力端子Ｉ／Ｏにその入力が接続されたクロックドバッファ１２が設けられ、その出力は不揮発性メモリ８の制御信号＊ＷＥとして出力され、一方の入出力端子Ｉ／Ｏには、その出力が接続されたクロックドバッファ１３が設けられ、その入力には不揮発性メモリ８の内部書き込み信号ＷＲＴが印加される。
【００１６】
通常の動作状態では、テストモード信号ＴＥＳＴは「Ｌ」レベル、＊ＴＥＳＴは「Ｈ」レベルであるため、クロックドバッファ１２、１３は、非動作状態にあり、不揮発性メモリ８と入出力端子Ｉ／Ｏは分離される。一方、出力命令が実行された時には、出力イネーブル信号ＯＵＴＥＮＡが「Ｈ」レベルになるため、クロックドバッファ１１は、動作状態になり、ラッチ回路９にラッチされたデータがクロックドバッファ１１を介して入出力端子Ｉ／Ｏに出力される。また、入力命令が実行されると、出力イネーブル信号ＯＵＴＥＮＡは、「Ｌ」レベルとなるため、クロックドバッファ１１は、非動作状態になり、入出力端子Ｉ／Ｏに印加されたデータがラッチ回路１０に取り込まれる。
【００１７】
不揮発性メモリ８のテストを行う場合には、図示しないテスト用の端子にテスト信号を印加して、マイコンをテストモード状態にする。これにより、テストモード信号ＴＥＳＴが「Ｈ」レベル、＊ＴＥＳＴが「Ｌ」レベルとなるため、クロックドバッファ１１は、非動作状態となる。一方、クロックバッファ１２及び１３は、動作状態となる。この状態で、入出力端子Ｉ／Ｏに制御信号＊ＷＥを印加すると、クロックドバッファ１２を介して制御信号＊ＷＥが不揮発性メモリ８に印加される。また、不揮発性メモリ８の内部書き込み信号ＷＲＴは、クロックドバッファ１３を介して入出力端子Ｉ／Ｏから出力される。
【００１８】
同様に、制御信号＊ＯＥ、＊ＣＥ、及び、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、リコールモード信号ＲＥＣＡＬＬ、電源検出回路４の検出信号ＳＴＯＰＷも図２の回路と同一の回路によって、入出力端子Ｉ／Ｏと直接接続されることになる。従って、テストモードにおいては、マイコン外部の入出力端子Ｉ／Ｏを使用して直接に不揮発性メモリのテストを行うことができるものである。
【００１９】
【発明の効果】
上述の如く、本発明によれば、マイコンに内蔵される不揮発性メモリのテスト時には外部から印加する制御信号で制御でき、また、不揮発性メモリの内部信号もマイコンの入出力端子から取り出すことができるため、テスタにおいて直接不揮発性メモリの状態が把握できる。従って、不揮発性メモリの制御回路の不良もテストの終了を待たずして発見できるので、テスト時間が短縮できる利点を有する。更に、マイコンの入出力端子を兼用しているので特に端子を増設する必要もない。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】図１に示されたブロックの一部を示す回路図である。
【図３】従来例を示すブロック図である。
【図４】マイコンに内蔵された不揮発性メモリの一部ブロック図である。
【図５】不揮発性メモリのセクタ単位の書き込みを示すタイミング図である。
【符号の説明】
１ 発振回路
２ タイマーカウンタ
３ 制御回路
４ 電源検出回路
５、７ ＣＰＵ
６、８ 不揮発性メモリ
９、１０ ラッチ回路
１１、１２、１３ クロックドバッファ
【発明が属する技術分野】
本発明は、フラッシュメモリ等の不揮発性メモリを内蔵したマイクロコンピュータ（以下マイコンと称す）に関し、特に、メモリのテストを効率的に行うための機能を付加したマイコンに関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ（EEPROM:Electricaly Erasable Programmable ROM）においては、フローティングゲートとコントロールゲートを有する２重ゲート構造のトランジスタによって各メモリセルが構成される。このような２重ゲート構造のトランジスタの場合、フローティングゲートのドレイン側で発生したホットエレクトロンをソース側へ加速し、ゲート絶縁膜を通過させてフローティングゲートに注入することにより情報の書き込みが行われ、注入されたホットエレクトロンをフローティングゲートから抜き取ることによって消去が行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、情報の読み出しが行われる。
【０００３】
特に、セクター（１２８バイト）毎の一括消去及び書き込みが可能な不揮発性メモリは、フラッシュメモリと呼ばれる。
このような不揮発性メモリをマイコンのプログラムメモリあるいはデータメモリとして内蔵する、いわゆるフラッシュマイコンが開発されている。図３は、フラッシュマイコンの概略ブロック図であり、マイコンのＣＰＵ部分５と不揮発性メモリ６で構成される。不揮発性メモリ６の書き込み及び読み出しを制御する制御信号＊ＣＥ、＊ＯＥ、＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分５から印加され、また、データＤＡＴＡもＣＰＵ部分５との間でやりとりされる。
【０００４】
通常の動作状態では、マイコンのプログラムによって、必要に応じて、不揮発性メモリ６の書き込みを行うが、この時、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥは、プログラムの実行によりＣＰＵ部分５によって発生され、同様にアドレスＡＤ及び書き込むデータＤＡＴＡもＣＰＵ部分５から印加される。即ち、通常の動作状態では、不揮発性メモリ６は、ＣＰＵ部分５によって制御される。
【０００５】
また、このようなマイコンでは、不揮発性メモリ６のテストを行うために、外部から直接ＰＲＯＭライターによって書き込み及びテストができるように構成されている。即ち、マイコンをテスト状態にすると、入出力端子Ｉ／Ｏが直接不揮発性メモリ６の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアドレスＡＤとデータＤＡＴＡに接続されるようになり、外部から直接不揮発性メモリ６を制御可能になる。
【０００６】
図４は、マイコンに内蔵された不揮発性メモリの一部ブロック図である。図に於いて、発振回路１は、クロック信号ＣＬＫを発生するためのリング発振器であり、その出力はタイマーカウンター２に印加される。タイマーカウンター２は、バイナリーカウンタで構成され、所定段の出力Ａ１、Ａ２及びＡ３が制御回路３に印加される。電源検出回路４は、電源電圧の投入又は低下を検出し書き込み禁止信号ＳＴＯＰＷを制御回路３に印加する。制御回路３は、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥの信号と、タイマーカウンタ２の出力Ａ１、Ａ２及びＡ３と、書き込み禁止信号ＳＴＯＰＷとに基づき、不揮発性メモリセルの内部書き込み信号ＷＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、リコールモード信号ＲＥＣＡＬＬを発生する。
【０００７】
図４に示された回路に於いて、電源投入後、テスト装置によって、セクター単位の書き込みを行う場合の制御回路３の動作について、図５のタイミング図を参照して説明する。
まず、セクター単位の書き込みを行うために、マイコンに電源を印加するとともに図示しないマイコンの端子にテスト信号を与えることによってテストモードにする。これにより、制御信号＊ＯＥ、＊ＣＥ、＊ＷＥ、アドレスＡＤ、及び、データＤＡＴＡは、マイコンの外部端子から印加可能となる。そこで、制御信号＊ＯＥを「Ｈ」レベルとした状態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」レベルにする。電源が印加されたとき電源検出回路４は、その電源電圧の立ち上がりを検出して、書き込み禁止信号ＳＴＯＰＷに電源の立ち上がりと同期した「Ｈ」レベルのパルスを出力する。制御回路３は、外部からの制御信号＊ＣＥ及び＊ＷＥの立ち下がりにより、制御回路３内部のフラグ（フリップフロップで構成されるが図示せず）がセットされ、通常は内部書き込み信号ＷＲＴを「Ｈ」レベルにするのであるが、この書き込み禁止信号ＳＴＯＰＷにより、フラグがリセット状態に保持され、内部書き込み信号ＷＲＴの「Ｈ」レベル出力が禁止される。同時に、制御回路３は、タイマーカウンタ２をリセットする。タイマーカウンタ２は、リセット後、発振回路１のクロックＣＬＫのカウントを開始し、一定時間後、例えば、１．６ｍｓｅｃ後に分周出力Ａ１を発生する。この分周出力Ａ１により、制御回路３のフラグがセットされ、内部書き込み信号ＷＲＴが「Ｈ」レベルになって、書き込み禁止が解除される。従って、電源投入から内部書き込み信号ＷＲＴが「Ｈ」レベルになるまでの期間が書き込み禁止期間となる。
内部書き込み信号ＷＲＴが「Ｈ」レベルになると、不揮発性メモリは、書き込み可能状態になる。その後、制御信号＊ＣＥ及び＊ＷＥをクロッキングすることにより、印加されたアドレスで指定される不揮発性メモリのバッファ（図示せず）に１セクタ（１２８バイト）分のデータが書き込まれる。制御信号＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づき、制御回路３は、リコールモード信号ＲＥＣＡＬＬを「Ｈ」レベルとする。このリコールモードは、既に不揮発性メモリの中に記憶されている１セクタ分の情報を読み出し、バッファに書き込まれたデータに対して書き換える必要の無いデータについては、そのデータを再度書き込むためにバッファに保持するためのモードである。
リコールモードが終了し、信号ＲＥＣＡＬＬが「Ｌ」レベルとなると、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｈ」レベルとし、不揮発性メモリの１セクタ分の消去動作を開始させる。一方、消去モード信号「Ｈ」の発生と同期して、制御回路３は、タイマーカウンタ２をリセットする。不揮発性メモリの消去動作は、フローティングゲートに注入された電荷をコントロールゲートに引き抜く動作であり、１セクタのメモリセルの消去が一括で行われるが、個々のメモリセルのばらつきにより、その消去時間にもばらつきがある。従って、すべてのメモリセルの消去が完了するのに十分な時間をタイマーカウンタ２で設定している。例えば、リセットされてから１．６ｍｓｅｃ後に分周出力Ａ２が発生すると、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｌ」レベルにする。これにより、消去動作が終了する。
この消去モード信号ＥＲＡＳＥの終了を受けて、制御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを「Ｈ」レベルにし、消去されたセクタの書き込み動作を開始させる。また、書き込みの開始と同期してタイマーカウンタ２のリセットを行う。この書き込み動作は、バッファに保持された１２８バイトのデータを一括で書き込むのであるが、メモリセルの書き込み特性にばらつきがあるため、書き込み終了までに十分な時間を要する。そのために、書き込み時間は、例えば、３．２ｍｓｅｃに設定され、タイマーカウンタ２のリセットから３．２ｍｓｅｃ後に出力される分周出力Ａ３により、制御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを「Ｌ」レベルにし、書き込み動作を終了させる。これにより、セクター単位の書き込みが終了する。
【０００８】
【発明が解決しようとする課題】
上述した不揮発性メモリを製造して出荷する際には、テスターによって、図５に示すようなセクター単位の書き込みテストを行う。この時、不揮発性メモリ６は、内蔵される制御回路３によって内部回路の動作が制御されているため、外部のテスターには、その動作状態及び進行状況が把握できなかった。従って、全ての動作が完了した時点で、その被テストマイコンが正常かどうかの判定しかできなかった。即ち、不揮発性メモリの制御回路が正しく動作し、正しく各モード信号が出力されているか否かの判定ができないので、制御回路が不良であっても途中でのテストの中止ができずテスト時間が長くなる不都合があった。
【０００９】
【課題を解決するための手段】
本発明は、上述した点に鑑みて、創作されたものであり、書き込み及び読み出しを制御するための制御信号に基づいて内部信号を発生し、該内部信号に従って動作する不揮発性メモリを内蔵するマイクロコンピュータに於いて、前記不揮発性メモリのテストを行うテストモード状態で、テスト用の信号の入力又は出力を入出力端子から可能とするゲート回路を備え、テスト時に前記制御信号を前記入出力端子から供給するとともに前記内部信号を前記入出力端子から取り出し可能としたことを特徴とする。
【００１０】
更に、前記不揮発性メモリは、内部発振回路と、該内部発振回路の出力を計数するカウンタと、該カウンタの分周出力と前記書き込み及び読み出しを制御するための制御信号に基づいて内部の書き込み及び読み出しを制御する内部制御信号を発生する制御回路を備え、テストモード時に前記制御回路からの内部制御信号が前記入出力端子から出力されることを特徴とするものである。
【００１１】
これにより、不揮発性メモリ内蔵のマイクロコンピュータのテスト時間が短縮できるものである。
【００１２】
【発明の実施の形態】
図１は、本発明の実施形態を示すマイコンの概略ブロック図であり、ＣＰＵ部分７及び不揮発性メモリ８で構成される。不揮発性メモリ８は、図４の構成と同一であり、制御回路３から出力される内部書き込み信号ＷＲＴ、リコール信号ＲＥＣＡＬＬ、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、及び、電源検出回路４の出力信号ＳＴＯＰＷがＣＰＵ部分７に印加される。
【００１３】
ＣＰＵ部分７は、通常の動作状態では、マイコンのプログラムによって、必要に応じて、不揮発性メモリ８の書き込みを行うが、この時、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥは、プログラムの実行によりＣＰＵ部分７によって発生され、同様にアドレスＡＤ及び書き込むデータＤＡＴＡもＣＰＵ部分７から印加される。
一方、ＣＰＵ部分７は、不揮発性メモリ６のテストを行うために、外部から直接ＰＲＯＭライターによって書き込み及びテストができるように構成されている。即ち、マイコンをテスト状態にすると、入出力端子Ｉ／Ｏが直接不揮発性メモリ６の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアドレスＡＤとデータＤＡＴＡに接続されるようになり、外部から直接不揮発性メモリ６を制御可能になると同時に、不揮発性メモリ８の内部書き込み信号ＷＲＴ、リコール信号ＲＥＣＡＬＬ、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、及び、電源検出回路４の出力信号ＳＴＯＰＷが入出力端子Ｉ／Ｏから出力される。
【００１４】
図２は、ＣＰＵ部分７の入出力回路の一部ブロック図である。データバスＤＡＴＡＢＵＳに入力Ｌが接続されたラッチ回路９は、出力命令の実行によって発生するラッチクロックφＯＵＴによって、データバスＤＡＴＡＢＵＳに転送されたデータをラッチして入出力端子Ｉ／Ｏに出力する出力レジスタを構成する。また、入力Ｌが入出力端子Ｉ／Ｏに接続され、出力ＱがデータバスＤＡＴＡＢＵＳに接続されたラッチ回路１０は、入力命令の実行によって発生するラッチクロックφＩＮによって、入出力端子Ｉ／Ｏに印加されたデータをラッチしてデータバスＤＡＴＡＢＵＳに出力する入力レジスタを構成する。
【００１５】
また、ラッチ回路９の出力Ｑと入出力端子Ｉ／Ｏの間には、テストモード信号＊ＴＥＳＴと出力イネーブル信号ＯＵＴＥＮＡの論理積信号によって制御されるクロックドバッファ１１が設けられる。更に、１つの入出力端子Ｉ／Ｏにその入力が接続されたクロックドバッファ１２が設けられ、その出力は不揮発性メモリ８の制御信号＊ＷＥとして出力され、一方の入出力端子Ｉ／Ｏには、その出力が接続されたクロックドバッファ１３が設けられ、その入力には不揮発性メモリ８の内部書き込み信号ＷＲＴが印加される。
【００１６】
通常の動作状態では、テストモード信号ＴＥＳＴは「Ｌ」レベル、＊ＴＥＳＴは「Ｈ」レベルであるため、クロックドバッファ１２、１３は、非動作状態にあり、不揮発性メモリ８と入出力端子Ｉ／Ｏは分離される。一方、出力命令が実行された時には、出力イネーブル信号ＯＵＴＥＮＡが「Ｈ」レベルになるため、クロックドバッファ１１は、動作状態になり、ラッチ回路９にラッチされたデータがクロックドバッファ１１を介して入出力端子Ｉ／Ｏに出力される。また、入力命令が実行されると、出力イネーブル信号ＯＵＴＥＮＡは、「Ｌ」レベルとなるため、クロックドバッファ１１は、非動作状態になり、入出力端子Ｉ／Ｏに印加されたデータがラッチ回路１０に取り込まれる。
【００１７】
不揮発性メモリ８のテストを行う場合には、図示しないテスト用の端子にテスト信号を印加して、マイコンをテストモード状態にする。これにより、テストモード信号ＴＥＳＴが「Ｈ」レベル、＊ＴＥＳＴが「Ｌ」レベルとなるため、クロックドバッファ１１は、非動作状態となる。一方、クロックバッファ１２及び１３は、動作状態となる。この状態で、入出力端子Ｉ／Ｏに制御信号＊ＷＥを印加すると、クロックドバッファ１２を介して制御信号＊ＷＥが不揮発性メモリ８に印加される。また、不揮発性メモリ８の内部書き込み信号ＷＲＴは、クロックドバッファ１３を介して入出力端子Ｉ／Ｏから出力される。
【００１８】
同様に、制御信号＊ＯＥ、＊ＣＥ、及び、消去モード信号ＥＲＡＳＥ、書き込みモード信号ＰＲＯＧ、リコールモード信号ＲＥＣＡＬＬ、電源検出回路４の検出信号ＳＴＯＰＷも図２の回路と同一の回路によって、入出力端子Ｉ／Ｏと直接接続されることになる。従って、テストモードにおいては、マイコン外部の入出力端子Ｉ／Ｏを使用して直接に不揮発性メモリのテストを行うことができるものである。
【００１９】
【発明の効果】
上述の如く、本発明によれば、マイコンに内蔵される不揮発性メモリのテスト時には外部から印加する制御信号で制御でき、また、不揮発性メモリの内部信号もマイコンの入出力端子から取り出すことができるため、テスタにおいて直接不揮発性メモリの状態が把握できる。従って、不揮発性メモリの制御回路の不良もテストの終了を待たずして発見できるので、テスト時間が短縮できる利点を有する。更に、マイコンの入出力端子を兼用しているので特に端子を増設する必要もない。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】図１に示されたブロックの一部を示す回路図である。
【図３】従来例を示すブロック図である。
【図４】マイコンに内蔵された不揮発性メモリの一部ブロック図である。
【図５】不揮発性メモリのセクタ単位の書き込みを示すタイミング図である。
【符号の説明】
１ 発振回路
２ タイマーカウンタ
３ 制御回路
４ 電源検出回路
５、７ ＣＰＵ
６、８ 不揮発性メモリ
９、１０ ラッチ回路
１１、１２、１３ クロックドバッファ
Claims (3)
- 不揮発性メモリを備え、前記不揮発性メモリは、前記不揮発性メモリの書き込み及び読み出しを制御するための制御信号に基づいて前記不揮発性メモリの状態を表す内部信号を発生する制御手段を含み前記内部信号に従って動作するマイクロコンピュータにおいて、
前記不揮発性メモリのテストを行うテストモード状態で、前記制御信号と前記内部信号の入力又は出力を前記マイクロコンピュータの入出力端子から可能とするゲート回路を備え、
前記ゲート回路は、前記不揮発性メモリの書き込み及び読み出しを制御するための前記制御信号を前記入出力端子から供給するとともに、前記不揮発性メモリの状態を表す前記内部信号を前記入出力端子から取り出し可能としたことを特徴とするマイクロコンピュータ。 - 不揮発性メモリを備え、前記不揮発性メモリは、前記不揮発性メモリの書き込み及び読み出しを制御するための制御信号に基づいて前記不揮発性メモリの状態を表す内部信号を発生する制御手段を含み前記内部信号に従って動作するマイクロコンピュータにおいて、
前記不揮発性メモリのテストを行うテストモード状態で、前記制御信号の入力を前記マイクロコンピュータの第１入出力端子から可能とする第１ゲート回路と、
前記不揮発性メモリのテストを行うテストモード状態で、前記内部信号の出力を前記マイクロコンピュータの第２入出力端子から可能とする第２ゲート回路と、を備え、
前記第１ゲート回路は、前記不揮発性メモリの書き込み及び読み出しを制御するための前記制御信号を前記第１入出力端子から供給するとともに、前記第２ゲート回路は、前記不揮発性メモリの状態を表す前記内部信号を前記第２入出力端子から取り出し可能としたことを特徴とするマイクロコンピュータ。 - 前記制御手段は、内部発振回路と、該内部発振回路の出力を計数するカウンタと、該カウンタの分周出力と前記不揮発性メモリの書き込み及び読み出しを制御するための前記制御信号に基づいて前記不揮発性メモリの状態を表す前記内部信号を発生する制御回路とを備え、テストモード時に前記制御回路からの前記内部信号が前記入出力端子から出力されることを特徴とする請求項１記載のマイクロコンピュータ。
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| JP07878298A JP3710931B2 (ja) | 1998-03-26 | 1998-03-26 | マイクロコンピュータ |
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| JP07878298A JP3710931B2 (ja) | 1998-03-26 | 1998-03-26 | マイクロコンピュータ |
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| JPH11272643A JPH11272643A (ja) | 1999-10-08 |
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