JPH0963286A - データ書換回路 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性メモリに対する不必要な消去動作を
なくして寿命を延ばす。 【構成】 ラッチ回路２１が更新データＤｉｎをラッチ
し、読み出し回路２３が保持データＳＭを不揮発性メモ
リアレイＭから読み出してラッチする。比較回路２２は
データＳ２１とデータＳ２３とをを比較し、その比較結
果が一致した場合は一致信号Ｓ２２に活性を示し、一致
しない場合は一致信号Ｓ２２に非活性を示す。一致信号
Ｓ２２が非活性の場合、消去回路２４は不揮発性メモリ
アレイＭ中の指定されたアドレスのデータの消去を行
う。一致信号Ｓ２２が活性を示した場合、消去回路２４
は消去動作を行わない。一致信号Ｓ２２が非活性を示し
た場合、消去回路２４が消去動作を行った後、書き込み
回路２６は、不揮発性メモリアレイＭ中の指定されたア
ドレスにデータの書き込みを行う。一致信号Ｓ２２が活
性を示した場合、書き込み回路２５は書き込み動作を行
わない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの記憶装置、特
にEEPROM(Electrically Erasable Programmable ROM)等
の不揮発性メモリに対するデータの書換回路に関するも
のである。

【０００２】

【従来の技術】EEPROM等の不揮発性メモリのデータの書
き換え動作を行う場合、従来のデータ書換回路では、不
揮発性メモリの書き込みを行いたいアドレスに既に書き
込まれている保持データの内容にかかわらず、先ず該保
持データの消去動作を行い、次に書き込み動作を行う。
つまり、保持データと書き換えを行いたい更新データと
が同一の場合でも書き込み動作が行われる。

【０００３】

【発明が解決しようとする課題】従来のデータ書換回路
では、次のような課題があった。図２は、不揮発性メモ
リの一つである一般的なEEPROMの構造を示す概略の断面
図である。このEEPROMは、基板１中に形成されたソース
領域２及びドレイン領域３の間の上部に、下から順にト
ンネル絶縁膜４、浮遊ゲート(FG)５、ゲート間絶縁膜
６、及び制御ゲート(CG)７を積層した積層ゲートMOSFET
構造になっている。ソース領域２にはソース電極１１、
ドレイン領域３にはドレイン電極１２、及び制御ゲート
７には制御ゲート電極１３がそれぞれ接続されている。
このEEPROMでは、浮遊ゲート５中の電子（エレクトロ
ン）の量により、制御ゲート７から見た閾値が変化する
ことを利用してデータの書き込み及び消去を行うように
なっている。次に、図２の動作（１）〜（２）を説明す
る。

【０００４】（１） 書き込み動作 例えば、ソース電極１１に０Ｖ、ドレイン電極１２に＋
６Ｖ、及び制御ゲート電極１３に＋１２Ｖをそれぞれ印
加する。そして、ソース領域２からドレイン領域３へ電
流を流して、ホットエレクトロンをトンネル絶縁膜４を
介して浮遊ゲート５へ注入することにより、データの書
き込みを行う。 （２） 消去動作 例えば、ソース電極１１に＋５Ｖ、及び制御ゲート電極
１３に−９Ｖを印加し、浮遊ゲート５からトンネル絶縁
膜４を介してソース領域２ヘエレクトロンを引抜くこと
により、データの消去を行う。以上の動作をデータ書換
回路が行っていた。つまり、保持データと更新データと
が同一の場合でも消去及び書き込み動作が行われるとい
う無駄な書き換え動作がある。そのため、書き換え可能
な回数が減少するという問題があった。

【０００５】例えば、図２のEEPROMでは、書き込み及び
消去時に、エレクトロンをトンネル絶縁膜４中を透過さ
せることで行うことから、該トンネル絶縁膜４中にエレ
クトロンやホールが捕獲され、書き込み効率や消去効率
が低下するという信頼性上の問題がある。そのため、書
き込み後の閾値が低下し、或いは消去後の閾値が上昇
し、この両方の閾値の差である閾値ウインドウが狭くな
る。閾値ウインドウが狭まると、高レベル（以下、
“Ｈ”という）及び低レベル（以下、“Ｌ”という）の
判定ができず、メモリ動作が不可能になってしまうこと
がある。つまり、EEPROM等の不揮発性メモリには、物理
的に書き換え回数に制限があり、或る程度の書き換え回
数を越えると、書き換えができなくなるという問題があ
る。一般的なEEPROMでは、１万回〜１０万回程度が書き
換え回数の限界である。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基板中に形成されたソース領域とド
レイン領域間上に、絶縁膜を介して浮遊ゲートが設けら
れた不揮発性メモリセルに対してデータの書き込み動作
及び消去動作を行うデータ書換回路において、次のよう
な回路を備えている。即ち、前記不揮発性メモリセルに
保持されている保持データに対して書き換えるための更
新データをラッチする第１のラッチ回路と、前記保持デ
ータを読み出してラッチする第２のラッチ回路と、前記
第１のラッチ回路にラッチされたデータと前記第２のラ
ッチ回路にラッチされたデータとの一致／不一致を検出
し、該検出結果が一致のとき一致信号に活性を示し、不
一致のとき該一致信号に非活性を示す比較回路と、前記
比較回路が前記一致信号に非活性を示したとき、前記浮
遊ゲートから前記絶縁膜を介して前記ソース領域ヘエレ
クトロンを引抜くことにより前記不揮発性メモリセルに
対してデータの消去動作を行い、前記比較回路が前記一
致信号に活性を示したとき、該消去動作を行わない消去
回路と、前記比較回路が前記一致信号に非活性を示した
とき、前記消去回路が前記データの消去を行った後にホ
ットエレクトロンを前記絶縁膜を介して前記浮遊ゲート
へ注入することにより前記不揮発性メモリセルに対して
データの書き込み動作を行い、前記比較回路が前記一致
信号に活性を示したとき、該書き込み動作を行わない書
き込み回路とを、備えている。

【０００７】第２の発明では、基板中に形成されたソー
ス領域とドレイン領域間上に、絶縁膜を介して浮遊ゲー
トが設けられた不揮発性メモリに対してデータの書き込
み動作及び消去動作を行うデータ書換回路において、次
のような回路を備えている。即ち、前記不揮発性メモリ
セルに保持されている保持データに対して書き換えるた
めの更新データをラッチする第１のラッチ回路と、前記
保持データを読み出してラッチする第２のラッチ回路
と、前記第１のラッチ回路にラッチされたデータと前記
第２のラッチ回路にラッチされたデータとの一致／不一
致を検出し、該検出結果が一致のとき一致信号に活性を
示し、不一致のとき該一致信号に非活性を示す比較回路
と、前記比較回路が前記一致信号に非活性を示したと
き、前記浮遊ゲートから前記絶縁膜を介して前記ソース
領域ヘエレクトロンを引抜くことにより前記不揮発性メ
モリセルに対してデータの消去動作を行い、前記比較回
路が前記一致信号に活性を示したとき、該消去動作を行
わない消去回路と、前記比較回路が前記第１のラッチ回
路にラッチされたデータと前記第２のラッチ回路にラッ
チされたデータとの一致／不一致を検出した後、該検出
結果にかかわらずホットエレクトロンを前記絶縁膜を介
して前記浮遊ゲートへ注入することにより前記不揮発性
メモリセルに対してデータの書き込み動作を行う書き込
み回路とを、備えている。

【０００８】第３の発明では、基板中に形成されたソー
ス領域とドレイン領域間上に、絶縁膜を介して浮遊ゲー
トが設けられた不揮発性メモリセルに対してデータの書
き込み動作及び消去動作を行うデータ書換回路におい
て、次のような回路を備えている。即ち、前記不揮発性
メモリセルに保持されている保持データを読み出してラ
ッチするラッチ回路と、“Ｈ”又は“Ｌ”と前記第２の
ラッチ回路にラッチされたデータの論理レベルとの一致
／不一致を検出し、該検出結果が一致のとき一致信号に
活性を示し、不一致のとき該一致信号に非活性を示すデ
ータ検出回路と、前記データ検出回路が前記一致信号に
非活性を示したとき、前記浮遊ゲートから前記絶縁膜を
介して前記ソース領域ヘエレクトロンを引抜くことによ
り前記不揮発性メモリセルに対してデータの消去動作を
行い、前記データ検出回路が前記一致信号に活性を示し
たとき、該消去動作を行わない消去回路と、前記データ
検出回路が前記一致信号に非活性を示したとき、前記消
去回路が前記データの消去を行った後にホットエレクト
ロンを前記絶縁膜を介して前記浮遊ゲートへ注入するこ
とにより前記不揮発性メモリセルに対してデータの書き
込み動作を行い、前記データ検出回路が前記一致信号に
活性を示したとき、該書き込み動作を行わない書き込み
回路とを、備えている。

【０００９】第４の発明では、基板中に形成されたソー
ス領域とドレイン領域間上に、絶縁膜を介して浮遊ゲー
トが設けられた不揮発性メモリセルに対してデータの書
き込み動作及び消去動作を行うデータ書換回路におい
て、次のような回路を備えている。即ち、前記不揮発性
メモリセルに保持されている保持データを読み出してラ
ッチするラッチ回路と、“Ｈ”又は“Ｌ”と前記第２の
ラッチ回路にラッチされたデータの論理レベルとの一致
／不一致を検出し、該検出結果が一致のとき一致信号に
活性を示し、不一致のとき該一致信号に非活性を示すデ
ータ検出回路と、前記データ検出回路が前記一致信号に
非活性を示したとき、前記浮遊ゲートから前記絶縁膜を
介して前記ソース領域ヘエレクトロンを引抜くことによ
り前記不揮発性メモリセルに対してデータの消去動作を
行い、前記データ検出回路が前記一致信号に活性を示し
たとき、該消去動作を行わない消去回路と、前記データ
検出回路が“Ｈ”又は“Ｌ”と前記第２のラッチ回路に
ラッチされたデータの論理レベルとの一致／不一致を検
出した後、該検出結果にかかわらずホットエレクトロン
を前記絶縁膜を介して前記浮遊ゲートへ注入することに
より前記不揮発性メモリセルに対してデータの書き込み
動作を行う書き込み回路とを、備えている。

【００１０】

【作用】第１の発明によれば、以上のようにデータ書き
換え回路を構成したので、不揮発性メモリセルに保持さ
れている保持データに対して書き換えるための更新デー
タが第１のラッチ回路にラッチされ、前記保持データが
第２のラッチ回路にラッチされる。次に、第１のラッチ
回路にラッチされたデータと第２のラッチ回路にラッチ
されたデータとの一致／不一致が比較回路で検出され、
該検出結果が一致のとき該比較回路は一致信号に活性を
示し、不一致のとき一致信号に非活性を示す。比較回路
が一致信号に非活性を示したとき、消去回路により不揮
発性メモリセルの浮遊ゲートから絶縁膜を介してソース
領域ヘエレクトロンを引抜くことによりデータが消去さ
れる。次に、前記消去回路が前記データの消去を行った
後に書き込み回路によりホットエレクトロンを前記絶縁
膜を介して前記浮遊ゲートへ注入することにより不揮発
性メモリセルに対してデータの書き込みが行われる。一
方、比較回路が一致信号に活性を示したとき、消去及び
書き込みを行う必要がないので、データ書換回路は消去
及び書き込み動作を行わない。そのため、従来と比較し
て書き換え動作の回数が減少し、不揮発性メモリセルの
寿命が延びる。

【００１１】第２の発明によれば、第１の発明の比較回
路が一致信号に活性を示したとき、データ書換回路は消
去動作を行わないが、書き込み回路により不揮発性メモ
リセルに対してデータの書き込みが行われる。そのた
め、従来と比較して消去動作の回数が減少し、不揮発性
メモリセルの寿命が延びることに加えて該不揮発性メモ
リセルのデータがリフレッシュされる。第３の発明によ
れば、不揮発性メモリセルに保持されている保持データ
がラッチ回路にラッチされる。次に、“Ｈ”又は“Ｌ”
と前記ラッチ回路にラッチされたデータの論理レベルと
の一致／不一致がデータ検出回路で検出され、該検出結
果が一致のとき該データ検出回路は一致信号に活性を示
し、不一致のとき一致信号に非活性を示す。データ検出
回路が一致信号に非活性を示したとき、消去回路により
不揮発性メモリセルの浮遊ゲートから絶縁膜を介してソ
ース領域ヘエレクトロンを引抜くことによりデータが消
去される。次に、前記消去回路が前記データの消去を行
った後に書き込み回路によりホットエレクトロンを前記
絶縁膜を介して前記浮遊ゲートへ注入することにより不
揮発性メモリセルに対してデータの書き込みが行われ
る。一方、データ検出回路が一致信号に活性を示したと
き、消去及び書き込みを行う必要がないので、データ書
換回路は消去及び書き込み動作を行わない。そのため、
従来と比較して書き換え動作の回数が減少し、不揮発性
メモリセルの寿命が延びる。第４の発明によれば、第３
の発明のデータ検出回路が一致信号に活性を示したと
き、データ書換回路は消去動作を行わないが、書き込み
回路により不揮発性メモリセルに対してデータの書き込
みが行われる。そのため、従来と比較して消去動作の回
数が減少し、不揮発性メモリセルの寿命が延びることに
加えて該不揮発性メモリセルのデータがリフレッシュさ
れる。従って、前記課題を解決できるのである。

【００１２】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示すデータ書換回路の
構成ブロック図である。このデータ書換回路は、書き換
えを行いたいｎ（ｎ；１以上の整数）ビットの更新デー
タＤｉｎをラッチする第１のラッチ回路２１を有してい
る。ラッチ回路２１は、ｎ個の遅延フリップフロップ
（以下、Ｄ−ＦＦという）で構成され、該ｎ個のＤ−Ｆ
Ｆが共通のクロック信号に同期して更新データＤｉｎの
各々をラッチする機能を有している。ラッチ回路２１が
ラッチしたデータＳ２１は、比較回路２２の一方の入力
側に入力されるようになっている。又、不揮発性メモリ
セルアレイＭに保持されている保持データＳＭは、第２
のラッチ回路である読み出し回路２３に入力されるよう
になっている。この不揮発性メモリセルアレイＭは、セ
ンスラインの電圧が例えば図２に示すEEPROMのソース領
域に、及びビットラインの電圧がドレイン領域に伝達さ
れるようになっている。読み出し回路２３は、センスア
ンプ及びラッチ回路等で構成され、不揮発性メモリセル
アレイＭ中の書き換えを行いたいアドレスのｎビットの
保持データＳＭを読み出してラッチする機能を有してい
る。読み出し回路２３がラッチしているデータＳ２３
は、比較回路２２の他方の入力側に入力されるようにな
っている。比較回路２２は、データＳ２１とデータＳ２
３との比較を行い、一致した場合には一致信号Ｓ２２に
活性を示し、不一致の場合には一致信号Ｓ２２に非活性
を示す機能を有している。比較回路２２の出力側は、消
去回路２４及び書き込み回路２５の各入力側に接続され
ている。

【００１３】消去回路２４は、例えばチャージポンプ回
路や高電圧スイッチ回路で構成され、一致信号Ｓ２２が
非活性を示した場合、図示しないタイミングコントロー
ラの指令により、不揮発性メモリセルアレイＭのセンス
ラインに高電圧、及びビットラインに０Ｖを印加してソ
ース領域ヘエレクトロンを引抜くことにより不揮発性メ
モリセルＭに対してデータの消去動作を行う機能を有
し、一致信号Ｓ２２が活性を示した場合には、該一致信
号Ｓ２２の論理レベルに基づいて消去動作が禁止される
ようになっている。書き込み回路２５は、例えばチャー
ジポンプ回路や高電圧スイッチ回路で構成され、一致信
号Ｓ２２が非活性を示した場合、消去回路２４が消去動
作を行った後、前記タイミングコントローラの指令によ
り、不揮発性メモリセルアレイＭのセンスラインに０
Ｖ、及びビットラインに高電圧を印加してホットエレク
トロンを絶縁膜を介して浮遊ゲートへ注入することによ
り不揮発性メモリセルＭに対してデータの書き込み動作
を行う機能を有し、一致信号Ｓ２２が活性を示した場合
には、該一致信号Ｓ２２の論理レベルに基づいて書き込
み動作が禁止されるようになっている。

【００１４】図３は、図１中の比較回路の回路図であ
る。この比較回路は、ｎ個のイクスクルーシブオア回路
（以下、Ｅ−ＯＲという）２２ａ１〜２２ａｎ（ｎ；１
以上の整数）及びｎ入力ＮＯＲ回路２２ｂを備え、ラッ
チ回路２１の各出力端子が、Ｅ−ＯＲ２２ａ１〜２２ａ
ｎの各第１の入力端子にそれぞれ接続されている。読み
出し回路２３の各出力端子は、ラッチ回路２１の各出力
端子のＬＳＢからＭＳＢの順序に対応してＥ−ＯＲ２２
ａ１〜２２ａｎの各第２の入力端子にそれぞれ接続され
ている。Ｅ−ＯＲ２２ａ１〜２２ａｎの各出力端子は、
ＮＯＲ回路２２ｂの各入力端子にそれぞれ接続されてい
る。ＮＯＲ回路２２ｂの出力端子からは一致信号Ｓ２２
が出力されるようになっている。次に、図１の動作
（１）〜（３）を説明する。

【００１５】（１） データのロード動作 外部から書き換えを行いたいアドレスとそのデータ（即
ち、更新データＤｉｎ）が入力され、ラッチ回路２１が
該更新データＤｉｎをラッチする。一方、同時に、読み
出し回路２３が、指定された前記アドレスに対応する保
持データＳＭを不揮発性メモリアレイＭから読み出して
ラッチする。その後、比較回路２２は、データＳ２１と
データＳ２３とを比較し、その比較結果が一致した場合
には一致信号Ｓ２２に活性を示し、該比較結果が一致し
ない場合には一致信号Ｓ２２に非活性を示す。 （２） 消去動作 比較回路２２が一致信号Ｓ２２に非活性を示した場合、
タイミングコントローラの指令により、消去回路２４
は、不揮発性メモリセルアレイＭのセンスラインに高電
圧、及びビットラインに０Ｖを印加することにより、該
不揮発性メモリアレイＭ中の指定されたアドレスのデー
タの消去を行う。但し、比較回路２２が一致信号Ｓ２２
に活性を示した場合、消去回路２４は消去動作を行わな
い。 （３） 書き込み動作 比較回路２２が一致信号Ｓ２２に非活性を示した場合、
前記タイミングコントローラの指令により、消去回路２
４が消去動作を行った後、書き込み回路２５は、不揮発
性メモリセルＭのセンスラインに０Ｖ、及びビットライ
ンに高電圧を印加することにより、該不揮発性メモリア
レイＭ中の指定されたアドレスにデータの書き込みを行
う。但し、比較回路２２が一致信号Ｓ２２に活性を示し
た場合、書き込み回路２５は書き込み動作を行わない。
以上のように、この第１の実施例では、データ書換回路
は、データＳ２１とデータＳ２３とが一致していない場
合には消去及び書き込み動作を行うが、一致している場
合には消去及び書き込み動作を行わない。そのため、従
来と比較して書き換え動作の回数が減り、不揮発性メモ
リセルアレイＭの寿命が延びる。更に、データＳ２１と
データＳ２３とが一致している場合、消去／書き込み動
作が行われないので、その分の動作時間が短縮される。

【００１６】第２の実施例 図４は、本発明の第２の実施例を示すデータ書換回路の
構成ブロック図であり、図１中の要素と共通の要素には
共通の符号が付されている。このデータ書き換え回路で
は、図１中の書き込み回路２５が一致信号Ｓ２２で制御
されず、図示しないタイミングコントローラのみで書き
込み動作の指令が与えられるようになっている。他は図
１と同様の構成である。次に、図４の動作を説明する。
書き込み回路２５は、比較回路２２によるデータＳ２３
とデータＳ２１との一致／不一致を検出した後、該検出
結果にかかわらずタイミングコントローラの指令により
書き込み動作を行う。他は第１の実施例と同様の動作を
行う。従って、データの書き換えが行われない場合でも
不揮発性メモリセルアレイＭの保持データがリフレッシ
ュされる。以上のように、この第２の実施例では、デー
タＳ２１とデータＳ２３とが一致した場合には消去回路
２４は消去動作を行わないが、書き込み回路２５が書き
込み動作を行う。消去及び書き込み動作が行われない場
合、不揮発性メモリセルアレイＭに対する損傷は全くな
く、書き込み動作のみが行われる場合、不揮発性メモリ
セルアレイＭに対する損傷は、消去及び書き込み動作を
行う場合に比較して遥かに少ない。そのため、第１の実
施例と同様に、消去回数が減り、不揮発性メモリセルア
レイＭの寿命が延びる。又、書き込み動作のみを行うこ
とにより、データを長期間保持していて保持特性が劣化
している不揮発性メモリセルアレイＭの保持データがリ
フレッシュされる。

【００１７】第３の実施例 図５は、本発明の第３の実施例を示すデータ書換回路の
構成ブロック図である。このデータ書換回路は、データ
検出回路３２を有している。このデータ検出回路３２は
Ｅ−ＯＲで構成され、一方の入力端子は“Ｌ”に接続さ
れている。又、このデータ書換回路は、ラッチ回路であ
る読み出し回路３３を備えている。読み出し回路３３
は、センスアンプ及びラッチ回路等で構成され、不揮発
性メモリセルアレイＭＡに保持されている保持データＳ
ＭＡを読み出してラッチする機能を有している。読み出
し回路３３の出力端子は、データ検出回路３２の他方の
入力端子に接続されている。このデータ検出回路３２
は、読み出し回路３３が読み出したデータＳ３３が
“Ｌ”（書き込みされた場合はデータが“Ｌ”になるも
のとする）であるか否かを検出し、データＳ３３が
“Ｌ”の場合には一致信号Ｓ３２に活性を示し、データ
Ｓ３３が“Ｈ”の場合には一致信号Ｓ３２に非活性を示
す回路である。不揮発性メモリセルアレイＭＡは、図１
中の不揮発性メモリセルアレイＭと同様に、センスライ
ンの電圧が例えば図２に示すEEPROMのソース領域に、及
びビットラインの電圧がドレイン領域に伝達されるよう
になっている。データ検出回路３２の出力側は、消去回
路３４及び書き込み回路３５の各入力側に接続されてい
る。

【００１８】消去回路３４は、図１中の消去回路２４と
同様にチャージポンプ回路や高電圧スイッチ回路で構成
され、一致信号Ｓ３２が非活性を示した場合、図示しな
いタイミングコントローラの指令により、不揮発性メモ
リセルアレイＭＡのセンスラインに高電圧、及びビット
ラインに０Ｖを印加して消去動作を行う機能を有し、一
致信号Ｓ３２が活性を示した場合には、該一致信号Ｓ３
２の論理レベルに基づいて消去動作が禁止されるように
なっている。書き込み回路３５は、図１中の書き込み回
路２５と同様にチャージポンプ回路や高電圧スイッチ回
路で構成され、一致信号Ｓ３２が非活性を示した場合、
消去回路３４が消去動作を行った後、前記タイミングコ
ントローラの指令により、不揮発性メモリセルアレイＭ
Ａのセンスラインに０Ｖ、及びビットラインに高電圧を
印加して書き込み動作を行う機能を有し、一致信号Ｓ３
２が活性を示した場合には、該一致信号Ｓ３２の論理レ
ベルに基づいて書き込み動作が禁止されるようになって
いる。次に、図５の動作（１）〜（３）を説明する。

【００１９】（１） 読み出し回路３３は、不揮発性メ
モリセルアレイＭＡの書き換えを行うアドレスのデータ
の読み出しを行う。読み出した結果が“Ｌ”であるか
（即ち、データが書き込みされているか）否かをデータ
検出回路３２で検出する。データ検出回路３２は、読み
出した結果が“Ｌ”の場合には一致信号Ｓ３２に活性を
示し、“Ｈ”の場合には一致信号Ｓ３２に非活性を示
す。 （２） 消去動作 データ検出回路３２が一致信号Ｓ３２に非活性を示した
場合、タイミングコントローラの指令により、消去回路
３４は、不揮発性メモリセルアレイＭＡのセンスライン
に高電圧、及びビットラインに０Ｖを印加することによ
り、該不揮発性メモリアレイＭＡ中の指定されたアドレ
スのデータの消去を行う。但し、データ検出回路３２が
一致信号Ｓ３２に活性を示した場合、消去回路３４は消
去動作を行わない。 （３） 書き込み動作 データ検出回路３２が一致信号Ｓ３２に非活性を示した
場合、消去回路３４が消去動作を行った後、タイミング
コントローラの指令により、書き込み回路３５は、不揮
発性メモリセルアレイＭＡのセンスラインに０Ｖ、及び
ビットラインに高電圧を印加することにより、該不揮発
性メモリアレイＭＡ中の指定されたアドレスにデータの
書き込みを行う。但し、データ検出回路３２が一致信号
Ｓ３２が活性を示した場合、書き込み回路３５は書き込
み動作を行わない。

【００２０】このように、不揮発性メモリアレイＭＡ中
の保持データが“Ｌ”（即ち、既にデータが書き込まれ
ている）の場合は、消去及び書き込み動作を行わない。
以上のように、この第３の実施例では、不揮発性メモリ
アレイＭＡにデータが書き込まれている（即ち、データ
が“Ｌ”）場合は、データ書換回路は消去及び書き込み
動作を行わない。そのため、第１の実施例と同様に、不
揮発性メモリセルアレイＭＡに全く損傷を与えず、書き
換え回数が減り、該不揮発性メモリセルアレイＭＡの寿
命が延びる。更に、第１の実施例における第１のラッチ
回路がないので、回路規模が小さくなる。

【００２１】第４の実施例 図６は、本発明の第４の実施例を示すデータ書換回路の
構成ブロック図であり、図５中の要素と共通の要素には
共通の符号が付されている。このデータ書換回路は、デ
ータ検出回路３２Ａを有している。このデータ検出回路
３２ＡはＥ−ＯＲで構成され、一方の入力端子は“Ｈ”
に接続されている。このデータ検出回路３２Ａは、読み
出し回路３３が読み出したデータＳ３３が“Ｈ”（消去
された場合はデータが“Ｈ”になるものとする）である
か否かを検出し、データＳ３３が“Ｈ”の場合には一致
信号Ｓ３２Ａに活性を示し、データＳ３３が“Ｌ”の場
合には一致信号Ｓ３２Ａに非活性を示す回路である。
又、図５中の書き込み回路３６が一致信号Ｓ３２Ａで制
御されず、図示しないタイミングコントローラのみで書
き込み動作の指令が与えられるようになっている。他は
図５と同様の構成である。次に、図６の動作を説明す
る。

【００２２】書き込み回路３６は、データ検出回路３２
ＡによるデータＳ３３と“Ｈ”との一致／不一致の検出
の後、該検出結果にかかわらずタイミングコントローラ
の指令により書き込み動作を行う。他は第３の実施例と
同様の動作を行う。以上のように、この第４の実施例で
は、不揮発性メモリセルアレイＭＡの保持データが
“Ｈ”（即ち、既にデータが消去されている）の場合
は、消去動作を行わずにデータの書き込み動作のみが行
われるので、書き換え回数が減り、不揮発性メモリセル
アレイＭＡの寿命が延びる。更に、第１の実施例におけ
る第１のラッチ回路がないので、回路規模が小さくな
る。尚、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

【００２３】（ａ） 第１及び第２の実施例は、バイト
単位の書き換えを想定した回路であり、第３及び第４の
実施例は、ビット単位の書き換えを想定した回路である
が、これらの実施例は、読み出し回路、ラッチ回路、比
較回路、検出回路等の数を必要に応じて増減すれば、ビ
ット、バイト、ページ（即ち、数バイトの一括書き込
み）に対応できる。 （ｂ） 本発明はEEPROMに限らず、例えばフラッシュメ
モリのように基板中に形成されたソース領域とドレイン
領域間上に、絶縁膜を介して浮遊ゲートが設けられた不
揮発性メモリセル全般に適用される。

【００２４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、データ書換回路は、更新データと保持データ
とが一致していない場合には消去及び書き込み動作を行
うが、一致している場合には消去及び書き込み動作を行
わない。そのため、従来と比較して書き換え動作の回数
を減らすことができ、、不揮発性メモリセルの寿命を延
ばすことができる。更に、更新データと保持データとが
一致している場合、消去／書き込み動作を行わないの
で、その分の動作時間を短縮できる。第２の発明によれ
ば、更新データと保持データとが一致した場合には消去
回路は消去動作を行わないが、書き込み回路が書き込み
動作を行う。消去も書き込みも行わない場合、不揮発性
メモリセルに対する損傷は全くなく、書き込みのみを行
う場合、不揮発性メモリセルに対する損傷は消去及び書
き込みを行う場合に比較して遥かに少ない。そのため、
不揮発性メモリセルの寿命を延ばすことができる。又、
書き込み動作のみを行うことにより、データを長期間保
持していて保持特性が劣化している不揮発性メモリセル
のデータをリフレッシュさせることができる。

【００２５】第３の発明によれば、不揮発性メモリセル
にデータが書き込まれている場合は、データ書換回路は
消去及び書き込み動作を行わない。そのため、不揮発性
メモリセルに全く損傷を与えず、書き換え回数を減らす
ことができ、該不揮発性メモリセルの寿命を延ばすこと
ができる。更に、第１の発明の第１のラッチ回路がない
ので、第１の発明よりも回路規模を小さくできる。第４
の発明によれば、不揮発性メモリセルの保持データが既
に消去されている場合には、消去動作を行わずにデータ
の書き込み動作のみが行われるので、不揮発性メモリセ
ルの寿命を延ばすことができる。更に、第１の発明の第
１のラッチ回路がないので、第１の発明よりも回路規模
を小さくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すデータ書換回路の
構成ブロック図である。

【図２】従来の一般的なEEPROMの断面図である。

【図３】図１中の比較回路の回路図である。

【図４】本発明の第２の実施例を示すデータ書換回路の
構成ブロック図である。

【図５】本発明の第３の実施例を示すデータ書換回路の
構成ブロック図である。

【図６】本発明の第４の実施例を示すデータ書換回路の
構成ブロック図である。

【符号の説明】

２ ソース領域 ３ ドレイン領域間 ４ 絶縁膜 ５ 浮遊ゲート ２１ ラッチ回路 ２３，３３ 読み出し回路 ２２， 比較回路 ２４，３４ 消去回路 ２５，３５ 書き込み回路 ３２，３２Ａ データ検出回路 Ｍ，ＭＡ 不揮発性メモリ
セル

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板中に形成されたソース領域とドレイ
   ン領域間上に、絶縁膜を介して浮遊ゲートが設けられた
   不揮発性メモリセルに対してデータの書き込み動作及び
   消去動作を行うデータ書換回路において、 前記不揮発性メモリセルに保持されている保持データに
   対して書き換えるための更新データをラッチする第１の
   ラッチ回路と、 前記保持データを読み出してラッチする第２のラッチ回
   路と、 前記第１のラッチ回路にラッチされたデータと前記第２
   のラッチ回路にラッチされたデータとの一致／不一致を
   検出し、該検出結果が一致のとき一致信号に活性を示
   し、不一致のとき該一致信号に非活性を示す比較回路
   と、 前記比較回路が前記一致信号に非活性を示したとき、前
   記浮遊ゲートから前記絶縁膜を介して前記ソース領域ヘ
   エレクトロンを引抜くことにより前記不揮発性メモリセ
   ルに対してデータの消去動作を行い、前記比較回路が前
   記一致信号に活性を示したとき、該消去動作を行わない
   消去回路と、 前記比較回路が前記一致信号に非活性を示したとき、前
   記消去回路が前記データの消去を行った後にホットエレ
   クトロンを前記絶縁膜を介して前記浮遊ゲートへ注入す
   ることにより前記不揮発性メモリセルに対してデータの
   書き込み動作を行い、前記比較回路が前記一致信号に活
   性を示したとき、該書き込み動作を行わない書き込み回
   路とを、 備えたことを特徴とするデータ書換回路。
2. 【請求項２】 基板中に形成されたソース領域とドレイ
   ン領域間上に、絶縁膜を介して浮遊ゲートが設けられた
   不揮発性メモリに対してデータの書き込み動作及び消去
   動作を行うデータ書換回路において、 前記不揮発性メモリセルに保持されている保持データに
   対して書き換えるための更新データをラッチする第１の
   ラッチ回路と、 前記保持データを読み出してラッチする第２のラッチ回
   路と、 前記第１のラッチ回路にラッチされたデータと前記第２
   のラッチ回路にラッチされたデータとの一致／不一致を
   検出し、該検出結果が一致のとき一致信号に活性を示
   し、不一致のとき該一致信号に非活性を示す比較回路
   と、 前記比較回路が前記一致信号に非活性を示したとき、前
   記浮遊ゲートから前記絶縁膜を介して前記ソース領域ヘ
   エレクトロンを引抜くことにより前記不揮発性メモリセ
   ルに対してデータの消去動作を行い、前記比較回路が前
   記一致信号に活性を示したとき、該消去動作を行わない
   消去回路と、 前記比較回路が前記第１のラッチ回路にラッチされたデ
   ータと前記第２のラッチ回路にラッチされたデータとの
   一致／不一致を検出した後、該検出結果にかかわらずホ
   ットエレクトロンを前記絶縁膜を介して前記浮遊ゲート
   へ注入することにより前記不揮発性メモリセルに対して
   データの書き込み動作を行う書き込み回路とを、 備えたことを特徴とするデータ書換回路。
3. 【請求項３】 基板中に形成されたソース領域とドレイ
   ン領域間上に、絶縁膜を介して浮遊ゲートが設けられた
   不揮発性メモリセルに対してデータの書き込み動作及び
   消去動作を行うデータ書換回路において、 前記不揮発性メモリセルに保持されている保持データを
   読み出してラッチするラッチ回路と、 高レベル又は低レベルと前記ラッチ回路にラッチされた
   データの論理レベルとの一致／不一致を検出し、該検出
   結果が一致のとき一致信号に活性を示し、不一致のとき
   該一致信号に非活性を示すデータ検出回路と、 前記データ検出回路が前記一致信号に非活性を示したと
   き、前記浮遊ゲートから前記絶縁膜を介して前記ソース
   領域ヘエレクトロンを引抜くことにより前記不揮発性メ
   モリセルに対してデータの消去動作を行い、前記データ
   検出回路が前記一致信号に活性を示したとき、該消去動
   作を行わない消去回路と、 前記データ検出回路が前記一致信号に非活性を示したと
   き、前記消去回路が前記データの消去を行った後にホッ
   トエレクトロンを前記絶縁膜を介して前記浮遊ゲートへ
   注入することにより前記不揮発性メモリセルに対してデ
   ータの書き込み動作を行い、前記データ検出回路が前記
   一致信号に活性を示したとき、該書き込み動作を行わな
   い書き込み回路とを、 備えたことを特徴とするデータ書換回路。
4. 【請求項４】 基板中に形成されたソース領域とドレイ
   ン領域間上に、絶縁膜を介して浮遊ゲートが設けられた
   不揮発性メモリセルに対してデータの書き込み動作及び
   消去動作を行うデータ書換回路において、 前記不揮発性メモリセルに保持されている保持データを
   読み出してラッチするラッチ回路と、 高レベル又は低レベルと前記ラッチ回路にラッチされた
   データの論理レベルとの一致／不一致を検出し、該検出
   結果が一致のとき一致信号に活性を示し、不一致のとき
   該一致信号に非活性を示すデータ検出回路と、 前記データ検出回路が前記一致信号に非活性を示したと
   き、前記浮遊ゲートから前記絶縁膜を介して前記ソース
   領域ヘエレクトロンを引抜くことにより前記不揮発性メ
   モリセルに対してデータの消去動作を行い、前記データ
   検出回路が前記一致信号に活性を示したとき、該消去動
   作を行わない消去回路と、 前記データ検出回路が高レベル又は低レベルと前記ラッ
   チ回路にラッチされたデータの論理レベルとの一致／不
   一致を検出した後、該検出結果にかかわらずホットエレ
   クトロンを前記絶縁膜を介して前記浮遊ゲートへ注入す
   ることにより前記不揮発性メモリセルに対してデータの
   書き込み動作を行う書き込み回路とを、 備えたことを特徴とするデータ書換回路。