JPH0969066A

JPH0969066A - 不揮発性半導体記憶装置

Info

Publication number: JPH0969066A
Application number: JP25404195A
Authority: JP
Inventors: Katsumi Fukumoto; 克巳福本; Masamitsu Taki; 将光滝
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-20
Filing date: 1995-09-29
Publication date: 1997-03-11
Anticipated expiration: 2015-09-29
Also published as: JP3487690B2; US5673222A

Abstract

(57)【要約】（修正有）【課題】外部からライトプロテクト信号ＷＰの入力端
子を設ける必要がなく、既存のEPROMやEEPROMなどとの
互換性を保つ。【解決手段】消去ブロック１の保護状態設定部２に設
定された保護状態を有効にするためのＷＰ信号をＷＰ信
号発生部９ａで発生させる。このＷＰ信号発生部９ａ
は、コマンドステートマシン８がロックブロックコマン
ドを判定した場合にＷＰ信号を自動的にアクティブにす
る。ＷＰ解除コマンド判定部９ｂがＷＰ解除コマンドを
判定した場合には、ＷＰ信号を非アクティブにする。な
お、ＷＰ設定コマンド判定部９ｃがＷＰ設定コマンドを
判定した場合にもアクティブにすることができる。これ
らの機能は、１回目の書き込みサイクルで特定のデータ
が入力され、２回目の書き込みサイクルで特定のアドレ
スとデータが入力された場合に動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
書き換えと消去が可能な不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来、ユーザ側でデータの書き換えが可
能な不揮発性半導体記憶装置としては、ＦＡＭＯＳ[Flo
ating gate Avalanche injection Metal Oxide Semicon
ductor]構造などのセルトランジスタを用いたＥＰＲＯ
Ｍ[Erasable Programmable Read-Only Memory]がある。
このＥＰＲＯＭは、プログラマ（ライタ）と称される書
き込み装置を用いてデータの書き込みを行うことがで
き、紫外線の照射により全メモリセルのデータを一括し
て消去することができる。そして、このＥＰＲＯＭは、
メモリセル面積の小さい１トランジスタ／１セル構造が
可能であるため、大容量の集積化が容易でビット単価が
安いという利点を有する。しかし、消去の際の紫外線照
射のために高価な石英ガラス付きのセラミックパッケー
ジを用いる必要があるので、チップ単価があまり安くな
らないだけでなく、データの書き込みには専用の書き込
み装置を用いるので、チップの脱着が可能なソケットを
介してシステムに装着しなければならず、この書き込み
の際のチップの脱着の手間が面倒であり実装コストも高
くなるという欠点があった。

【０００３】一方、電気的に書き換えが可能となる不揮
発性半導体記憶装置としては、ＦＮ[Fowler-Nordheim]
トンネル電流を利用するＦＬＯＴＯＸ[Floating gate T
unnelOxide]構造などのセルトランジスタを用いたＥＥ
ＰＲＯＭ[Electrically EPROM]がある。このＥＥＰＲＯ
Ｍは、システムに装着したままで電気的にデータの書き
込みと消去が可能となる利点を有する。しかし、各メモ
リセルには選択トランジスタが必要となるので、このメ
モリセル面積がＥＰＲＯＭの１．５〜２倍程度の大きさ
となるため、ビット単価が高くなり大容量化に適さない
という欠点があった。

【０００４】そこで、上記ＥＰＲＯＭとＥＥＰＲＯＭの
利点を兼ね備えた不揮発性半導体記憶装置として、フラ
ッシュメモリが従来から開発されている。このフラッシ
ュメモリのメモリセルは、例えば米国特許５２４９１５
８号や米国特許５２４５５７０号などにおいて開示され
ているように、図１０に示すようなＭＯＳ[Metal Oxide
Semiconductor]・ＦＥＴ[Field Effect Transistor]構
造のセルトランジスタの制御ゲート４１の下層にゲート
酸化膜で絶縁された浮遊ゲート（floating gate）４２
を設けたものであり、これによって選択トランジスタを
省略して１トランジスタ／１セル構造を実現することに
より、ＥＰＲＯＭと同程度の安いビット単価を得て大容
量化に適したものとしている。しかも、電気的なデータ
の書き込みと消去が可能であるため、安価なプラスチッ
クパッケージが利用でき、チップの脱着の手間もなくす
ことができる。ただし、データの消去は、チップ単位ま
たはチップ内を複数の消去ブロックに分割した場合には
この消去ブロック単位となる。

【０００５】上記フラッシュメモリのセルトランジスタ
にデータを書き込む際には、制御ゲート４１に１２Ｖ程
度の高電圧を印加すると共にソース４３を接地（０Ｖ）
し、ドレイン４４に７Ｖ程度の電圧を印加する。する
と、ドレイン４４とソース４３の間に大きな電流が流
れ、これによってドレイン接合近傍に発生した高エネル
ギーのホットエレクトロンが浮遊ゲート４２内に注入さ
れて、この浮遊ゲート４２に電子が蓄積される。したが
って、データが書き込まれたセルトランジスタは、制御
ゲート４１から見たしきい値電圧が高くなり、これによ
って例えば“１”のデータを記憶することができる。な
お、このようにホットエレクトロンを用いて浮遊ゲート
４２に電子を注入する方式では、書き込み時に各セルト
ランジスタに１ｍＡ程度の大きな電流を供給する必要が
生じる。そこで、通常のＥＥＰＲＯＭと同様に、ＦＮト
ンネル電流を利用して電子の注入を行うことにより、書
き込み時に必要となる電流を低減させるようにしたフラ
ッシュメモリも開発されている。

【０００６】データの消去の際には、ソース４３に１２
Ｖ程度の高電圧を印加すると共に制御ゲート４１を接地
する。すると、浮遊ゲート４２とソース４３の間に高電
界が発生し、この浮遊ゲート４２に蓄積された電子が薄
いゲート酸化膜を介してトンネル電流により引き抜かれ
るので、セルトランジスタのしきい値電圧が低下して記
憶していたデータが消去される。ただし、フラッシュメ
モリのセルトランジスタは選択トランジスタが省略され
ているので、浮遊ゲート４２から電子が過剰に引き抜か
れる過剰消去が発生すると、セルトランジスタのしきい
値電圧が負電圧となりリーク電流が流れるようになっ
て、同一ビット線上のセルトランジスタへのアクセスが
妨害される致命的な不良となる。したがって、データの
消去を行う場合には、この過剰消去を防止するための対
策を講じる必要がある。

【０００７】なお、上記消去方法では、ソース４３に高
電圧を印加するので、ソース接合の耐電圧を高める必要
上ソース電極側が微細化し難くなると共に、ソース接合
近傍に発生したホットホールの一部がゲート酸化膜中に
トラップされてセルトランジスタの信頼性が低下すると
いう欠点が生じる。そこで、ソース４３に電源電圧ＶCC
（通常は約５Ｖ）を印加すると共に制御ゲート４１に−
１０Ｖ程度の負電圧を印加し、浮遊ゲート４２に蓄積さ
れた電子をトンネル電流により引き抜くことにより消去
を行う方法（負ゲート消去）もある。この負ゲート消去
によれば、ソース４３に印加される電圧が低下するの
で、ソース接合の耐電圧を低くすることができ、セルト
ランジスタのゲート長を短縮することができるという利
点がある。また、ソース４３に高電圧を印加する上記消
去方法では、消去時に流れるバンド間トンネル電流がチ
ップ全体で数ｍＡに達するので、通常の電流供給能力の
小さい昇圧回路ではこの高電圧を供給することができ
ず、消去用の高電圧Ｖppを外部の電源から供給する必要
があった。しかし、負ゲート消去を用いた場合には、ソ
ース４３には電源電圧ＶCCを印加すればよいので、フラ
ッシュメモリにこの電源電圧ＶCCのみを供給する単一電
源化を比較的容易に可能にすることができる。

【０００８】データの読み出しの際には、ソース４３を
接地（０Ｖ）してドレイン４４に１Ｖ程度の低電圧を印
加すると共に、制御ゲート４１に電源電圧ＶCC（通常は
約５Ｖ）を印加する。すると、浮遊ゲート４２に電子が
蓄積されていない場合にはしきい値電圧が低いためにセ
ルトランジスタが導通してドレイン４４とソース４３の
間にドレイン電流が流れるが、上記書き込みが行われて
浮遊ゲート４２に電子が蓄積されている場合にはしきい
値電圧が高くなってセルトランジスタが遮断されたまま
になるので、ドレイン４４とソース４３の間にほとんど
ドレイン電流が流れない。したがって、このドレイン電
流の大小を検出することにより、セルトランジスタに記
憶された“０”または“１”のデータを読み出すことが
できる。なお、この読み出しの際にドレイン４４に印加
する電圧を１Ｖ程度の低電圧とするのは、高い電圧の印
加により寄生的な弱い書き込み（ソフトライト）が発生
するのを防止するためである。

【０００９】上記フラッシュメモリのセルトランジスタ
は、書き込みをドレイン接合側で行い、消去をソース接
合側で行うので、素子設計上のこれらの接合プロファイ
ルをそれぞれの動作に応じて最適化することが望まし
い。即ち、ドレイン接合は、書き込み効率を高めるため
に電界集中型プロファイルを用いると共に、ソース接合
は、消去の際の高電圧を印加可能にするために電界緩和
型プロファイルを用いて、ドレイン接合側とソース接合
側が非対称構造となるようにする。

【００１０】ところで、近年の電池駆動による携帯型の
電子機器の普及や半導体製造プロセスの微細化に伴い、
半導体装置の動作電源の低電圧化が要望されるようにな
って来て、最近では電源電圧ＶCCを５Ｖから３．３Ｖに
低下させた半導体装置の開発が活発になっている。そし
て、上記フラッシュメモリにおいても、この３．３Ｖの
電源電圧ＶCCにより動作するデバイスが開発されてい
る。ただし、このような３．３Ｖの電源電圧ＶCCを用い
るフラッシュメモリであっても、現状では、読み出し時
にセルトランジスタの制御ゲート４１に印加する電圧
は、動作の高速化と動作マージンを十分に拡大するため
に、チップ内部に設けたワード線昇圧回路によって電源
電圧ＶCCを５Ｖ程度に昇圧して印加するようにしてい
る。

【００１１】上記フラッシュメモリは、ＲＡＭ[Random
Access Memory]などと異なり、データの書き込みや読み
出しの他に、ブロック消去やチップ一括消去および状態
レジスタの読み出しなどの多数の動作状態を備えてい
る。したがって、これらの各動作状態を外部から送られ
て来るチップイネーブル信号ＣＥバーやライトイネーブ
ル信号ＷＥバーなどの制御信号の組み合わせで指定しよ
うとすると、従来のＥＰＲＯＭやＥＥＰＲＯＭの制御信
号以外にさらに新たな制御信号を定め、それぞれの制御
信号ごとに入力端子を設けなければならないために使い
難いデバイスとなる。そこで、実際に実用化されている
フラッシュメモリは、米国特許５０５３９９０号に開示
されているように、制御信号の組み合わせではなく、デ
ータやアドレスの組み合わせをコマンドとし、これによ
り各動作状態を指定するコマンド方式が主流になってい
る。このようなフラッシュメモリでは、外部から入力さ
れたコマンドの種類をコマンドステートマシン（ＣＳ
Ｍ）が判定し、このコマンドに応じてライトステートマ
シン（ＷＳＭ）がそれぞれの動作を実行することにな
る。

【００１２】上記フラッシュメモリは、米国特許５２４
９１５８号に開示されたようにメモリセルアレイを分割
した消去ブロックの大きさが不均等なもの（ブートブロ
ック構成）と、米国特許５２４５５７０号に開示された
ようにこの消去ブロックの大きさが均等なものとがあ
る。そして、消去ブロックを均等な大きさに分割したフ
ラッシュメモリには、消去ブロック内のデータの消去と
書き込みを禁止するために、各消去ブロックごとに保護
状態を設定可能にしたＷＰ[Write Protect]機能を備え
たものがある。また、このようなフラッシュメモリは、
外部からライトプロテクト信号ＷＰバーを入力するため
のＷＰバー入力端子を設けている。ライトプロテクト信
号ＷＰバーは、これがアクティブ（Ｌレベル）の場合に
各消去ブロックに設定された保護状態を有効にし、非ア
クティブ（Ｈレベル）の場合にはこの保護状態を無効に
するための制御信号である。即ち、ＷＰバー入力端子が
Ｌレベルに設定されている場合にのみ、保護状態を設定
された消去ブロックへの消去動作と書き込み動作を禁止
し、その他の場合には全て消去／書き込み動作を実行可
能とする。なお、ブートブロック構成のものは、特定の
ピンに１２Ｖの高電圧を印加するかしないかで消去ブロ
ックの保護を行っている。

【００１３】

【発明が解決しようとする課題】ところが、上記ＷＰ機
能を備えたフラッシュメモリでは、ＷＰバー入力端子を
有するために、既存のＥＰＲＯＭやＥＥＰＲＯＭなどの
メモリデバイスとの互換性がなくなり、ライトプロテク
ト信号ＷＰバーを入力するための周辺回路が増加すると
いう問題があった。また、このＷＰバー入力端子に入力
するライトプロテクト信号ＷＰバーをアクティブに設定
する前に、重要なデータなどが誤って消去されたり書き
換えられるおそれが生じ易いという問題もあった。

【００１４】本発明は、上記従来の問題を解決するもの
で、内部的に発生させたＷＰ信号を外部からのコマンド
によって切り換えることによりデータの保護状態の有効
／無効を制御することができる不揮発性半導体記憶装置
を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的にデータの書き換えと消去が可能な
不揮発性半導体記憶装置において、所定の各アドレス領
域について、それぞれ当該アドレス領域内のデータの書
き込みと消去を禁止するための保護状態を設定すること
ができる保護状態設定手段と、ＷＰ信号がアクティブで
ある場合にのみ、該保護状態設定手段が保護状態にある
データの書き込み動作と消去動作を禁止するデータ保護
手段と、１回のバスサイクルによって外部から入力され
る特定のデータおよび／またはアドレス、または、２回
以上のバスサイクルによって外部から入力される特定の
データおよび／またはアドレスの組み合わせによりＷＰ
設定コマンドの入力を判定するＷＰ設定コマンド判定手
段と、ＷＰ信号を発生するものであり、少なくとも該Ｗ
Ｐ信号が非アクティブである場合に、該ＷＰ設定コマン
ド判定手段がＷＰ設定コマンドの入力を判定すると、該
ＷＰ信号をアクティブにするＷＰ信号発生手段とを備
え、そのことにより上記目的が達成される。

【００１６】また、好ましくは、本発明の不揮発性半導
体記憶装置において、電気的にデータの書き換えと消去
が可能な不揮発性半導体記憶装置において、所定の各ア
ドレス領域について、それぞれ当該アドレス領域内のデ
ータの書き込みと消去を禁止するための保護状態を設定
することができる保護状態設定手段と、ＷＰ信号がアク
ティブである場合にのみ、該保護状態設定手段が保護状
態にあるデータの書き込み動作と消去動作を禁止するデ
ータ保護手段と、１回のバスサイクルによって外部から
入力される特定のデータおよび／またはアドレス、また
は、２回以上のバスサイクルによって外部から入力され
る特定のデータおよび／またはアドレスの組み合わせに
よりＷＰ解除コマンドの入力を判定するＷＰ解除コマン
ド判定手段と、ＷＰ信号を発生するものであり、少なく
とも該ＷＰ信号がアクティブである場合に、該ＷＰ解除
コマンド判定手段がＷＰ解除コマンドの入力を判定する
と、該ＷＰ信号を非アクティブにするＷＰ信号発生手段
とを備えている。

【００１７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、電気的にデータの書き換えと消
去が可能な不揮発性半導体記憶装置において、所定の各
アドレス領域について、それぞれ当該アドレス領域内の
データの書き込みと消去を禁止するための保護状態を設
定することができる保護状態設定手段と、ＷＰ信号がア
クティブである場合にのみ、該保護状態設定手段が保護
状態にあるデータの書き込み動作と消去動作を禁止する
データ保護手段と、１回のバスサイクルによって外部か
ら入力される特定のデータおよび／またはアドレス、ま
たは、２回以上のバスサイクルによって外部から入力さ
れる特定のデータおよび／またはアドレスの組み合わせ
によりＷＰ設定コマンドの入力を判定するＷＰ設定コマ
ンド判定手段と、１回のバスサイクルによって外部から
入力される特定のデータおよび／またはアドレス、また
は、２回以上のバスサイクルによって外部から入力され
る特定のデータおよび／またはアドレスの組み合わせに
よりＷＰ解除コマンドの入力を判定するＷＰ解除コマン
ド判定手段と、ＷＰ信号を発生するものであり、少なく
とも該ＷＰ信号が非アクティブである場合に、該ＷＰ設
定コマンド判定手段がＷＰ設定コマンドの入力を判定す
ると、該ＷＰ信号をアクティブにし、少なくとも該ＷＰ
信号がアクティブである場合に、該ＷＰ解除コマンド判
定手段がＷＰ解除コマンドの入力を判定すると、該ＷＰ
信号を非アクティブにするＷＰ信号発生手段とを備えて
いる。

【００１８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、１
回のバスサイクルによって外部から入力される特定のデ
ータ、または、２回以上のバスサイクルによって外部か
ら入力される特定のデータの組み合わせによりＷＰ設定
コマンドの入力を判定するものである。

【００１９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよび／またはアドレスと、２回目のバスサイク
ルによって外部から入力される特定のデータおよび／ま
たはアドレスとの組み合わせによりＷＰ設定コマンドの
入力を判定するものである。

【００２０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データと、２回目のバスサイクルによって外部から入力
される特定のデータとの組み合わせによりＷＰ設定コマ
ンドの入力を判定するものである。

【００２１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データと、２回目のバスサイクルによって外部から入力
される特定のデータおよびアドレスとの組み合わせによ
りＷＰ設定コマンドの入力を判定するものである。

【００２２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよびアドレスと、２回目のバスサイクルによっ
て外部から入力される特定のデータとの組み合わせによ
りＷＰ設定コマンドの入力を判定するものである。

【００２３】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよびアドレスと、２回目のバスサイクルによっ
て外部から入力される特定のデータおよびアドレスとの
組み合わせによりＷＰ設定コマンドの入力を判定するも
のである。

【００２４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ設定コマンド判定手段が、各
バスサイクル時に入力されるデータをラッチするデータ
ラッチ回路と、該データラッチ回路がラッチしたデータ
を特定のデータと比較するデータ比較回路と、該データ
比較回路の比較結果をラッチする比較結果ラッチ回路
と、各バスサイクル時に入力されるアドレスをラッチす
るアドレスラッチ回路と、該アドレスラッチ回路がラッ
チしたアドレスを特定のアドレスと比較するアドレス比
較回路と、２回目のバスサイクル以降における、該比較
結果ラッチ回路がラッチした前回比較結果がデータの一
致であり、該データ比較回路の比較結果がデータの一致
であり、かつ、該アドレス比較回路の比較結果がアドレ
スの一致である場合にＷＰ設定コマンドであると判定す
る論理回路とからなるものである。さらに、好ましく
は、本発明の不揮発性半導体記憶装置におけるＷＰ解除
コマンド判定手段が、１回のバスサイクルによって外部
から入力される特定のデータ、または、２回以上のバス
サイクルによって外部から入力される特定のデータの組
み合わせによりＷＰ解除コマンドの入力を判定するもの
である。

【００２５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよび／またはアドレスと、２回目のバスサイク
ルによって外部から入力される特定のデータおよび／ま
たはアドレスとの組み合わせによりＷＰ解除コマンドの
入力を判定するものである。

【００２６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データと、２回目のバスサイクルによって外部から入力
される特定のデータとの組み合わせによりＷＰ解除コマ
ンドの入力を判定するものである。

【００２７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データと、２回目のバスサイクルによって外部から入力
される特定のデータおよびアドレスとの組み合わせによ
りＷＰ解除コマンドの入力を判定するものである。

【００２８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよびアドレスと、２回目のバスサイクルによっ
て外部から入力される特定のデータとの組み合わせによ
りＷＰ解除コマンドの入力を判定するものである。

【００２９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよびアドレスと、２回目のバスサイクルによっ
て外部から入力される特定のデータおよびアドレスとの
組み合わせによりＷＰ解除コマンドの入力を判定するも
のである。

【００３０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＷＰ解除コマンド判定手段が、各
バスサイクル時に入力されるデータをラッチするデータ
ラッチ回路と、該データラッチ回路がラッチしたデータ
を特定のデータと比較するデータ比較回路と、該データ
比較回路の比較結果をラッチする比較結果ラッチ回路
と、各バスサイクル時に入力されるアドレスをラッチす
るアドレスラッチ回路と、該アドレスラッチ回路がラッ
チしたアドレスを特定のアドレスと比較するアドレス比
較回路と、２回目のバスサイクル以降における、該比較
結果ラッチ回路がラッチした前回比較結果がデータの一
致であり、該データ比較回路の比較結果がデータの一致
であり、かつ、該アドレス比較回路の比較結果がアドレ
スの一致である場合にＷＰ解除コマンドであると判定す
る論理回路とからなるものである。さらに、好ましく
は、本発明の不揮発性半導体記憶装置におけるＷＰ信号
発生手段が、電源投入時およびシステムのリセット時に
ＷＰ信号をアクティブとするものである。

【００３１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、１回のバスサイクルによって外
部から入力される特定のデータおよび／またはアドレ
ス、または、２回以上のバスサイクルによって外部から
入力される特定のデータおよび／またはアドレスの組み
合わせにより保護状態設定コマンドの入力を判定し、か
つ、いずれかのバスサイクルによって外部から入力され
るアドレスにより保護状態を設定するアドレス領域を指
定する保護状態設定コマンド判定手段が設けられると共
に、前記保護状態設定手段が、該保護状態設定コマンド
判定手段が保護状態設定コマンドの入力を判定した場合
に、指定されたアドレス領域について保護状態を設定す
るものであり、前記ＷＰ信号発生手段が、該保護状態設
定コマンド判定手段が保護状態設定コマンドの入力を判
定した場合に、ＷＰ信号をアクティブとするものであ
る。

【００３２】以下、その作用について説明する。

【００３３】上記構成により、不揮発性半導体記憶装置
の内部に設けたＷＰ信号発生手段がＷＰ信号を発生す
る。このＷＰ信号がアクティブであれば、データ保護手
段が保護状態を設定したデータの書き込み動作と消去動
作を禁止する。そして、外部から特定のデータやアドレ
スの組み合わせが入力された場合に、ＷＰ設定コマンド
判定手段やＷＰ解除コマンド判定手段がＷＰ設定コマン
ドやＷＰ解除コマンドを判定して、このＷＰ信号をアク
ティブまたは非アクティブにする。したがって、外部か
らライトプロテクト信号ＷＰバーを入力するためのＷＰ
バー入力端子を設ける必要がなくなり、既存のＥＰＲＯ
ＭやＥＥＰＲＯＭなどとの互換性を保って周辺回路を簡
略化することができるようになる。また、ＷＰ設定コマ
ンド判定手段を設けた場合には、専用のコマンドによっ
て明示的にＷＰ信号をアクティブにすることができる。
例えば保護状態を設定したデータの内容を修正する必要
が生じたためにＷＰ解除コマンドでＷＰ信号を一時的に
非アクティブにしたような場合に、ＷＰ設定コマンドを
用いてＷＰ信号を再びアクティブに戻すことができるよ
うになる。

【００３４】なお、ＷＰ設定コマンドやＷＰ解除コマン
ドがＷＰ信号をアクティブまたは非アクティブにするた
めだけのコマンドである場合には、ＷＰ信号のアクティ
ブ／非アクティブにかかわらず、ＷＰ信号発生手段は、
ＷＰ設定コマンドの入力によりこのＷＰ信号をアクティ
ブにし、また、ＷＰ解除コマンドの入力によりこのＷＰ
信号を非アクティブにする。しかし、ＷＰ設定コマンド
やＷＰ解除コマンドがトグル動作を行うように設定され
ている場合には、ＷＰ信号がアクティブである場合にＷ
Ｐ設定コマンドが入力されると、ＷＰ信号を非アクティ
ブにし、ＷＰ信号が非アクティブである場合にＷＰ解除
コマンドが入力されると、ＷＰ信号をアクティブにす
る。

【００３５】また、上記構成により、ＷＰ設定コマンド
判定手段は、外部から入力される特定のデータのみによ
ってＷＰ設定コマンドを判定するので、コマンド体系を
簡略化することができる。

【００３６】さらに、上記構成により、ＷＰ設定コマン
ド判定手段は、２回のバスサイクルによって外部から特
定のデータやアドレスが入力された場合にＷＰ設定コマ
ンドを判定するので、１回のバスサイクルのみで判定す
る場合に比べ、偶然にＷＰ設定コマンドが入力される危
険を低減させると共に、３回以上のバスサイクルによっ
て判定する場合に比べ、コマンドの実行時間を短縮させ
ることができる。

【００３７】さらに、上記構成により、ＷＰ設定コマン
ド判定手段は、２回のバスサイクルによって外部から入
力される特定のデータのみによりＷＰ設定コマンドを判
定するので、コマンド体系を簡略化すると共に回路構成
も簡易化することができる。さらに、上記構成により、
ＷＰ設定コマンド判定手段は、２回目のバスサイクルで
特定のアドレスの入力も考慮してＷＰ設定コマンドを判
定するので、偶然にＷＰ設定コマンドが入力される危険
を低減させることができる。

【００３８】さらに、上記構成により、ＷＰ設定コマン
ド判定手段は、１回目のバスサイクルで特定のアドレス
の入力も考慮してＷＰ設定コマンドを判定するので、偶
然にＷＰ設定コマンドが入力される危険を低減させるこ
とができる。

【００３９】さらに、上記構成により、ＷＰ設定コマン
ド判定手段は、１回目と２回目のバスサイクルで特定の
アドレスの入力も考慮してＷＰ設定コマンドを判定する
ので、偶然にＷＰ設定コマンドが入力される危険をほと
んどなくすことができる。

【００４０】さらに、上記構成により、ＷＰ設定コマン
ド判定手段を簡単な回路の組み合わせによって構成する
ことができる。

【００４１】さらに、上記構成により、ＷＰ解除コマン
ド判定手段は、外部から入力される特定のデータのみに
よってＷＰ解除コマンドを判定するので、コマンド体系
を簡略化することができる。

【００４２】さらに、上記構成により、ＷＰ解除コマン
ド判定手段は、２回のバスサイクルによって外部から特
定のデータやアドレスが入力された場合にＷＰ解除コマ
ンドを判定するので、１回のバスサイクルのみで判定す
る場合に比べ、偶然にＷＰ解除コマンドが入力される危
険を低減させると共に、３回以上のバスサイクルによっ
て判定する場合に比べ、コマンドの実行時間を短縮させ
ることができる。

【００４３】さらに、上記構成により、ＷＰ解除コマン
ド判定手段は、２回のバスサイクルによって外部から入
力される特定のデータのみによりＷＰ解除コマンドを判
定するので、コマンド体系を簡略化すると共に回路構成
も簡易化することができる。さらに、上記構成により、
ＷＰ解除コマンド判定手段は、２回目のバスサイクルで
特定のアドレスの入力も考慮してＷＰ解除コマンドを判
定するので、偶然にＷＰ解除コマンドが入力される危険
を低減させることができる。

【００４４】さらに、上記構成により、ＷＰ解除コマン
ド判定手段は、１回目のバスサイクルで特定のアドレス
の入力も考慮してＷＰ解除コマンドを判定するので、偶
然にＷＰ解除コマンドが入力される危険を低減させるこ
とができる。

【００４５】さらに、上記構成により、ＷＰ解除コマン
ド判定手段は、１回目と２回目のバスサイクルで特定の
アドレスの入力も考慮してＷＰ解除コマンドを判定する
ので、偶然にＷＰ解除コマンドが入力される危険をほと
んどなくすことができる。

【００４６】さらに、上記構成により、ＷＰ解除コマン
ド判定手段を簡単な回路の組み合わせによって構成する
ことができる。

【００４７】さらに、上記構成により、ＷＰ信号発生手
段が電源投入時やシステムのリセット時にＷＰ信号を強
制的にアクティブにするので、以前に保護状態を設定し
たことを忘れて誤ってこのデータを破損してしまうよう
な間違いをなくすことができる。

【００４８】さらに、上記構成により、保護状態設定コ
マンドが入力されるとＷＰ信号も自動的にアクティブに
なるので、保護状態設定コマンドの発行後にＷＰ信号を
アクティブにするコマンドの発行を忘れて保護状態を設
定したデータを破損してしまうようなおそれがなくな
る。

【００４９】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００５０】図１〜図６は本発明の第１実施形態を示す
ものであって、図１はＷＰ信号発生回路の構成を示すブ
ロック図、図２は不揮発性半導体記憶装置の構成を示す
ブロック図、図３はＷＰ信号ラッチ回路の具体的構成を
示すブロック図、図４はデータラッチ回路の具体的構成
を示すブロック図、図５は第１データ比較回路の具体的
構成を示すブロック図、図６はＷＰ信号発生回路の動作
を示すタイムチャートである。

【００５１】本実施形態は、メモリセルとしてフラッシ
ュメモリを用いた不揮発性半導体記憶装置について説明
する。この不揮発性半導体記憶装置は、図２に示すよう
に、メモリセルアレイがＮ個の消去ブロック（セクタ）
１に分割されている。各消去ブロック１は、それぞれ同
じ数の複数のメモリセルからなる。これらの各消去ブロ
ック１には、それぞれ不揮発性のメモリセルを用いた保
護状態(Block Protect)設定部２が設けられている。ラ
イトステートマシン３は、これらの消去ブロック１内の
メモリセルにデータを書き込むための書き込み（プログ
ラム）動作や、このメモリセルのデータを消去ブロック
１単位で消去するための消去動作などを実行する回路で
ある。そして、書き込み動作や読み出し動作などの場合
には、外部から入力されたアドレスに基づいて、行デコ
ーダ／センス回路４の行デコーダがワード線を選択する
と共に、列デコーダ５がビット線を選択することによ
り、これらの消去ブロック１内のメモリセルを特定す
る。この際、行デコーダ／センス回路４のセンス回路
は、列デコーダ５が選択したビット線をセンスする。ま
た、消去動作の場合には、外部から入力されたアドレス
に基づいて、ブロック選択回路６が消去を行う消去ブロ
ック１を特定する。

【００５２】消去／書き込み電圧発生回路７は、外部か
ら供給される電源電圧ＶCCに基づいて高電圧（１２Ｖ）
を発生する昇圧回路であり、この高電圧をライトステー
トマシン３に供給することによりフラッシュメモリの消
去動作と書き込み動作が実行される。なお、本実施形態
のフラッシュメモリが負ゲート消去を行うタイプのもの
である場合には、この消去／書き込み電圧発生回路７
は、高電圧に代えて負電圧を発生させる。

【００５３】コマンドステートマシン８は、外部から入
力されたチップイネーブル信号ＣＥバーとライトイネー
ブル信号ＷＥバーとデータとアドレスによってコマンド
の種類を判定する回路である。チップイネーブル信号Ｃ
Ｅバーは、当該不揮発性半導体記憶装置へのアクセスの
有無を示す制御信号であり、これがアクティブ（Ｌレベ
ル）の場合にのみコマンドステートマシン８が動作す
る。ライトイネーブル信号ＷＥバーは、書き込みと読み
出しの区別を行う制御信号であり、これがアクティブ
（Ｌレベル）の場合にはバスサイクルが書き込みサイク
ルとなる。データは、メモリセルに書き込むためのデー
タとして行デコーダ／センス回路４に送られると共に、
コマンド用としてこのコマンドステートマシン８に送ら
れる。アドレスは、データを書き込むメモリセルや消去
を行う消去ブロック１を特定するために行デコーダ／セ
ンス回路４や列デコーダ５に送られると共に、コマンド
用としてこのコマンドステートマシン８に送られる。コ
マンドステートマシン８は、１回〜３回程度のバスサイ
クルの間に、これらライトイネーブル信号ＷＥバーがア
クティブであるかどうかを検出すると共に、データの値
と場合によってアドレスの値が所定値であるかどうかを
検出することによりコマンドを判定する。判定されたコ
マンドは、ライトステートマシン３に送られ、これによ
って書き込み動作や消去動作などが実行される。また、
このコマンドステートマシン８には、外部から入力され
たリセット信号により、電源投入時やシステムのリセッ
ト時に初期化が行われるようになっている。

【００５４】上記コマンドステートマシン８が判定する
コマンドの一部を表１に示す。

【００５５】

【表１】

【００５６】なお、ここで示すコマンドは、バスサイク
ルが全て書き込みサイクルの場合のもののみを示し、各
バスサイクルでは、チップイネーブル信号ＣＥバーとラ
イトイネーブル信号ＷＥバーは共にアクティブ（Ｌレベ
ル）になるものとする。この表１において、１回目の書
き込みサイクルで送られて来たデータが４０Ｈ（「Ｈ」
は数値が１６進表記であることを示す。また、以降も同
様である）であった場合には、データ書き込みコマンド
であると判定し、２回目の書き込みサイクルで送られて
来た書き込みアドレスＷＡと書き込みデータＷＤに基づ
いてライトステートマシン３に書き込み動作を実行させ
る。また、１回目の書き込みサイクルと２回目の書き込
みサイクルで送られて来たデータがそれぞれ２０ＨとＤ
０Ｈであった場合には、ブロック消去コマンドであると
判定し、２回目の書き込みサイクルで送られて来た消去
ブロックアドレスＢＡに基づいてライトステートマシン
３に消去動作を実行させる。さらに、１回目の書き込み
サイクルと２回目の書き込みサイクルで送られて来たデ
ータがそれぞれ７７ＨとＤ０Ｈであった場合には、ロッ
クブロックコマンド（保護状態設定コマンド）であると
判定し、２回目の書き込みサイクルで送られて来たロッ
クブロックアドレスＢＡに基づいてライトステートマシ
ン３により、当該消去ブロック１の保護状態設定部２に
保護状態を設定させる。なお、コマンドステートマシン
８におけるこれらの動作は、従来例で示した不揮発性半
導体記憶装置と同じである。

【００５７】上記コマンドステートマシン８には、ＷＰ
信号発生回路９が設けられている。ＷＰ信号発生回路９
は、ＷＰ信号を発生させてライトステートマシン３に送
る回路である。ライトステートマシン３は、このＷＰ信
号がアクティブ（Ｈレベル）な場合に、各消去ブロック
１の保護状態設定部２に設定された保護状態を有効なも
のとして取り扱う。即ち、表２に示すように、

【００５８】

【表２】

【００５９】ＷＰ信号がＨレベルの場合にのみ、保護状
態を設定された消去ブロック１への消去動作と書き込み
動作を禁止し、その他の場合には全て消去／書き込み動
作を実行可能とする。

【００６０】ＷＰ信号発生回路９は、図１に示すよう
に、ＷＰ信号発生部９ａとＷＰ解除コマンド判定部９ｂ
とで構成されている。ＷＰ信号発生部９ａは、ＷＰ信号
ラッチ回路１１からＷＰ信号を出力するようになってい
る。ＷＰ信号ラッチ回路１１は、図３に示すように、フ
リップフロップ回路を構成する２個のインバータ１１
ａ，１１ｂと、このインバータ１１ａの出力を反転して
ＷＰ信号として出力する１個のインバータ１１ｃと、ゲ
ートがそれぞれセット端子とリセット端子に接続された
２個のＮチャンネルのＭＯＳ・ＦＥＴ１１ｄ，１１ｅと
からなる。したがって、セット端子がＨレベルになる
と、ＭＯＳ・ＦＥＴ１１ｄがＯＮとなるので、インバー
タ１１ａの出力がＬレベルとなりインバータ１１ｃから
出力されるＷＰ信号がＨレベルとなって、セット端子が
Ｌレベルに戻った後もこの状態が維持される。また、リ
セット端子がＨレベルになると、ＭＯＳ・ＦＥＴ１１ｅ
がＯＮとなるので、インバータ１１ａの出力がＨレベル
となりインバータ１１ｃから出力されるＷＰ信号がＬレ
ベルとなって、リセット端子がＬレベルに戻った後もこ
の状態が維持される。図１に示すように、このＷＰ信号
ラッチ回路１１のセット端子には、ＯＲ回路１２を介し
てロック信号とリセット信号が入力されると共に、リセ
ット端子には、ＷＰ解除コマンド判定部９ｂの出力が入
力されるようになっている。ロック信号は、コマンドス
テートマシン８が上記ロックブロックコマンドを判定し
た場合にＨレベルとなる信号である。このため、外部か
らの操作によりいずれかの消去ブロック１の保護状態設
定部２に保護状態が設定されると、ＷＰ信号ラッチ回路
１１がセットされてＷＰ信号がアクティブ（Ｈレベル）
となるので、この保護状態が自動的に有効になる。ま
た、リセット信号は、電源投入時やシステムのリセット
時にＨレベルとなる信号である。このため、電源投入時
やシステムのリセット時には、ＷＰ信号ラッチ回路１１
がセットされてＷＰ信号がアクティブ（Ｈレベル）とな
るので、以前に保護状態設定部２に設定されていた保護
状態が自動的に有効になる。

【００６１】ＷＰ解除コマンド判定部９ｂは、外部から
入力されたデータをタイミング信号φ1によってデータ
ラッチ回路１３にラッチするようになっている。タイミ
ング信号φ1は、図６に示すように、ライトイネーブル
信号ＷＥバーを反転させた信号であり、各書き込みサイ
クルの前半（時刻ｔ1〜ｔ2，ｔ3〜ｔ4）に一旦Ｈレベル
となり、後半（時刻ｔ2〜ｔ3，ｔ4〜ｔ5）にＬレベルに
戻る。データラッチ回路１３は、図４に示すように、フ
リップフロップ回路を構成する２個のインバータ１３
ａ，１３ｂと、このインバータ１３ａの出力を反転する
１個のインバータ１３ｃと、ゲートにタイミング信号φ
1またはこのタイミング信号φ1をインバータ１３ｄで反
転させた信号が入力されるようになった２個ずつのＮチ
ャンネルのＭＯＳ・ＦＥＴ１３ｅ，１３ｆとＰチャンネ
ルのＭＯＳ・ＦＥＴ１３ｇ，１３ｈからなる１ビットの
ラッチ回路をデータのビット幅の数だけ併設した回路で
ある。したがって、図６に示すように、各書き込みサイ
クルの前半にタイミング信号φ1がＨレベルになると、
ＭＯＳ・ＦＥＴ１３ｅ，１３ｈがＯＮとなり、データの
各ビットがそれぞれフリップフロップ回路に入力され
る。また、書き込みサイクルの後半にタイミング信号φ
1がＬレベルに戻ると、ＭＯＳ・ＦＥＴ１３ｅ，１３ｈ
がＯＦＦに戻り、直前に入力されたデータの各ビットが
それぞれフリップフロップ回路にラッチされると共に、
ＭＯＳ・ＦＥＴ１３ｆ，１３ｇがＯＮとなるので、この
ラッチされたデータの各ビットが出力される。

【００６２】図１に示すように、データラッチ回路１３
でラッチされたデータは、第１データ比較回路１４と第
２データ比較回路１５にそれぞれ入力される。第１デー
タ比較回路１４は、図５に示すように、データのビット
幅の数と同じ個数のＥＸ−ＮＯＲ回路１４ａと、これら
全てのＥＸ−ＮＯＲ回路１４ａの出力の論理積を取る１
個の多入力ＡＮＤ回路１４ｂとからなる回路である。な
お、本実施形態では、データとアドレスが共に８ビット
の例を示すので、図５では、８個のＥＸ−ＮＯＲ回路１
４ａを設けた場合を示している。各ＥＸ−ＮＯＲ回路１
４ａは、２方の入力の論理レベルが一致した場合にのみ
Ｈレベルを出力する排他的論理和回路である。これらの
ＥＸ−ＮＯＲ回路１４ａの一方の入力端子には、データ
ラッチ回路１３が出力するデータの各ビットが入力さ
れ、他方の入力端子には、予め設定された比較値の各ビ
ットが入力される。したがって、このデータと比較値の
各ビットが全部一致すると、全てのＥＸ−ＮＯＲ回路１
４ａの出力がＨレベルとなるので、多入力ＡＮＤ回路１
４ｂから出力される比較結果もＨレベルとなる。しか
し、データと比較値が１ビットでも相違すると、いずれ
かのＥＸ−ＮＯＲ回路１４ａの出力がＬレベルとなるの
で、多入力ＡＮＤ回路１４ｂから出力される比較結果も
Ｌレベルとなる。図１に示す第２データ比較回路１５
も、この図５に示した第１データ比較回路１４と同様の
構成である。ただし、第１データ比較回路１４は、比較
値として４７Ｈを設定しているので、入力されたデータ
がこの４７Ｈである場合にのみ比較結果としてＨレベル
を出力し、第２データ比較回路１５は、比較値としてＤ
０Ｈを設定しているので、入力されたデータがこのＤ０
Ｈである場合にのみ比較結果としてＨレベルを出力す
る。

【００６３】上記第１データ比較回路１４から出力され
た比較結果は、比較結果ラッチ回路１６のセット端子に
入力される。比較結果ラッチ回路１６は、図３に示した
ＷＰ信号ラッチ回路１１と同様の構成の回路である。し
たがって、図６に示すように、１回目の書き込みサイク
ルの時刻ｔ2に、データラッチ回路１３が４７Ｈのデー
タをラッチすることにより第１データ比較回路１４の比
較結果がＨレベルになると、少し遅れてこの比較結果ラ
ッチ回路１６が出力する前回比較結果φAがＨレベルに
なる。また、比較結果ラッチ回路１６のリセット端子に
は、カウンタ回路１７が出力するカウントアップ信号φ
Bが入力されるようになっている。カウンタ回路１７
は、この比較結果ラッチ回路１６が出力する前回比較結
果φAがＨレベルである間にＡＮＤ回路１８を介してタ
イミング信号φ1を入力し、このタイミング信号φ1の立
ち上がりを２回カウントする回路であり、２回のカウン
トを行うと、出力のカウントアップ信号φBをＨレベル
にするようになっている。したがって、図６に示すよう
に、時刻ｔ2の少し後に前回比較結果φAがＨレベルにな
ると、カウンタ回路１７がタイミング信号φ1の立ち上
がりを時刻ｔ3と時刻ｔ5でカウントし、この時刻ｔ5に
２回目のカウントが行われるとカウントアップ信号φB
がＨレベルになるので、これより少し遅れて比較結果ラ
ッチ回路１６が出力する前回比較結果φAがＬレベルに
戻る。

【００６４】図１に示すように、上記ＷＰ解除コマンド
判定部９ｂは、外部から入力されたアドレスをタイミン
グ信号φ1によってアドレスラッチ回路１９にラッチす
るようになっている。アドレスラッチ回路１９は、図４
に示したデータラッチ回路１３と同様の構成の回路であ
り、図６に示す１回目の書き込みサイクルの時刻ｔ2と
２回目の書き込みサイクルの時刻ｔ4にアドレスをラッ
チして出力する。このアドレスラッチ回路１９がラッチ
したアドレスは、アドレス比較回路２０に送られる。ア
ドレス比較回路２０は、図５に示した第１データ比較回
路１４や第２データ比較回路１５と同様の構成の回路で
あるが、比較値としてＦＦＨが設定されているので、入
力されたアドレスがこのＦＦＨである場合にのみ比較結
果としてＨレベルを出力する。

【００６５】上記比較結果ラッチ回路１６が出力する前
回比較結果φAと第２データ比較回路１５が出力する比
較結果とアドレス比較回路２０が出力する比較結果は、
３入力ＡＮＤ回路２１に入力され、この３入力ＡＮＤ回
路２１の出力が上記ＷＰ信号発生部９ａにおけるＷＰ信
号ラッチ回路１１のリセット端子に入力されるようにな
っている。したがって、図６に示すように、１回目の書
き込みサイクルで４７Ｈのデータが入力されることによ
り時刻ｔ2の少し後に前回比較結果φAがＨレベルにな
り、２回目の書き込みサイクルでＤ０ＨのデータとＦＦ
Ｈのアドレスが入力されることにより時刻ｔ4に第２デ
ータ比較回路１５とアドレス比較回路２０の比較結果が
Ｈレベルになると、３入力ＡＮＤ回路２１の出力がＨレ
ベルになってＷＰ信号ラッチ回路１１がリセットされＷ
Ｐ信号が非アクティブ（Ｌレベル）となるので、保護状
態設定部２に設定されていた保護状態が無効となる。な
お、この３入力ＡＮＤ回路２１の出力は、時刻ｔ5以降
に前回比較結果φAがＬレベルに戻ることによりＬレベ
ルとなるが、ＷＰ信号ラッチ回路１１は、これ以降もセ
ット端子にＨレベルが入力されるまでＷＰ信号のＬレベ
ルを維持する。

【００６６】上記構成の不揮発性半導体記憶装置は、コ
マンドステートマシン８に設けられたＷＰ信号発生回路
９によって表３に示すＷＰ解除コマンドが判定される。

【００６７】

【表３】

【００６８】即ち、各バスサイクルは、チップイネーブ
ル信号ＣＥバーとライトイネーブル信号ＷＥバーを共に
アクティブ（Ｌレベル）にして書き込みサイクルとし、
１回目の書き込みサイクルで４７Ｈのデータが入力され
ると共に、２回目の書き込みサイクルでＦＦＨのアドレ
スとＤ０Ｈのデータが入力された場合にＷＰ解除コマン
ドが判定されて、ＷＰ信号発生回路９から出力されるＷ
Ｐ信号が非アクティブ（Ｌレベル）となる。この際、１
回目の書き込みサイクルで入力されるアドレスはコマン
ドの判定対象とはならないので、任意のアドレスとする
ことができる。このようにＷＰ信号がＬレベルになる
と、保護状態設定部２に設定されていた保護状態が無効
となるので、表２に示したように、これ以降は保護状態
設定部２の設定にかかわらず任意の消去ブロック１の消
去／書き込み動作が実行可能となる。

【００６９】以上説明したように、本実施形態の不揮発
性半導体記憶装置は、消去ブロック１の消去／書き込み
動作を禁止する保護状態を有効にするためのＷＰ信号を
コマンドステートマシン８内に設けたＷＰ信号発生回路
９によって発生させ、ＷＰ解除コマンドによってこのＷ
Ｐ信号を非アクティブ（Ｌレベル）にすることができる
ので、外部からライトプロテクト信号ＷＰバーを入力す
るためのＷＰバー入力端子を設ける必要がなくなる。ま
た、ロックブロックコマンドにより消去ブロック１の保
護状態設定部２に保護状態を設定すれば、自動的にＷＰ
信号もアクティブになるので、従来のようにロックブロ
ックコマンドの発行後にライトプロテクト信号ＷＰバー
をアクティブにするのを忘れて重要なデータなどが破壊
されるというようなおそれもなくなる。さらに、電源投
入時やシステムのリセット時にもＷＰ信号が強制的にア
クティブとなるので、以前に保護状態を設定したことを
忘れ誤ってデータなどを破壊するというようなおそれも
なくなる。

【００７０】ここで、表１や表３に示したコマンドは、
システムのＣＰＵなどから見れば、不揮発性半導体記憶
装置に対して連続して２回の書き込み命令を実行してい
るにすぎない。したがって、プログラムの作成ミスや実
行プログラムが暴走したような場合には、偶然にＷＰ解
除コマンドが発行され、さらにデータ書き込みコマンド
やブロック消去コマンドが発行される危険が全くないと
はいえない。そして、このような場合には、ロックブロ
ックコマンドにより特定の消去ブロック１の保護状態設
定部２を保護状態に設定すると共にＷＰ信号をアクティ
ブ（Ｈレベル）にして保護状態を有効にしていたとして
も、この消去ブロック１に格納していた重要なデータや
プログラムが破壊されるおそれがある。これに対して、
外部からライトプロテクト信号ＷＰバーを入力するため
のＷＰバー入力端子を設けた従来の不揮発性半導体記憶
装置では、ハードウエア的にこのＷＰバー入力端子をア
クティブ（Ｌレベル）に設定しておけば、このような偶
然による破壊を確実に防止することができる。そこで、
本実施形態では、２回の書き込みサイクルの特定のデー
タの組み合わせに加えて、２回目の書き込みサイクルで
は特定のアドレスが入力された場合にのみＷＰ解除コマ
ンドを判定するようにしている。このように２つのデー
タに１つのアドレスを加えてＷＰ解除コマンドの判定を
行うと、これらがＷＰ解除コマンドと同じ値を同じ順序
で連続して発行される確率は極めて低くなるので、実用
上はこのような偶然による破壊を被るおそれはほとんど
ない。ところで、上記ＷＰ解除コマンドは、表４に示す
第１コマンド例のように、２回目の書き込みサイクルに
おいてもアドレスを無視しデータのみにより判定するよ
うに定めることができる。

【００７１】

【表４】

【００７２】この第１コマンド例は、上記のような偶然
による破壊があまり問題とならないような場合に利用で
き、これによってＷＰ信号発生回路９におけるアドレス
ラッチ回路１９やアドレス比較回路２０などが不要とな
り回路を簡易化すると共に、コマンド体系が複雑化する
のを防止することができる。また、このＷＰ解除コマン
ドは、表４の第２コマンド例のように、２回目ではなく
１回目の書き込みサイクルでアドレスがＦＦＨであるか
どうかを判断して判定したり、第３コマンド例のよう
に、１回目と２回目の双方の書き込みサイクルでアドレ
スがＦＦＨであるかどうかを判断して判定することもで
きる。第３コマンド例では、別途設けたＡＮＤ回路によ
って第１データ比較回路１４とアドレス比較回路２０の
比較結果の論理積を取り、この結果を比較結果ラッチ回
路１６のセット端子に入力するだけでよく、これによっ
て偶然によるデータの破壊の確率を上記実施形態の場合
よりも低下させることができる。

【００７３】さらに、上記ＷＰ解除コマンドは、２回の
書き込みサイクルで送られて来るデータやアドレスによ
り判定を行ったが、偶然による破壊がほとんど問題とな
らない場合には、１回の書き込みサイクルで送られて来
るデータまたはこのデータとアドレスの組み合わせによ
り判定を行うこともできる。また、これとは逆に、３回
以上の書き込みサイクルで送られて来るデータまたはこ
のデータとアドレスの組み合わせにより判定を行うこと
もでき、このように書き込みサイクル数を増やせば偶然
による破壊の確率をさらに低下させることができる。た
だし、書き込みサイクル数が増加すれば、回路構成が複
雑になるだけでなく、コマンドの実行時間が長くなり使
い勝手も悪くなるという欠点が生じる。

【００７４】図７〜図８は本発明の第２実施形態を示す
ものであって、図７はＷＰ信号発生回路の構成を示すブ
ロック図、図８はＷＰ信号発生回路の動作を示すタイム
チャートである。なお、第１実施形態で示したものと同
様の機能を有する構成部材には同じ番号を付記して説明
を省略する。

【００７５】上記第１実施形態では、一旦ＷＰ解除コマ
ンドでＷＰ信号が非アクティブになると、ロックブロッ
クコマンドによって新たな保護状態を設定するか、また
は、システムをリセットしたり電源を再投入しなけれ
ば、このＷＰ信号をアクティブにすることができなかっ
た。そこで、本実施形態では、ＷＰ信号をアクティブに
するためだけのＷＰ設定コマンドを独立して設けた不揮
発性半導体記憶装置について説明する。

【００７６】本実施形態の不揮発性半導体記憶装置の全
体構成は、図２に示した第１実施形態の場合と同じであ
る。しかし、図７に示すように、ＷＰ信号発生回路９に
は、ＷＰ信号発生部９ａとＷＰ解除コマンド判定部９ｂ
に加えて、ＷＰ設定コマンド判定部９ｃが設けられてい
る。ＷＰ信号発生部９ａとＷＰ解除コマンド判定部９ｂ
の構成は、図１に示した第１実施形態と同じである。ま
た、ＷＰ設定コマンド判定部９ｃは、ＷＰ解除コマンド
判定部９ｂとほぼ同じ構成を成していて、第１データ比
較回路１４に比較値として設定される値が５７Ｈである
ことだけが相違する。そして、このＷＰ設定コマンド判
定部９ｃの３入力ＡＮＤ回路２１の出力は、ロック信号
とリセット信号と共に、ＷＰ信号発生部９ａのＯＲ回路
１２に入力されるようになっている。

【００７７】上記ＷＰ信号発生回路９は、第１実施形態
と同様にＷＰ解除コマンド判定部９ｂが表３に示したＷ
Ｐ解除コマンドを判定してＷＰ信号を非アクティブにす
るだけでなく、ＷＰ設定コマンド判定部９ｃが表５に示
すＷＰ設定コマンドを判定してＷＰ信号をアクティブに
することができる。

【００７８】

【表５】

【００７９】即ち、ＷＰ設定コマンド判定部９ｃは、図
８に示すように、時刻ｔ11に１回目の書き込みサイクル
として、チップイネーブル信号ＣＥバーとライトイネー
ブル信号ＷＥバーが共にアクティブ（Ｌレベル）になっ
てから５７Ｈのデータが入力されると、時刻ｔ12でのタ
イミング信号φ1の立ち下がりによってデータラッチ回
路１３がこの５７Ｈのデータをラッチするので、第１デ
ータ比較回路１４の比較結果がＨレベルになり、少し遅
れて比較結果ラッチ回路１６が出力する前回比較結果φ
AがＨレベルになる。また、時刻ｔ13に２回目の書き込
みサイクルとして、チップイネーブル信号ＣＥバーとラ
イトイネーブル信号ＷＥバーが共にアクティブになって
からＦＦＨのアドレスとＤ０Ｈのデータが入力される
と、時刻ｔ14でのタイミング信号φ1の立ち下がりによ
ってアドレスラッチ回路１９とデータラッチ回路１３が
これらＦＦＨのアドレスとＤ０Ｈのデータをそれぞれラ
ッチするので、アドレス比較回路２０と第２データ比較
回路１５の比較結果が共にＨレベルになる。ところで、
このとき第１データ比較回路１４の比較結果はＬレベル
になるが、比較結果ラッチ回路１６は、時刻ｔ15にカウ
ンタ回路１７から出力されるカウントアップ信号φBが
Ｈレベルとなってリセットされるまで、前回比較結果φ
AのＨレベルの出力を維持する。したがって、時刻ｔ14
〜ｔ15の間は、この比較結果ラッチ回路１６と第２デー
タ比較回路１５とアドレス比較回路２０の出力が全てＨ
レベルとなるので、３入力ＡＮＤ回路２１の出力もＨレ
ベルとなる。そして、これによってＷＰ設定コマンド判
定部９ｃの出力がＨレベルとなるので、ＷＰ信号発生部
９ａのＯＲ回路１２を介してＷＰ信号ラッチ回路１１が
セットされ、ＷＰ信号がアクティブ（Ｈレベル）とな
る。

【００８０】この結果、本実施形態のＷＰ信号発生回路
９は、第１実施形態の場合と同様に、１回目の書き込み
サイクルで４７Ｈのデータが入力されると共に、２回目
の書き込みサイクルでＦＦＨのアドレスとＤ０Ｈのデー
タが入力された場合に、ＷＰ解除コマンドであると判定
するので、ＷＰ信号が非アクティブ（Ｌレベル）とな
る。すると、保護状態設定部２に設定されていた保護状
態が無効となるため、表２に示したように、これ以降は
保護状態設定部２の設定にかかわらず任意の消去ブロッ
ク１の消去／書き込み動作が実行可能となる。また、こ
の後に、１回目の書き込みサイクルで５７Ｈのデータが
入力されると共に、２回目の書き込みサイクルでＦＦＨ
のアドレスとＤ０Ｈのデータが入力されると、ＷＰ設定
コマンドであると判定するので、ＷＰ信号がアクティブ
（Ｈレベル）となる。すると、保護状態設定部２に設定
されていた保護状態が再び有効となるため、表２に示し
たように、これ以降は保護状態設定部２に保護状態が設
定された消去ブロック１の消去／書き込み動作が禁止さ
れる。

【００８１】以上説明したように、本実施形態の不揮発
性半導体記憶装置は、第１実施形態の場合と同様に、Ｗ
Ｐ信号をコマンドステートマシン８内に設けたＷＰ信号
発生回路９によって発生させるので、外部からライトプ
ロテクト信号ＷＰバーを入力するためのＷＰバー入力端
子を設ける必要がなくなる。また、ＷＰ解除コマンドに
よってＷＰ信号を非アクティブにするだけでなく、ＷＰ
設定コマンドによってこのＷＰ信号をアクティブにする
こともできる。しかも、ロックブロックコマンドにより
消去ブロック１の保護状態設定部２に保護状態を設定す
れば、自動的にＷＰ信号もアクティブになり、電源投入
時やシステムのリセット時にもＷＰ信号が強制的にアク
ティブになる。ただし、本実施形態の場合には、ＷＰ設
定コマンドが独立して設けられるので、ロックブロック
コマンドが入力されてもＷＰ信号が自動的にアクティブ
にはならないようにすることもできる。

【００８２】ところで、上記ＷＰ設定コマンドについて
も、表６に示す第１コマンド例のように、１回目と２回
目の書き込みサイクルで共にアドレスを無視しデータの
みにより判定するように定めることができる。

【００８３】

【表６】

【００８４】この第１コマンド例は、第１実施形態で説
明した実行プログラムの暴走などによる誤ったコマンド
操作があまり問題とならないような場合に利用でき、こ
れによってＷＰ信号発生回路９の回路構成とコマンド体
系を簡易化することができる。また、このＷＰ設定コマ
ンドは、表６の第２コマンド例のように、２回目ではな
く１回目の書き込みサイクルでアドレスがＦＦＨである
かどうかを判断して判定したり、第３コマンド例のよう
に、１回目と２回目の双方の書き込みサイクルでアドレ
スがＦＦＨであるかどうかを判断して判定することもで
きる。第３コマンド例では、誤ったコマンド操作の確率
を上記実施形態の場合よりも低下させることができる。

【００８５】さらに、上記ＷＰ設定コマンドは、２回の
書き込みサイクルで送られて来るデータやアドレスによ
り判定を行ったが、誤ったコマンド操作がほとんど問題
とならない場合には、１回の書き込みサイクルで送られ
て来るデータまたはこのデータとアドレスの組み合わせ
により判定を行うこともできる。また、これとは逆に、
３回以上の書き込みサイクルで送られて来るデータまた
はこのデータとアドレスの組み合わせにより判定を行う
こともでき、このように書き込みサイクル数を増やせば
誤ったコマンド操作の確率をさらに低下させることがで
きる。ただし、書き込みサイクル数が増加すれば、回路
構成が複雑になるだけでなく、コマンドの実行時間が長
くなり使い勝手も悪くなるという欠点が生じる。

【００８６】図９は本発明の第３実施形態を示すもので
あって、ＷＰ信号発生回路の構成を示すブロック図であ
る。なお、第１および第２実施形態で示したものと同様
の機能を有する構成部材には同じ番号を付記して説明を
省略する。

【００８７】上記第１および第２実施形態では、ＷＰ信
号をアクティブにするためのロックブロックコマンドや
ＷＰ設定コマンドと、ＷＰ信号を非アクティブにするた
めのＷＰ解除コマンドとを区別していたが、本実施形態
では、１つのＷＰ解除コマンドのトグル動作によってこ
のＷＰ信号を制御する場合について説明する。本実施形
態の不揮発性半導体記憶装置の全体構成は、図２に示し
た第１実施形態の場合と同じである。また、図９に示す
ように、本実施形態のＷＰ信号発生回路９におけるＷＰ
解除コマンド判定部９ｂも、図１に示した第１実施形態
の場合と同じ構成であり、同様にしてＷＰ解除コマンド
を判定する。しかし、ＷＰ信号発生部９ａは、第１実施
形態の場合と異なり、第１のフリップフロップ回路を構
成するインバータ３１およびＮＯＲ回路３２と、第２の
フリップフロップ回路を構成するインバータ３３および
ＮＯＲ回路３４と、このＮＯＲ回路３４の出力を反転し
てＷＰ信号として出力するインバータ３５と、２個のＮ
チャンネルのＭＯＳ・ＦＥＴ３６，３７と、ＷＰ解除コ
マンド判定部９ｂの３入力ＡＮＤ回路２１の出力を反転
するインバータ３８とからなる。また、ＮＯＲ回路３
２，３４の他方の入力にはリセット信号が入力される。

【００８８】上記構成のＷＰ信号発生部９ａは、通常時
は３入力ＡＮＤ回路２１の出力がＬレベルとなるので、
ＭＯＳ・ＦＥＴ３６がＯＦＦでＭＯＳ・ＦＥＴ３７がＯ
Ｎとなる。そして、電源投入時やシステムのリセット時
にリセット信号がＨレベルになると、ＮＯＲ回路３４が
Ｌレベルの出力を維持すると共に、インバータ３５から
出力されるＷＰ信号がアクティブ（Ｈレベル）となる。
また、この際、ＷＰ信号はＭＯＳ・ＦＥＴ３６を介して
ＮＯＲ回路３２に送られるので、このＮＯＲ回路３２の
出力はＬレベルとなる。

【００８９】ここで、ＷＰ解除コマンド判定部９ｂにＷ
Ｐ解除コマンドが入力されて３入力ＡＮＤ回路２１の出
力がＨレベルになると、ＭＯＳ・ＦＥＴ３７がＯＦＦと
なるので、ＮＯＲ回路３２のＬレベルの出力が維持され
ると共に、ＭＯＳ・ＦＥＴ３６がＯＮとなることによ
り、このＮＯＲ回路３２の出力のＬレベルがＮＯＲ回路
３４に入力される。すると、３入力ＡＮＤ回路２１の出
力がＬレベルに戻りＭＯＳ・ＦＥＴ３６がＯＦＦになっ
た後も、ＮＯＲ回路３４がＨレベルの出力を維持し、イ
ンバータ３５から出力されるＷＰ信号が非アクティブ
（Ｌレベル）に変わる。ただし、３入力ＡＮＤ回路２１
の出力がＬレベルに戻りＭＯＳ・ＦＥＴ３７がＯＮにな
ると、ＷＰ信号のＬレベルによりＮＯＲ回路３２の出力
はＨレベルとなる。

【００９０】また、ＷＰ解除コマンド判定部９ｂに再度
ＷＰ解除コマンドが入力されて３入力ＡＮＤ回路２１の
出力が再びＨレベルになると、ＭＯＳ・ＦＥＴ３７がＯ
ＦＦとなるので、ＮＯＲ回路３２のＨレベルの出力が維
持されると共に、ＭＯＳ・ＦＥＴ３６がＯＮとなること
により、このＮＯＲ回路３２の出力のＨレベルがＮＯＲ
回路３４に入力される。すると、３入力ＡＮＤ回路２１
の出力がＬレベルに戻りＭＯＳ・ＦＥＴ３６がＯＦＦに
なった後も、ＮＯＲ回路３４がＬレベルの出力を維持
し、インバータ３５から出力されるＷＰ信号が再びアク
ティブ（Ｈレベル）となる。そして、以降も同様にして
ＷＰ解除コマンドが入力されるたびに、ＷＰ信号のアク
ティブと非アクティブがトグル動作によって交互に入れ
変わる。

【００９１】以上説明したように、本実施形態の不揮発
性半導体記憶装置によれば、ＷＰ解除コマンドをＷＰ設
定コマンドと兼用することができるので、コマンド体系
を簡略化することができる。

【００９２】なお、上記第１〜第３実施形態では、ＷＰ
解除コマンドやＷＰ設定コマンドを判定するためのデー
タの値を４７Ｈや５７ＨとＤ０Ｈにしアドレスの値をＦ
ＦＨにしたが、本発明はこれらの値に限定されるもので
なく、他のコマンドについても同様である。また、上記
第１〜第３実施形態では、ＷＰ信号がＨレベルの場合に
アクティブとしたが、Ｌレベルの場合にアクティブとす
ることもでき、他の信号についても同様である。

【００９３】さらに、上記第１〜第３実施形態では、図
１０に示すような浮遊ゲート４２を備えたメモリセルに
よるフラッシュメモリについて例示したが、例えばゲー
ト酸化膜に強誘電体薄膜を用いたメモリセルを有する不
揮発性半導体記憶装置、または、ＤＲＡＭキャパシタの
容量部の酸化膜に強誘電体薄膜を用いたメモリセルを有
する不揮発性半導体記憶装置などについても同様に実施
することができる。強誘電体薄膜を用いた不揮発性半導
体記憶装置は、この強誘電体薄膜によるゲート酸化膜の
分極反転を利用してデータの記憶を行うので、従来のよ
うに極めて薄いトンネル酸化膜を用いる必要がなくな
り、さらに高集積化を図ることができるという利点があ
る。

【００９４】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、各消去ブロックなどに設定された保護
状態を有効にするためのＷＰ信号を内部で発生させると
共に、このＷＰ信号を外部からのコマンドなどによって
制御することにより、外部からライトプロテクト信号Ｗ
Ｐバーを入力するためのＷＰバー入力端子を設ける必要
がなくなり、既存のＥＰＲＯＭやＥＥＰＲＯＭなどとの
互換性を保って周辺回路を簡略化することができるよう
になる。また、このライトプロテクト信号ＷＰバーの設
定忘れなどにより誤って重要なデータなどが破壊される
ようなこともなくなる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すものであって、Ｗ
Ｐ信号発生回路の構成を示すブロック図である。

【図２】本発明の第１実施形態を示すものであって、不
揮発性半導体記憶装置の構成を示すブロック図である。

【図３】本発明の第１実施形態を示すものであって、Ｗ
Ｐ信号ラッチ回路の具体的構成を示すブロック図であ
る。

【図４】本発明の第１実施形態を示すものであって、デ
ータラッチ回路の具体的構成を示すブロック図である。

【図５】本発明の第１実施形態を示すものであって、第
１データ比較回路の具体的構成を示すブロック図であ
る。

【図６】本発明の第１実施形態を示すものであって、Ｗ
Ｐ信号発生回路の動作を示すタイムチャートである。

【図７】本発明の第２実施形態を示すものであって、Ｗ
Ｐ信号発生回路の構成を示すブロック図である。

【図８】本発明の第２実施形態を示すものであって、Ｗ
Ｐ信号発生回路の動作を示すタイムチャートである。

【図９】本発明の第３実施形態を示すものであって、Ｗ
Ｐ信号発生回路の構成を示すブロック図である。

【図１０】フラッシュメモリのメモリセルの構成を示す
回路図である。

【符号の説明】

１消去ブロック２保護状態設定部３ライトステートマシン８コマンドステートマシン９ＷＰ信号発生回路９ａＷＰ信号発生部９ｂＷＰ解除コマンド判定部９ｃＷＰ設定コマンド判定部１３データラッチ回路１４第１データ比較回路１６比較結果ラッチ回路１９アドレスラッチ回路２０アドレス比較回路２１３入力ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】電気的にデータの書き換えと消去が可能
な不揮発性半導体記憶装置において、所定の各アドレス領域について、それぞれ当該アドレス
領域内のデータの書き込みと消去を禁止するための保護
状態を設定することができる保護状態設定手段と、ＷＰ信号がアクティブである場合にのみ、該保護状態設
定手段が保護状態にあるデータの書き込み動作と消去動
作を禁止するデータ保護手段と、１回のバスサイクルによって外部から入力される特定の
データおよび／またはアドレス、または、２回以上のバ
スサイクルによって外部から入力される特定のデータお
よび／またはアドレスの組み合わせによりＷＰ設定コマ
ンドの入力を判定するＷＰ設定コマンド判定手段と、ＷＰ信号を発生するものであり、少なくとも該ＷＰ信号
が非アクティブである場合に、該ＷＰ設定コマンド判定
手段がＷＰ設定コマンドの入力を判定すると、該ＷＰ信
号をアクティブにするＷＰ信号発生手段とを備えた不揮
発性半導体記憶装置。
【請求項２】電気的にデータの書き換えと消去が可能
な不揮発性半導体記憶装置において、所定の各アドレス領域について、それぞれ当該アドレス
領域内のデータの書き込みと消去を禁止するための保護
状態を設定することができる保護状態設定手段と、ＷＰ信号がアクティブである場合にのみ、該保護状態設
定手段が保護状態にあるデータの書き込み動作と消去動
作を禁止するデータ保護手段と、１回のバスサイクルによって外部から入力される特定の
データおよび／またはアドレス、または、２回以上のバ
スサイクルによって外部から入力される特定のデータお
よび／またはアドレスの組み合わせによりＷＰ解除コマ
ンドの入力を判定するＷＰ解除コマンド判定手段と、ＷＰ信号を発生するものであり、少なくとも該ＷＰ信号
がアクティブである場合に、該ＷＰ解除コマンド判定手
段がＷＰ解除コマンドの入力を判定すると、該ＷＰ信号
を非アクティブにするＷＰ信号発生手段とを備えた不揮
発性半導体記憶装置。
【請求項３】電気的にデータの書き換えと消去が可能
な不揮発性半導体記憶装置において、所定の各アドレス領域について、それぞれ当該アドレス
領域内のデータの書き込みと消去を禁止するための保護
状態を設定することができる保護状態設定手段と、ＷＰ信号がアクティブである場合にのみ、該保護状態設
定手段が保護状態にあるデータの書き込み動作と消去動
作を禁止するデータ保護手段と、１回のバスサイクルによって外部から入力される特定の
データおよび／またはアドレス、または、２回以上のバ
スサイクルによって外部から入力される特定のデータお
よび／またはアドレスの組み合わせによりＷＰ設定コマ
ンドの入力を判定するＷＰ設定コマンド判定手段と、１回のバスサイクルによって外部から入力される特定の
データおよび／またはアドレス、または、２回以上のバ
スサイクルによって外部から入力される特定のデータお
よび／またはアドレスの組み合わせによりＷＰ解除コマ
ンドの入力を判定するＷＰ解除コマンド判定手段と、ＷＰ信号を発生するものであり、少なくとも該ＷＰ信号
が非アクティブである場合に、該ＷＰ設定コマンド判定
手段がＷＰ設定コマンドの入力を判定すると、該ＷＰ信
号をアクティブにし、少なくとも該ＷＰ信号がアクティ
ブである場合に、該ＷＰ解除コマンド判定手段がＷＰ解
除コマンドの入力を判定すると、該ＷＰ信号を非アクテ
ィブにするＷＰ信号発生手段とを備えた不揮発性半導体
記憶装置。
【請求項４】前記ＷＰ設定コマンド判定手段が、１回
のバスサイクルによって外部から入力される特定のデー
タ、または、２回以上のバスサイクルによって外部から
入力される特定のデータの組み合わせによりＷＰ設定コ
マンドの入力を判定する請求項１または請求項３記載の
不揮発性半導体記憶装置。
【請求項５】前記ＷＰ設定コマンド判定手段が、１回
目のバスサイクルによって外部から入力される特定のデ
ータおよび／またはアドレスと、２回目のバスサイクル
によって外部から入力される特定のデータおよび／また
はアドレスとの組み合わせによりＷＰ設定コマンドの入
力を判定する請求項１または請求項３記載の不揮発性半
導体記憶装置。
【請求項６】前記ＷＰ設定コマンド判定手段が、１回
目のバスサイクルによって外部から入力される特定のデ
ータと、２回目のバスサイクルによって外部から入力さ
れる特定のデータとの組み合わせによりＷＰ設定コマン
ドの入力を判定する請求項５記載の不揮発性半導体記憶
装置。
【請求項７】前記ＷＰ設定コマンド判定手段が、１回
目のバスサイクルによって外部から入力される特定のデ
ータと、２回目のバスサイクルによって外部から入力さ
れる特定のデータおよびアドレスとの組み合わせにより
ＷＰ設定コマンドの入力を判定する請求項５記載の不揮
発性半導体記憶装置。
【請求項８】前記ＷＰ設定コマンド判定手段が、１回
目のバスサイクルによって外部から入力される特定のデ
ータおよびアドレスと、２回目のバスサイクルによって
外部から入力される特定のデータとの組み合わせにより
ＷＰ設定コマンドの入力を判定する請求項５記載の不揮
発性半導体記憶装置。
【請求項９】前記ＷＰ設定コマンド判定手段が、１回
目のバスサイクルによって外部から入力される特定のデ
ータおよびアドレスと、２回目のバスサイクルによって
外部から入力される特定のデータおよびアドレスとの組
み合わせによりＷＰ設定コマンドの入力を判定する請求
項５記載の不揮発性半導体記憶装置。
【請求項１０】前記ＷＰ設定コマンド判定手段が、各
バスサイクル時に入力されるデータをラッチするデータ
ラッチ回路と、該データラッチ回路がラッチしたデータ
を特定のデータと比較するデータ比較回路と、該データ
比較回路の比較結果をラッチする比較結果ラッチ回路
と、各バスサイクル時に入力されるアドレスをラッチす
るアドレスラッチ回路と、該アドレスラッチ回路がラッ
チしたアドレスを特定のアドレスと比較するアドレス比
較回路と、２回目のバスサイクル以降における、該比較
結果ラッチ回路がラッチした前回比較結果がデータの一
致であり、該データ比較回路の比較結果がデータの一致
であり、かつ、該アドレス比較回路の比較結果がアドレ
スの一致である場合にＷＰ設定コマンドであると判定す
る論理回路とからなる請求項７記載の不揮発性半導体記
憶装置。
【請求項１１】前記ＷＰ解除コマンド判定手段が、１
回のバスサイクルによって外部から入力される特定のデ
ータ、または、２回以上のバスサイクルによって外部か
ら入力される特定のデータの組み合わせによりＷＰ解除
コマンドの入力を判定する請求項２〜３記載の不揮発性
半導体記憶装置。
【請求項１２】前記ＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよび／またはアドレスと、２回目のバスサイク
ルによって外部から入力される特定のデータおよび／ま
たはアドレスとの組み合わせによりＷＰ解除コマンドの
入力を判定する請求項２〜３記載の不揮発性半導体記憶
装置。
【請求項１３】前記ＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データと、２回目のバスサイクルによって外部から入力
される特定のデータとの組み合わせによりＷＰ解除コマ
ンドの入力を判定する請求項１２記載の不揮発性半導体
記憶装置。
【請求項１４】前記ＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データと、２回目のバスサイクルによって外部から入力
される特定のデータおよびアドレスとの組み合わせによ
りＷＰ解除コマンドの入力を判定する請求項１２記載の
不揮発性半導体記憶装置。
【請求項１５】前記ＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよびアドレスと、２回目のバスサイクルによっ
て外部から入力される特定のデータとの組み合わせによ
りＷＰ解除コマンドの入力を判定する請求項１２記載の
不揮発性半導体記憶装置。
【請求項１６】前記ＷＰ解除コマンド判定手段が、１
回目のバスサイクルによって外部から入力される特定の
データおよびアドレスと、２回目のバスサイクルによっ
て外部から入力される特定のデータおよびアドレスとの
組み合わせによりＷＰ解除コマンドの入力を判定する請
求項１２記載の不揮発性半導体記憶装置。
【請求項１７】前記ＷＰ解除コマンド判定手段が、各
バスサイクル時に入力されるデータをラッチするデータ
ラッチ回路と、該データラッチ回路がラッチしたデータ
を特定のデータと比較するデータ比較回路と、該データ
比較回路の比較結果をラッチする比較結果ラッチ回路
と、各バスサイクル時に入力されるアドレスをラッチす
るアドレスラッチ回路と、該アドレスラッチ回路がラッ
チしたアドレスを特定のアドレスと比較するアドレス比
較回路と、２回目のバスサイクル以降における、該比較
結果ラッチ回路がラッチした前回比較結果がデータの一
致であり、該データ比較回路の比較結果がデータの一致
であり、かつ、該アドレス比較回路の比較結果がアドレ
スの一致である場合にＷＰ解除コマンドであると判定す
る論理回路とからなる請求項１４記載の不揮発性半導体
記憶装置。
【請求項１８】前記ＷＰ信号発生手段が、電源投入時
およびシステムのリセット時にＷＰ信号をアクティブと
する請求項１〜１７のいずれかに記載の不揮発性半導体
記憶装置。
【請求項１９】１回のバスサイクルによって外部から
入力される特定のデータおよび／またはアドレス、また
は、２回以上のバスサイクルによって外部から入力され
る特定のデータおよび／またはアドレスの組み合わせに
より保護状態設定コマンドの入力を判定し、かつ、いず
れかのバスサイクルによって外部から入力されるアドレ
スにより保護状態を設定するアドレス領域を指定する保
護状態設定コマンド判定手段が設けられると共に、前記保護状態設定手段が、該保護状態設定コマンド判定
手段が保護状態設定コマンドの入力を判定した場合に、
指定されたアドレス領域について保護状態を設定するも
のであり、前記ＷＰ信号発生手段が、該保護状態設定コマンド判定
手段が保護状態設定コマンドの入力を判定した場合に、
ＷＰ信号をアクティブとする請求項１〜１８のいずれか
に記載の不揮発性半導体記憶装置。