JP2007157331A - 複合化フラッシュメモリ及びそれを搭載した携帯用機器 - Google Patents

Abstract

【課題】データの書込み又は消去をしながら読出しも同時に行えるようにする。
【解決手段】メモリ部としてフラッシュメモリ素子のメモリアレイからなる制御命令メモリ部１２Ａと、やはりフラッシュメモリ素子の小さなセクターサイズ群で構成されるデータメモリ部１２Ｂを備え、制御命令メモリ部１２Ａのアクセスを可能にするＰＦＥ信号とデータメモリ部１２Ｂのアクセスを可能にするＤＦＥ信号の切換えによって、選択されたメモリ部で使用される。ＤＦＥ信号によってデータメモリ部１２Ｂを選択して書込み又は消去が開始されると、その後はＤＦＥ信号とＰＦＥ信号を切り換えて制御命令メモリ部１２Ａのアクセスを可能にすることにより、制御命令メモリ部１２Ａの情報を読み出すことができるようになる。
【選択図】 図２

Description

本発明は、電子手帳、電話機、音声認識・記憶装置、コンピュータ等、信号処理回路の記憶装置や携帯用機器の記憶装置などに用いられるフラッシュメモリ装置に関するものである。

電気的に書換え及び消去可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の中で、フラッシュメモリ（フラッシュＥＥＰＲＯＭとも呼ばれる）が近年注目を浴び、業界全体で量産に向けた開発が盛んに行われている。フラッシュメモリは、製造過程でユーザの仕様に従って制御命令の情報を焼き付けていくマスクＲＯＭや紫外線で消去するＥＰＲＯＭとは異なり、電気的に書込み及び消去ができることから、マスクＲＯＭやＥＰＲＯＭに置き代わる製品として広く使用されようとしている。従来のＥＥＰＲＯＭは一般に単ビット消去を基本にしているのに対し、フラッシュメモリはブロック単位での消去を前提としており、使いにくい面もあるが、１ビットの単素子化やブロック消去等の採用により、ＤＲＡＭに匹敵するか、或いはそれ以上の集積度が期待できる次世代のメモリ装置として注目されており、その市場の大きさは計り知れない。

フラッシュメモリは、オンボード（実装状態）で書替えの必要な用途はもとより、ソフトのデバッグが出荷の寸前までできるという利便性からユーザに大きく支持されている。

フラッシュメモリに関して、これまでに各社から種々の構造・方式が提案されており、一般にフローティングゲート型の不揮発性メモリでは、絶縁体で囲まれたフローティングゲート中に電荷を保持し、コントロールゲートにバイアスをかけたときにソース・ドレイン間にチャネルが形成されるしきい値電圧が、フローティングゲート中の電荷量により変化することを利用してデータの記憶を行っているが、書込み、消去方法が各方式によって異なっている。

図１は従来のフラッシュメモリ装置の一例を示したものである。メモリ部として一つのメモリアレイ２が設けられている。メモリアレイ２は複数のセクターに分割されており、メモリ素子のデータの消去は、初めからセクター単位で、又は選択された複数のセクター間でセクター単位で順次に消去される。アドレス信号Ａ０〜Ａ１８はアドレスラッチ４を経てＸデコーダ６とＹデコーダ８に供給され、Ｘデコーダ６によりメモリアレイ２中のワードラインが選択され、Ｙデコーダ８によりＹゲート／センスアンプ１０を介してメモリアレイ２中のビット線が選択される。１４は書込みに用いられるプログラム電圧を発生する発生器であり、１６は消去時の消去電圧を発生する発生器であり、プログラム電圧と消去電圧はそれぞれデコーダ６，８とメモリアレイ２に供給される。

データの入出力に関し、データを一時ラッチするデータラッチ１８と、入出力バッファ２０が設けられている。

２２はタイマー、２４はシステム制御命令レジスタであり、電源としてＶｃｃとＧＮＤ電位が与えられ、制御命令として書込み動作の開始信号となるライトイネーブル信号（ＷＥ）、読出し動作の開始信号となる出力イネーブル信号（ＯＥ）、及びデバイスの選択信号であるチップイネーブル信号（ＣＥ）がシステム制御命令レジスタ２４に与えられ、システム制御命令レジスタ２４から各部の動作を決める信号が各部に与えられる。

フラッシュメモリは読出しに比べて書込みと消去に長い時間がかかる。そのため、オンボードでメモリアレイ２のデータ領域を書き換える場合、そのデータ領域の書込み又は消去の時間中にメモリアレイ２の他の領域から情報（例えばＣＰＵの制御情報など）を読み出すことができれば好都合であるが、図１のように単一のメモリアレイを備えている場合には不可能である。

メモリアレイとして標準品が使用されている場合、例えば今まで４Ｍビットの容量のフラッシュメモリを使っていたが、ソフトウエアが肥大化して４Ｍビットでは足りず、もう少しメモリ容量が必要であるという状況になると、次は８Ｍビットのフラッシュメモリを使用せざるを得ないことになる。これはユーザにとって大幅なコストアップとなる。このことはデータ格納用のメモリについても同様であり、必要以上の容量を持つことはユーザにとってはコストアップとなり、製造側にとっては原価アップとなる。

本発明の第１の目的は、データの書込み又は消去をしながら読出しも同時に行えるようにすることである。

本発明の第２の目的は、制御命令格納用のメモリ部とデータ格納用のメモリ部のサイズを自由に設計でき、所望のサイズの組合わせのフラッシュメモリを実現できるようにして、ユーザにとっても製造側にとっても経済的な容量サイズを持つフラッシュメモリを実現することである。

本発明の複合化フラッシュメモリは、フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なる。第１のメモリ部は、複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されているか、または複数個のメモリ素子からなるセクターに分割され、該セクターが最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでいる。そして、第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができるようになっている。

第１のメモリ部はデータ格納用のデータメモリ部であり、第２のメモリ部は制御命令格納用の制御命令メモリ部である

両メモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものであることが好ましい。これにより、両メモリ部を自由な大きさのメモリサイズに設計し、所望の容量サイズの組合せを実現することができるようになる。

メモリのデータの消去の際、従来はセクターを一つずつ消去する機能のほかに、複数のセクターを選択して順次消去するモードがあるが、いずれにしてもセクター単位で消去するので長時間かかってしまい、ユーザのニーズに合致しない場合がある。フラッシュメモリではチップ全体を一度に消去するモードもあるが、それではデータ部分で残したい情報まで消えてしまうという問題が生じる。

そこで、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えていることが好ましい。これにより、例えば携帯電話の電話番号帳のような細かいデータに対してはセクター単位で消去し、また例えば音声録音のような比較的大きなデータに対しては複数のセクターをまとめて同時に消去することにより高速に消去する、というように、用途に応じた消去モードを選択することができるようになる。

本発明では、フラッシュメモリ素子からなるメモリ部を制御命令メモリ部とデータメモリ部とに分け、データメモリ部を複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割するか、または複数個のメモリ素子からなるセクターに分割し、そのセクターが最小消去単位の均一なサイズのものとそれとはサイズの異なる消去単位のものとを含んでいるようにしたので、データメモリ部には音声データを初め、従来はＥＥＰＲＯＭに格納していたような電話番号帳や各種コードなど、ユーザのニーズにあった種類のデータを格納することができるようになる。

また、制御命令メモリ部とデータメモリ部がアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされるように切り換えて共用されるようにすれば、データメモリ部の書込み又は消去動作中に制御命令メモリ部の読出しを行なうことができるようになる。

両メモリ部を適当な大きさの単位に機能ブロック化することにより、両メモリ部を自由な大きさのメモリサイズに設計し、所望の容量サイズの組合せを実現することができるようになる。

また、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えているようにすれば、用途に応じた消去モードを選択することができるようになる。その結果、データメモリ部のある領域に対する消去を高速にできるようになり、ユーザの待ち時間を短縮することができるようになる。

図２は一実施例のブロック図である。図１と同じ機能をする部分には同一の符号を付す。
メモリ部として制御命令格納用の制御命令メモリ部１２Ａとデータ格納用のデータメモリ部１２Ｂを備えている。制御命令メモリ部１２Ａはフラッシュメモリ素子のメモリアレイであり、その容量は例えば４Ｍビットで、全体で１つのセクターを構成している。それに対し、データメモリ部１２Ｂもフラッシュメモリ素子のメモリアレイであるが、容量は例えば２.５Ｍビットであり、１２８バイト（１バイトは８ビット）のメモリ素子を１セクターとして、２５６０セクターに分割されている。セクターは消去の最小単位である。

アドレスラッチ４、Ｘデコーダ６及びＹデコーダ８は両メモリ部１２Ａ，１２Ｂのワードライン、データラインを選択する。また、制御命令メモリ部１２Ａのアクセスを可能にするＰＦＥ（プログラム・フラッシュ・イネーブル）信号とデータメモリ部１２Ｂのアクセスを可能にするＤＦＥ（データ・フラッシュ・イネーブル）信号を切り換えることによって、選択されるメモリ部を切り換える。

それぞれのメモリ部１２Ａ，１２Ｂには、ビット線を選択しセンスするＹゲート／センスアンプ１０Ａ，１０Ｂが設けられており、Ｙゲート／センスアンプ１０Ａ，１０Ｂはそれぞれデータラッチ１８Ａ，１８Ｂを介して入出力バッファ２０に接続されている。

プログラム電圧発生器１４からのプログラム時の電圧及び消去電圧発生器１６からの消去時に用いられる電圧は、それぞれデコーダ６，８及び両メモリ部１２Ａ，１２Ｂに供給される。

制御命令として、書込み動作の開始信号となるライトイネーブル信号（ＷＥ）と読出し動作の開始信号となる出力イネーブル信号（ＯＥ）の外に、図１のチップイネーブル信号（ＣＥ）に代るものとして、制御命令メモリ部１２Ａのアクセスを可能にするＰＦＥ信号とデータメモリ部１２Ｂのアクセスを可能にするＤＦＥ信号が用いられている。

３０は出力制御回路であり、デバイスが自動アルゴリズム実行中か終了したかをホストシステムに知らせる信号レディ／ビジィ（ＲＹ／ＢＹ）を発生する。

いずれのメモリ部１２Ａ，１２Ｂもメモリ素子をアクセスするためにＸデコーダ６とＹデコーダ８を別々にもっている。書込みが指定された後は書込みアルゴリズムが自動的に実行される。また、消去はセクター単位で又は複数のセクターを含むブロックとしてまとめて行なわれるが、消去の際も消去を行なう最初のセクターと最後のセクターが指定された後、自動消去アルゴリズムによって消去が実行される。そのため、ＤＦＥ信号によってデータメモリ部１２Ｂを選択して書込み又は消去が開始されると、その後はＤＦＥ信号とＰＦＥ信号を切り換えて制御命令メモリ部１２Ａのアクセスを可能にすることにより、制御命令メモリ部１２Ａの情報を読み出すことができるようになる。

図３にデータメモリ部１２Ｂの構成を更に具体的に説明する。１２８バイトのメモリ素子を含むセクターが６４個で１ブロックを構成している。１ブロックは８Ｋバイトである。８Ｋバイトのブロックが４０個存在し、全体として２.５Ｍビットの容量をもっている。

図４はデータメモリ部１２Ｂの消去に関し、セクター単位での消去とブロック単位での消去が選択できるようになった実施例の選択回路の例を示したものである。８Ｋバイトのブロック４０には符号４２−１〜４２−６４で示されるように６４個のセクターが含まれている。それぞれのセクター４２−１〜４２−６４のメモリ素子に消去用の電圧 Ｖerase を印加するためにＭＯＳトランジスタ４４−１〜４４−６４が接続されている。各ＭＯＳトランジスタ４４−１〜４４−６４のゲート電極にはＮＯＲ回路とインバータからなるＯＲ回路４６−１〜４６−６４を介して、セクターを個別に選択して消去用の電圧を印加するためのセクター選択信号と、１つのブロック内の全てのセクター４２−１〜４２−６４をまとめて消去するために一斉に消去用の電圧を印加するためのまとめ消去イネーブル信号とが入力されるようになっている。

まとめ消去モードでは、コマンドがコマンドレジスタ５０を経てステートマシーン５２に供給され、それぞれのブロックのレジスタ５４に保持される。コマンドにより、消去する最初のブロック（ビギン・セクター・ブロック）と最後のブロック（エンド・セクター・ブロック）が指示されると、カウンタ５６によりその範囲のブロックが順次指定されて、まとめ消去イネーブル信号が対応するブロックに順次供給されていく。このように、ブロック単位で消去できるようにしたことにより高速消去が可能になる。

セクター単位での消去モードでは、セクター選択信号が所定のブロックの所定のセクターのＯＲ回路に供給されることにより、そのセクターのみのデータが消去される。

制御命令メモリ部１２Ａとデータメモリ部１２Ｂの所望のメモリサイズの組合わせを可能にするために、両メモリ部１２Ａと１２Ｂをそれぞれ適当なサイズの機能ブロックに分割し、両メモリ部１２Ａと１２Ｂに対してＸデコーダ６とＹデコーダ８のアドレス空間の全部又は一部を使用して選択できるようにすることができる。

図５はそのように機能ブロックに分割し、メモリサイズの組合わせを異ならせた例を示したものである。（Ａ）は制御命令メモリ部１２Ａが２.５Ｍビット、データメモリ部１２Ｂが１.５Ｍビットで、全体として４Ｍビットの容量をもたせた例であり、制御命令メモリ部１２Ａに対してはアドレス空間のうちアドレス００〜４ＦＦＦＦを使用し、データメモリ部１２Ｂに対してはアドレス空間のうちアドレス００〜２ＦＦＦＦを使用してアクセスを行なう。

（Ｂ）は制御命令メモリ部１２Ａが４Ｍビット、データメモリ部１２Ｂが２.５Ｍビットで、全体として６.５Ｍビットの容量をもたせた例であり、制御命令メモリ部１２Ａに対してはアドレス空間のうちアドレス００〜７ＦＦＦＦを使用し、データメモリ部１２Ｂに対してはアドレス空間のうちアドレス００〜４ＦＦＦＦを使用してアクセスを行なう。

（Ｃ）は制御命令メモリ部１２Ａが７Ｍビット、データメモリ部１２Ｂが３Ｍビットで、全体として１０Ｍビットの容量をもたせた例であり、制御命令メモリ部１２Ａに対してはアドレス空間のうちアドレス００〜ＤＦＦＦＦを使用し、データメモリ部１２Ｂに対してはアドレス空間のうちアドレス００〜５ＦＦＦＦを使用してアクセスを行なう。

データメモリ部１２Ｂのセクターサイズは均一な大きさのものでなくてもよく、サイズの異なる２種類以上のセクターを含む複数のメモリマットをもった構成とすることもできる。

従来のフラッシュメモリ装置を示すブロック図である。 一実施例のフラッシュメモリ装置を示すブロック図である。 一実施例におけるデータメモリ部の構成を示す概念図である。 一実施例におけるデータメモリ部のデータ消去のための選択回路を示すブロック図である。 （Ａ）から（Ｃ）は制御命令メモリ部とデータメモリ部のメモリサイズの組合わせの例を示す概念図である。

符号の説明

４ アドレスラッチ
６ Ｘデコーダ
８ Ｙデコーダ
１０Ａ，１０Ｂ Ｙゲート／センスアンプ
１２Ａ 制御命令メモリ部
１２Ｂ データメモリ部
４０ ブロック
４２−１〜４２−６４ セクター

Claims (8)

1. フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
   前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
   前記第１のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
   前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
2. フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
   前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
   前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
   前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
3. 前記第１のメモリ部はデータ格納用のデータメモリ部であり、前記第２のメモリ部は制御命令格納用の制御命令メモリ部である請求項１又は２に記載の複合化フラッシュメモリ。
4. 前記第１のメモリ部と第２のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から３のいずれかに記載の複合化フラッシュメモリ。
5. 前記第１のメモリ部のアクセスを可能にするイネーブル信号と前記第２のメモリ部のアクセスを可能にするイネーブル信号とを備え、
   これらのイネーブル信号を切り替えることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から４のいずれかに記載の複合化フラッシュメモリ。
6. 前記第１のメモリ部と第２のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項１から５のいずれかに記載の複合化フラッシュメモリ。
7. 請求項１から６のいずれかに記載の複合化フラッシュメモリを搭載した携帯用機器。
8. 該携帯用機器は携帯電話である請求項７に記載の携帯用機器。

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