JP4980914B2 - 半導体装置およびその制御方法 - Google Patents

Description

本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリを有する半導体装置およびその制御方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。データの消去は、電荷蓄積層上のコントロールゲートと基板間との間に高電圧を印加する。このとき電荷蓄積層と基板との間のトンネル酸化膜にＦＮトンネル電流が流れ、電荷蓄積層から電荷を引き抜くことができる。データの消去は小電流で可能なことから多くのメモリセルから同時にデータ消去を行うことが可能である。

従来例１について、１２８ＭｂｉｔのＮＯＲ型フラッシュメモリを例に説明する。図１は従来のフラッシュメモリのメモリセルアレイ１８を示した図である。メモリセルアレイ１８は、２５６個のセクタを有する。１つのセクタ５４には横に１０２４本のビットラインＢＬが配列され、縦に５１２本のワードラインＷＬが配置され、５１２ｋｂｉｔのメモリセルがマトリックス状に配置されている。１つのセクタはデータを消去する際に同時にデータ消去を行う単位である。セクタ選択回路５２はセクタ５４に隣接し配置され、データ消去を行うセクタ５４を選択する。

特許文献１には、セクタ内の複数の小ブロックのうちデータを消去しない小ブロック以外のデータを記憶装置に転送し、セクタ内のデータを消去後、記憶装置のデータを元のアドレスに戻す技術（従来例２）が開示されている。

特開２０００−７６１１６号公報

従来例１に係るフラッシュメモリはセクタ５４毎にセクタ選択回路５２を配置することが求められる。従来例２に係るフラッシュメモリはデータの消去を高速で行うことが目的であり、セクタ選択回路はセクタ毎に配置することが必要である。

本発明は、セクタ選択回路を削減することにより、メモリセルアレイの面積を縮小することが可能な半導体装置およびその制御方法を提供することを目的とする。

本発明は、複数のフラッシュメモリセルを有し、全てのデータを消去する第１セクタと、複数のフラッシュメモリセルを有し、全てのデータを保持する第２セクタと、前記第１セクタ内のデータを消去する際に、複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するセクタ選択回路と、前記第２セクタのデータを保持するための記憶装置と、を具備する半導体装置である。本発明によれば、セクタ選択回路を２つのセクタ毎に配置することにより、セクタ選択回路を削減しメモリセルアレイの面積を縮小することができる。

本発明は、前記第２セクタのデータを前記記憶装置に書き込み、前記第１セクタおよび前記第２セクタ内のデータを消去し、前記記憶装置のデータを前記第２セクタに書き込む制御回路を具備する半導体装置とすることができる。本発明によれば、セクタ選択回路は２つのセクタ毎に１つ配置した場合であっても、第２セクタのデータは消去されず第１セクタのデータを消去することができる。

本発明は、前記第２セクタ内のデータを前記記憶装置に保持させるために、前記第２セクタから前記データを読み出すリード回路と、前記リード回路から前記データを受け取り、前記データを前記記憶装置に書き込む記憶装置ライト回路と、を具備する半導体装置とすることができる。本発明によれば、第２セクタのデータを一旦外部に出力することなく、記憶装置に書き込むことができる。

本発明は、前記記憶装置に保持したデータを前記第２セクタに書き込むために、前記記憶装置から前記データを読み出す記憶装置リード回路と、前記記憶装置リード回路から前記データを受け取り、前記データを前記第２セクタに書き込むライト回路と、を具備する半導体装置とすることができる。本発明によれば、記憶装置のデータを一旦外部に出力することなく、第２セクタに書き込むことができる。

本発明は、前記第１セクタと前記第２セクタとは実質的に同じ記憶容量である半導体装置とすることができる。本発明によれば、記憶装置の記憶領域を効率的に使用することができる。

本発明は、前記第１のセクタおよび前記第２のセクタのそれぞれの前記記憶容量は前記記憶装置と実質的に同じである半導体装置とすることができる。本発明によれば、記憶装置の面積を削減することができる。

本発明は、前記セクタ選択回路を介し前記複数のセクタに接続されるメインビットラインと、前記第１のセクタおよび前記第２のセクタに共通に設けられ、前記第１のセクタおよび前記第２のセクタの有する不揮発性メモリセルと接続されたサブビットラインと、を具備し、前記セクタ選択回路は、前記メインビットラインと前記サブビットラインとを接続する選択トランジスタを有する半導体装置とすることができる。本発明によれば、複数のセクタより第１のセクタおよび第２のセクタを選択するセクタ選択回路を簡単な構成により実現することができる。

本発明は、前記不揮発性メモリセルはフラッシュメモリである半導体装置とすることができる。

本発明は、複数のフラッシュメモリを有する第２セクタのデータを記憶装置に書き込むステップと、複数のフラッシュメモリを有する第１セクタおよび前記第２セクタ内のデータを消去するステップと、前記記憶装置のデータを前記第２セクタに書き込むステップと、を有する半導体装置の制御方法である。本発明によれば、セクタを選択するための回路が第１セクタおよび第２セクタ共通であっても、第２セクタのデータは消去されず第１セクタのデータを消去することができる。

本発明は、前記データを消去するステップは、複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するステップを含む半導体装置の制御方法とすることができる。

本発明によれば、セクタ選択回路を削減することにより、メモリセルアレイの面積を縮小することが可能な半導体装置およびその制御方法を提供することができる。

図１は従来例１に係るフラッシュメモリのメモリセルアレイの模式図である。 図２は実施例１に係るフラッシュメモリのブロック図である。 図３は実施例１に係るフラッシュメモリのメモリセルアレイの回路模式図である。 図４は実施例１に係るフラッシュメモリのデータ消去の際のフローチャートである。 図５（ａ）ないし図５（ｃ）は実施例１に係るフラッシュメモリのデータ消去の際の動作を説明するためのメモリセルアレイの模式図である。 図６は実施例１による面積縮小の効果を説明するためのメモリセルアレイの模式図である。

以下、図面を用い本発明に係る実施例について説明する。

実施例１は１２８ＭｂｉｔのＮＯＲ型フラッシュメモリの例である。図２は実施例１に係るフラッシュメモリのブロック図である。図２を参照に、メモリセルアレイ１８には２５６個のセクタ１２、１４が配置されている。各セクタ１２、１４は５１２ｋ個のフラッシュメモリセルを有している。２つのセクタ１２、１４毎にセクタ選択回路１６が配置されている。よって、メモリセルアレイ１８は１２８個のセクタ選択回路１６を有している。ここで、セクタ選択回路１６によって選択される２つのセクタを第１セクタ１２および第２セクタ１４とする。

第１セクタ１２および第２セクタ１４内のメモリセルのデータ読み出し、書き込み、消去の際は、アドレスバッファ４６に保持されたアドレスがＸデコーダ４０、Ｓデコーダ４２およびＹデコーダ４４に入力される。Ｘデコーダ４０はセクタ１２、１４のワードラインを選択する。Ｓデコーダ４２は、第１セクタ１２および第２セクタ１４内のデータ消去の際、セクタ選択回路１６に複数のセクタから２つのセクタを選択させる。Ｙデコーダ４４はＹゲート２０にビットラインを選択させる。したがって、消去のための電圧は２つのセクタ同時に印加される。各セクタ１２、１４に接続されたビットラインはＹゲート２０を介しリード回路２２およびライト回路２４に接続される。Ｙゲート２０はＹデコーダ４４の指示によりビットラインを選択する回路である。

リード回路２２はセクタ１２、１４内のメモリセルのデータを読み出す回路であり、カスコード回路、センスアンプを有する。ライト回路２４はセクタ１２、１４内のメモリセルのデータを書き込む回路であり、データラッチを有する。入出力バッファ４８は外部から入力したデータをライト回路２４に転送し、外部に出力するデータをリード回路２２から受け取る。

さらに、実施例１に係るフラッシュメモリはＳＲＡＭアレイ３０（記憶装置）を有している。ＳＲＡＭアレイ３０は第１セクタ１２および第２セクタ１４内のデータ消去の際、第１セクタ１２または第２セクタ１４のデータを保持する。ＳＲＡＭライト回路３４はリード回路２２からデータを受け取りＳＲＡＭアレイ３０に書き込む回路である。ＳＲＡＭリード回路３２はＳＲＡＭアレイ３０からデータを読み出す回路であり、読み出したデータをライト回路２４に出力する。ＳＲＡＭアレイ３０は、５１２ｋｂｉｔの記憶容量を有している。制御回路５０はリード回路２２、ライト回路２４、ＳＲＡＭリード回路３２およびＳＲＡＭライト回路３４のデータの受け渡しを制御する回路である。

図３は実施例１に係るフラッシュメモリのメモリセルアレイ１８の回路模式図である。メモリセルアレイ１８内には２５６個のセクタ１２ａ、１２ｂ、１４ａ、１４ａを有する。１つのセクタ１２ａ、１２ｂ、１４ａ、１４ｂはそれぞれ５１２ｋ個のメモリセル１３ａ、１３ｂ、１５ａ、１５ｂを有する。２つのセクタ（第１セクタ１２ａ、１２ｂ、第２セクタ１４ａ、１４ｂ）毎にセクタ選択回路１６ａ、１６ｂが配置される。メモリセルアレイ１８には図の縦方向にメインビットラインＭＢＬが延びている。メインビットラインＭＢＬは図２のＹゲート２０を介し、リード回路２２およびライト回路２４に接続している。セクタ選択回路１６ａはメインビットラインＭＢＬとサブビットラインＳＢＬとを接続する選択ＦＥＴ１７ａを有している。選択ＦＥＴ１７ａのゲートは図２のＳデコーダ４２のＹｓｅｌに接続され、Ｓデコーダ４２の出力により、サブビットラインＳＢＬをメインビットラインＭＢＬに接続する。各サブビットラインＳＢＬには第１セクタ１２ａのメモリセル１３ａのドレインと第２セクタ１４ａのメモリセル１５ａのドレインが接続する。各メモリセル１３ａ、１５ａのゲートにはワードラインＷＬが、ソースにはソースラインが接続する。各セクタ１２ａ、１４ａにはそれぞれ１０２４本のＳＢＬと５１２本のワードラインＷＬが接続される。このようにして、各セクタ１２ａ、１４ａにはそれぞれ５１２ｋ個のメモリセル１３ａ、１５ａが配置される。セクタ選択回路１６ｂ、第１セクタ１２ｂ、第２セクタ１４ｂ、選択ＦＥＴ１６ｂおよびメモリセル１３ｂ、１５ｂも同様であり、説明を省略する。

このような構成により、例えば第１セクタ１２ａのデータを消去する場合の動作を図４および図５を用い説明する。図４はこの場合のフローチャートである。図５（ａ）ないし図５（ｃ）は、第１セクタ１２ａ、第２セクタ１４ａおよびセクタ選択回路１６ａ並びにＳＲＡＭアレイ３０を示す図である。

図５（ａ）を参照に、第１セクタ１２ａには５１２ｋｂｉｔのＤａｔａＡ、第２セクタ１４ａには５１２ｋｂｉｔのＤａｔａＢが書き込まれている。ＳＲＡＭアレイ３０は５１２ｋｂｉｔの記憶容量を有している。以下のように、第２セクタ１４ａのＤａｔａＢをＳＲＡＭアレイ３０にコピーする。図４に戻り、Ｓデコーダ４２はデータを消去するセクタとして、メモリセルアレイ１８内の２５６個のセクタから、第１セクタ１２ａおよび第２セクタ１４ａの２つのセクタを選択し、セクタ選択回路１６ａを選択する（ステップＳ１０）。制御回路５０は、第２セクタ１４ａ内の選択されたアドレスのメモリセルのデータをリード回路２２に読み出させる（ステップＳ１２）。制御回路５０は、リード回路２２に読み出したデータをＳＲＡＭライト回路３４に出力させ、ＳＲＡＭライト回路３４にＳＲＡＭアレイ３０の対応するアドレスのメモリセルに書き込ませる（ステップＳ１４）。制御回路５０は、第２セクタ１４ａの最後のアドレスか確認する（ステップＳ１６）。最後のアドレスであればステップＳ１８に進み、最後のアドレスでなければステップＳ１２に戻り、次のアドレスのデータについてステップＳ１２およびステップＳ１４を行う。このようにして、５１２ｋｂｉｔ分の各アドレスに相当する第２セクタ１４ａのメモリセルからＳＲＡＭアレイ３０のメモリセルにデータがコピーされる。図５（ｂ）を参照に、第２セクタ１４ａの５１２ｋｂｉｔのＤａｔａＢは、ＳＲＡＭアレイ３０にコピーされ、ＳＲＡＭアレイ３０に保持されている。

次に、第１セクタ１２ａおよび第２セクタ１４ａのデータを全て消去する（ステップＳ１８）。図５（ｂ）を参照に、第１セクタ１２ａおよび第２セクタ１４ａのデータは全て“１”になっている。これはデータが全て消去されていることを表している。図４に戻り、制御回路５０は、ＳＲＡＭアレイ３０内の選択されたアドレスのメモリセルのデータをＳＲＡＭリード回路３２に読み出させる（ステップＳ２０）。制御回路５０は、ＳＲＡＭリード回路３２に読み出したデータをライト回路２４に出力させ、ライト回路２４に第２セクタ１４ａの対応するアドレスのメモリセルに書き込ませる（ステップＳ２２）。ＳＲＡＭアレイ３０の最後のアドレスか確認する（ステップＳ２４）。最後のアドレスであれば終了し、最後のアドレスでなければステップＳ２０に戻り、次のアドレスのデータについてステップＳ２０およびステップＳ２２を行う。このようにして、５１２ｋｂｉｔ分の各アドレスに相当するＳＲＡＭアレイ３０のメモリセルから第２セクタ１４ａのメモリセルにデータがコピーされる。図５（ｃ）を参照に、ＳＲＡＭアレイ３０に保持されていたＤａｔａＢは第２セクタ１４ａにコピーされ（書き込まれ）、第２セクタ１４ａのデータは、第１セクタ１２ａのＤａｔａＡ消去前の状態に戻る。

同様に、第２セクタ１４ａのデータを消去する場合は、第１セクタ１２ａのＤａｔａＡをＳＲＡＭアレイ３０にコピーし、第１セクタ１２ａおよび第２セクタ１４ａのデータを全て消去する。その後、ＳＲＡＭアレイ３０から第１セクタ１２ａにＤａｔａＡをコピーする。これにより、第２セクタ１４ａのデータを消去することができる。第１セクタ１２ａおよび第２セクタ１４ａ以外のセクタのデータを消去する場合は、Ｓデコーダ４２が対応するセクタ選択回路を選択することにより、上記説明と同様に、選択されたデータの消去を行うことができる。

実施例１に係るフラッシュメモリは、複数のフラッシュメモリセルを有する２つのセクタのうち、全てのデータを消去する一方を第１セクタ１２ａ、全てのデータを保持する他方を第２セクタ１４ａとしたとき、第１セクタ１２ａ内のデータを消去する際に、複数のセクタから第１セクタ１２ａおよび第２セクタ１４ａの２つのセクタを選択するセクタ選択回路１６ａと、第２セクタ１４ａのデータを保持するためのＳＲＡＭアレイ３０（記憶装置）とを有している。このように、セクタ選択回路１６を２つのセクタ毎に配置することにより、セクタ選択回路１６を削減しメモリセルアレイ１８の面積を縮小することができる。

また、制御回路５０は、第２セクタ１４ａ内のデータ（ＤａｔａＢ）をＳＲＡＭアレイ３０（記憶装置）に書き込む。そして、第１セクタ１２ａおよび第２セクタ１４ａ内のデータ（ＤａｔａＡおよびＤａｔａＢ）を消去した後に、ＳＲＡＭアレイ３０のデータ（ＤａｔａＢ）を第２セクタ（１２ａまたは１４ａ）に書き込む。以上により、セクタ選択回路１６は２つのセクタ毎に１つ配置した場合であっても第２セクタ１４ａのデータは消去されず第１セクタ１２ａのデータを消去することができる。

さらに、実施例１に係るフラッシュメモリは、第２セクタ１４ａ内のデータをＳＲＡＭアレイ３０（記憶装置）に保持させる際、第２セクタ１４ａからデータを読み出すリード回路２２と、リード回路２２からデータを受け取り、データをＳＲＡＭアレイ３０に書き込むＳＲＡＭライト回路３４（記憶装置ライト回路）とを有している。これにより、第２セクタ１４ａのデータを一旦フラッシュメモリの外部に出力することなく、ＳＲＡＭアレイ３０に書き込むことができる。

さらに、実施例１に係るフラッシュメモリは、ＳＲＡＭアレイ３０に保持したデータを第２セクタ１４ａに書き込む際、ＳＲＡＭアレイ３０からデータを読み出すＳＲＡＭリード回路３２（記憶装置リード回路）と、ＳＲＡＭリード回路３２からデータを受け取り、データを第２セクタ１４ａに書き込むライト回路２４とを有する。これにより、ＳＲＡＭアレイ３０のデータを一旦フラッシュメモリの外部に出力することなく、第２セクタ１４ａに書き込むことができる。

さらに、実施例１に係るフラッシュメモリは、セクタ選択回路１６ａを介し複数のセクタ１２、１４に接続されるメインビットラインＭＢＬと、第１セクタ１２ａおよび第２セクタ１４ａに共通に設けられ、第１セクタ１２ａおよび第２セクタ１４ａの有するフラッシュメモリセル１３ａ、１５ａと接続されたサブビットライントＳＢＬ、とを有している。また、セクタ選択回路１６ａは、メインビットラインＭＢＬとサブビットラインＳＢＬとを接続する選択ＦＥＴ１７ａ（選択トランジスタ）を有している。これにより、複数のセクタ１２、１４より第１セクタ１２ａおよび第２セクタ１４ａを選択するセクタ選択回路１６ａを簡単な構成により実現することができる。

次に、実施例１に係るフラッシュメモリにおいて、セクタ選択回路１６を削減したことによるメモリセルアレイの面積の縮小された効果について説明する。図１を参照に、従来例１の各セクタ５４のＹ方向の幅は１８０μｍ、セクタ選択回路５２のＹ方向の幅は１５μｍである。図６を参照に、実施例１の第１セクタ１２および第２セクタ１４のＹ方向の幅は各１８０μｍ、セクタ選択回路１６のＹ方向の幅は各１５μｍである。一方、ＳＲＡＭはＮＯＲ型のフラッシュメモリに比べメモリセルの面積は約６倍となることが知られている。よって、ＳＲＡＭアレイ３０と第１セクタ１２および第２セクタ１４とはＸ方向の幅が同じと仮定すると、ＳＲＡＭアレイ３０のＹ方向の幅は１０８０μｍである。

従来例１と実施例１とを比較すると、実施例１は２セクタ毎にＹ方向の幅を１５μｍ狭くすることができる。よって、実施例１によって面積縮小の効果が現れるのは、メモリセルアレイ１８に含まれるセクタの数が、１０８０μｍ（ＳＲＡＭアレイ３０のＹ方向の幅）／１５μｍ（２セクタ毎に狭くできるＹ方向の幅）×２（セクタ）＝１４４セクタ以上の場合である。実施例１ではメモリセルアレイ１８のセクタ数は２５６個であり、面積縮小の効果を得ることができる。

第１セクタ１２と第２セクタ１４とは同じ記憶容量である必要はないが、実施例１のように、第１セクタ１２と第２セクタ１４とは実質的に同じ記憶容量であることが好ましい。これにより、第１セクタ１２のデータ消去する場合と第２セクタ１４のデータを消去する場合とで、ＳＲＡＭアレイ３０内の使用される記憶領域を同じ大きさとすることができ、ＳＲＡＭアレイ３０の記憶領域を効率的に使用することができる。

さらに、ＳＲＡＭアレイ３０の記憶容量は、第１セクタ１２および第２セクタ１４のいずれか記憶容量の大きい方の記憶容量以上であればよい。しかし第１セクタおよび第２セクタ（１２ａおよび１４ａ）のそれぞれの記憶容量はＳＲＡＭアレイ３０とは実質的に同じ（５１２ｋｂｉｔ）であることが好ましい。これにより、ＳＲＡＭアレイ３０の面積を削減することができる。

ＮＯＲ型フラッシュメモリの例であったが、例えば、ＮＡＮＤ型フラッシュメモリにも適用することができる。また、その他の不揮発性メモリに適用することもできる。さらに、記憶容量は１２８Ｍｂｉｔ、セクタの大きさは５１２ｋｂｉｔ、メモリセルアレイ１８内のセクタ数は２５６個を例に説明したが、これらの数に限られるものではない。また、記憶装置３０はＳＲＡＭに限らず、ＤＲＡＭなどの高速で書き込みができるメモリであっても良い。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (10)

1. 複数の不揮発性メモリセルを有する第１セクタと、
   複数の不揮発性メモリセルを有する第２セクタと、
   複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するセクタ選択回路と、
   記憶装置と、
   前記第２セクタのデータを前記記憶装置へ書き込み後、前記セクタ選択回路で選択された前記第１セクタおよび前記第２セクタのデータを同時に消去し、その後、前記記憶装置が保持しているデータを前記第２セクタに書き込む制御回路と、を具備する半導体装置。
2. 前記第２セクタの不揮発性メモリセルのデータを読み出すリード回路と、
   前記リード回路からの前記データを前記記憶装置に書き込む記憶装置ライト回路と、を具備する請求項１記載の半導体装置。
3. 前記記憶装置から前記データを読み出す記憶装置リード回路と、
   前記記憶装置リード回路から前記データを受け取り、前記第２セクタに書き込むライト回路と、を具備する請求項２記載の半導体装置。
4. 前記第１セクタと前記第２セクタとは実質的に同じ記憶容量である請求項１から３のいずれか一項記載の半導体装置。
5. 前記第１セクタと前記第２セクタのそれぞれの記憶容量は、前記記憶装置の記憶容量と実質的に同じである請求項４記載の半導体装置。
6. 前記記憶装置の記憶容量は、前記第１セクタおよび前記第２セクタのいずれか記憶容量の大きい方の記憶容量以上である請求項１から３のいずれか一項記載の半導体装置。
7. 前記セクタ選択回路を介し前記複数のセクタに接続されるメインビットラインと、
   前記第１セクタおよび前記第２セクタに共通に設けられ、前記第１セクタおよび前記第２セクタの有する不揮発性メモリセルと接続されたサブビットラインと、を具備し
   前記セクタ選択回路は、前記メインビットラインと前記サブビットラインとを接続する選択トランジスタを有する請求項１から６のいずれか一項記載の半導体装置。
8. 前記不揮発性メモリセルはフラッシュメモリである請求項１から７のいずれか一項記載の半導体装置。
9. 複数の不揮発性メモリセルを有する第１セクタと、
   複数の不揮発性メモリセルを有する第２セクタと、
   複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するセクタ選択回路と、
   記憶装置と、
   制御回路と、を具備する半導体装置の制御方法であって、
   前記セクタ選択回路が、前記複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するステップと、
   前記制御回路が、前記第２セクタから読み出されたデータを前記記憶装置に書き込ませた後、前記第１セクタおよび前記第２セクタのデータを全て同時に消去させ、その後、前記記憶装置から読み出したデータを前記第２セクタに書き込ませるステップと、を具備する半導体装置の制御方法。
10. 複数の不揮発性メモリセルを有する第１セクタと、
    複数の不揮発性メモリセルを有する第２セクタと、
    複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するセクタ選択回路と、
    記憶装置と、
    前記複数のセクタのデータを読み出すリード回路と、
    前記複数のセクタにデータを書き込むライト回路と、
    前記記憶装置にデータを書き込む記憶装置ライト回路と、
    前記記憶装置のデータを読み出す記憶装置リード回路と、を具備する半導体装置の制御方法であって、
    前記セクタ選択回路が、前記複数のセクタから前記第１セクタおよび前記第２セクタの２つのセクタを選択するステップと、
    前記リード回路が、前記第２セクタのデータを読み出すステップと、
    前記記憶装置ライト回路が、前記リード回路の読み出す前記第２セクタのデータを前記記憶装置に書き込むステップと、
    前記制御回路が、前記記憶装置への第２セクタデータ書込み後、前記第１セクタおよび前記第２セクタのデータを全て同時に消去させるステップと、
    前記記憶装置リード回路が、前記記憶装置のデータを読み出すステップと、
    前記ライト回路が、前記記憶装置からの読み出しデータを前記第２セクタに書き込むステップと、を具備する半導体装置の制御方法。

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