JP4233563B2 - 多値データを記憶する不揮発性半導体記憶装置 - Google Patents

Description

本発明は、電気的な書き換えにより多値データを記録する不揮発性半導体記憶装置に関する。

近年、不揮発性半導体記憶装置、特にフラッシュメモリは、電気的にデータの書き換えが可能で、且つ電源を切った状態でもデータを保持することができるため、例えば、携帯電話、デジタルカメラ、シリコンオーディオプレーヤー等の携帯機器のデータ格納用記憶装置として大量に使用されている。

これらの携帯機器は、データ量が大きい画像、動画、音楽データ等を扱うため、不揮発性半導体記憶装置は、更なる大容量化と低コスト化の実現が求められている。大容量化と低コスト化を実現する不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリがある。

また、更なる大容量化と低コスト化を実現するために、１つのメモリセルに２ビット以上のデータを格納する多値技術を用いたＮＡＮＤ型フラッシュメモリの研究・開発が盛んに行われている。

例えば、従来、１つのメモリセルに２ビットのデータ、すなわち、１つのメモリセルに４つの異なる閾値電圧を有する不揮発性半導体記憶装置が提案されている（特許文献１参照）。

図１２は、特許文献１に記載されている不揮発性半導体記憶装置のメモリセルの閾値電圧分布とデータとの関係、及び書き込み、読み出し方法を示す図である。図１３は、特許文献１に記載されている不揮発性半導体記憶装置のメモリセルのデータと書き込み、読み出しデータとの関係を示す図である。

図１２及び図１３に示すように、「状態０」〜「状態３」はメモリセルの閾値電圧の低い方から高い方へと定義されている。消去を行うとメモリセルのデータは「状態０」となり、書き込み動作によりメモリセルは閾値電圧が高い「状態１」〜「状態３」に設定される。

１つのメモリセルに格納される２ビットのデータには、異なるページのデータが格納される。すなわち、ページアドレスが異なる第１ページのデータと第２ページのデータが格納される。また、「状態０」〜「状態３」に格納される２ビットのデータにおいて、ＬＳＢ(Least Significant Bit)側に第１ページのデータが、ＭＳＢ(Most Significant Bit)側に第２ページのデータが割り当てられている。

ここで、「状態０」〜「状態３」の閾値電圧とメモリセルのデータとは、「状態０」がデータ“１１”、「状態１」がデータ“１０”、「状態２」がデータ“００”、「状態３」がデータ“０１”という関係で割り当てられている。

このように、データが割り当てられた不揮発性半導体記憶装置は、メモリセルにデータを書き込む（プログラムする）場合、最初に、第１ページのデータを書き込み、次に、第２ページのデータを書き込むという順番で書き込み動作を実行する。

例えば、初期状態において、メモリセルの閾値電圧が消去状態の「状態０」であるとする。上述のように、最初に、第１ページのデータをメモリセルに書き込む。よって、書き込みデータが“１”の場合、メモリセルの閾値電圧は「状態０」のままとなる。また、書き込みデータが“０”である場合、メモリセルの閾値電圧は「状態１」になる。

次に、第２ページのデータをメモリセルに書き込む。この時、第１ページの書き込み動作により、閾値電圧が「状態１」になったメモリセルに対して、外部からデータ“０”を書き込む場合、メモリセルの閾値電圧は「状態２」となる。また、第１ページの書き込み動作により、閾値電圧が「状態０」のままであるメモリセルに対して、外部からデータ“０”を書き込む場合、メモリセルの閾値電圧は「状態３」となる。

更に、第１ページの書き込み動作により、閾値電圧が「状態１」になったメモリセルに対して、外部からデータ“１”を書き込む場合、メモリセルの閾値電圧は「状態１」のままとなる。また、第１ページの書き込み動作により、閾値電圧が「状態０」のままであるメモリセルに対して、外部からデータ“１”を書き込む場合、メモリセルの閾値電圧は「状態０」のままとなる。

一方、メモリセルに格納されているデータを読み出す場合、第２ページのデータを読み出すとき、メモリセルの閾値電圧が「状態０」または「状態１」であると、読み出されるデータは“１”であり、メモリセルの閾値電圧が「状態２」または「状態３」であると、読み出されるデータは“０”となる。

従って、第２ページのデータを読み出す場合、メモリセルの閾値電圧が「状態１」以下か「状態２」以上かについて、１回の読み出し動作のみで判断できる。具体的には、第２ページ読み出しのワード線電圧Ｂを閾値として、メモリセルの閾値電圧が「状態１」以下か「状態２」以上かについて判断される。

これに対して、第１ページのデータを読み出す場合、メモリセルの閾値電圧が「状態０」または「状態３」であると、読み出されるデータは“１”であり、メモリセルの閾値電圧が「状態１」または「状態２」であると、読み出されるデータは“０”となる。従って、第１ページのデータを読み出す場合、メモリセルの閾値電圧が「状態０」か「状態１」以上かの判断と、メモリセルの閾値電圧が「状態２」以下か「状態３」かの判断と併せて合計２回の判断を行う必要があり、よって合計２回の読み出し動作が必要である。

具体的には、第１ページの読み出しワード線電圧Ａを閾値として、メモリセルの閾値電圧が「状態０」か「状態１」以上かについて判断し、第１ページの読み出しワード線電圧Ｃを閾値として、メモリセルの閾値電圧が「状態２」以下か「状態３」かについて判断される。

このように、特許文献１記載の不揮発性半導体記憶装置は、第１ページ、第２ページの読み出し動作において、読み出し回数は第２ページ読み出しの場合は読み出し回数１回、第１ページ読み出しの場合は読み出し回数２回であり、最大２回の読み出し回数で読み出し動作を行うことができ、高速読み出しが可能である。
特開２００１−９３２８８号公報 2005 IEEE International Solid-State Circuits Conference『2.2 An 8Gb Multi-Level NAND Flash Memory with 63nm STI CMOS Process Technology』 2004 IEEE International Solid-State Circuits Conference『2.7 A 3.3V 4Gb Four-Level NAND Flash Memory with 90nm CMOS Technology』

一方、書き込み動作について、消去状態（データ“１１”）であるメモリセルに最初に第２ページの書き込み動作を行う場合であって、書き込みデータが“０”であるとき、メモリセルの閾値電圧は、消去状態の「状態０」から「状態３」に、すなわち、第１ページのデータが“１”で第２ページのデータが“０”である状態（データ“０１”）に遷移する。

続けて、第１ページの書き込み動作を行う場合であって、書き込みデータが“０”であるとき、予め設定されたデータの割り当て上、メモリセルの閾値電圧を「状態３」から「状態２」に、すなわち、第１ページのデータが“０”で第２ページのデータが“０”である状態２(データ“００”)に遷移させるべく、メモリセルの閾値電圧を低下させる必要が生じる。

しかしながら、フラッシュメモリは、その回路構成上、メモリセルの閾値電圧を低下させる動作について、ブロック単位で一括して閾値電圧を低下させる消去動作しか許されておらず、特定のメモリセルのみの閾値電圧を低い状態に設定することはできない。従って、特許文献１記載の不揮発性半導体記憶装置では、第２ページから第１ページの順番で書き込み動作を行うことはできず、第１ページから第２ページの順番でのみしか書き込み動作を行うことができない。

このように、任意のページ順番で書き込み動作を実行できないという書き込み順序の制約は、不揮発性半導体記憶装置が搭載される機器、並びに不揮発性半導体記憶装置を制御する制御装置に複雑な書き換え制御を強いることになってしまう。これにより、不揮発性半導体記憶装置のアドレス空間を効率的に使用できない場合が生じてしまう。

本発明は上記課題を解決するものであり、データを高速に読み出すことができ、任意のページ順番で書き込むことができる多値データを記憶する不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、複数ページのデータを記憶する多値メモリセルにより構成されるメモリセルアレイと、前記メモリセルアレイからデータを読み出すリード動作と、前記メモリセルアレイに対してページ単位でデータを書き込むプログラム動作とを行うデータ処理回路と、前記データ処理回路の動作を制御する制御回路と、を備え、前記制御回路は、前記多値メモリセルの閾値電圧を正の方向に遷移させることでプログラム動作が行われるように、プログラム動作を行うページの順番に応じて、前記多値メモリセルの閾値電圧分布と対応するデータの割り当てを変更する構成である。

この構成により、メモリセルの閾値電圧を正の方向に移動させることでプログラム動作が行われるように、メモリセルの閾値電圧分布と対応するデータの割り当てが、プログラム動作を行うページの順番に応じて適宜変更されるので、メモリセルの閾値電圧を負の方向に移動させる場合が発生しない。よって、プログラムするページの順番に関わらず、任意のページ順番でプログラム動作を行うことができる。

また、本発明の不揮発性半導体記憶装置は、プログラム動作を行う際のページの順番を記憶するプログラム順番情報記憶手段を備え、前記制御回路は、前記プログラム順番情報を参照して、前記メモリセルの閾値電圧分布と対応するデータを決定してリード動作を行う構成である。

この構成により、プログラム動作における前記データの割り当ての変更がリード動作に影響しないように、リード動作の際、前記プログラム順番情報を参照して、前記多値メモリセルの閾値電圧分布と対応するデータが決定されるので、正しく且つ高速にデータの読み出しが可能である。

また、本発明の不揮発性半導体記憶装置は、“状態０”、“状態１”、“状態２”、“状態３”の異なる閾値電圧に、第１ページと第２ページのデータを割り当てて記憶する多値メモリセルにより構成されるメモリセルアレイと、前記メモリセルアレイに対して、外部から供給される第１又は第２の論理レベルのデータをページ単位で書き込むプログラム動作と、前記メモリセルアレイからデータを読み出すリード動作とを行うデータ処理回路と、プログラム動作を行うページの順番に応じて、前記データ処理回路の動作を制御する制御回路と、を備え、前記制御回路は、第１ページ、第２ページの順番でプログラムする場合、第１ページのプログラム動作において、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態１”に変化させ、第２ページのプログラム動作において、第１ページに第１の論理レベルが格納されている場合、第１の論理レベルをプログラムするとき“状態“０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態３”に変化させ、第１ページに第２の論理レベルが格納されている場合、第１の論理レベルをプログラムするとき“状態１”を保持し、第２の論理レベルをプログラムするとき“状態１”から“状態２”に変化させ、第２ページ、第１ページの順番でプログラムする場合、第２ページのプログラム動作において、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態２”に変化させ、第１ページのプログラム動作において、第２ページに第１の論理レベルが格納されている場合、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態１”に変化させ、第２ページに第２の論理レベルが格納されている場合、第１の論理レベルをプログラムするときは“状態２”から“状態３”に変化させ、第２の論理レベルをプログラムするとき“状態２”を保持させる構成である。

この構成により、メモリセルの閾値電圧を正の方向に移動させることでプログラム動作が行われるように、メモリセルの“状態０”、“状態１”、“状態２”、“状態３”の閾値電圧分布と対応する第１又は第２の論理レベルのデータの割り当てを、プログラム動作を行うページの順番に応じて適宜変更するので、メモリセルの閾値電圧を負の方向に移動させる場合が発生せず、第１ページと第２ページをプログラムする順番に関わらず、任意のページ順番でプログラム動作を行うことができる。

また、本発明の不揮発性半導体記憶装置は、プログラム動作を行う際のページの順番を記憶するプログラム順番情報記憶手段を備え、前記制御回路は、前記プログラム順番情報を参照し、第１ページのみをプログラムしている状態、又は第１ページと第２ページとをプログラムしている状態の場合、第１ページのリード動作において、多値メモリセルの閾値電圧が“状態０”、“状態３”のとき、第１の論理レベルを出力し、多値メモリセルの閾値電圧が“状態１”、“状態２”のとき、第２の論理レベルを出力し、第２ページのリード動作において、多値メモリセルの閾値電圧が“状態０”、“状態１”のとき、第１の論理レベルを出力し、多値メモリセルの閾値電圧が“状態２”、“状態３”のとき、第２の論理レベルを出力し、第２ページのみをプログラムした状態の場合、第１ページのリード動作において、多値メモリセルの閾値電圧の状態に関係なく第１の論理レベルを出力し、第２ページのリード動作において、多値メモリセルの閾値電圧が“状態０”、“状態１”のとき、第１の論理レベルを出力し、多値メモリセルの閾値電圧が“状態２”、“状態３”の場合、第２の論理レベルを出力する構成である。

この構成により、プログラム動作における前記データの割り当ての変更がリード動作に影響しないように、リード動作の際、第１ページと第２ページのプログラム順番情報を参照して、前記メモリセルの“状態０”、“状態１”、“状態２”、“状態３”の閾値電圧分布と対応するデータの割り当てが決定されるので、正しくデータを読み出すことができ、且つ最大２回のリード動作で読み出すことができる。

また、本発明の不揮発性半導体記憶装置は、前記制御手段が、前記メモリセルアレイへのプログラム動作と並行して、前記プログラム順番情報記憶手段へプログラム順番情報を記憶する動作を行う構成である。

この構成により、メモリセルアレイへのプログラム動作と並行して、プログラム順番情報記憶手段へのプログラム動作を行うことで、プログラム順番情報記憶手段へのプログラム動作にかかる時間を実効的になくすことができるため、メモリセルアレイのプログラム時間を増大させることなく、任意のページ順番でのプログラム動作が可能となる。

また、本発明の不揮発性半導体記憶装置は、前記制御手段は、前記メモリセルアレイへのリード動作と並行して、前記プログラム順番情報記憶手段に記憶されたプログラム順番情報のリード動作を行う構成である。

この構成により、メモリセルアレイへのリード動作と並行して、プログラム順番情報記憶手段に記憶されたデータのリード動作を行うことで、プログラム順番情報記憶手段へのリード動作にかかる時間を実効的になくすことができるため、メモリセルアレイのリード速度の高速化を保ちつつ、任意のページ順番でのプログラム動作が可能となる。

また、本発明の不揮発性半導体記憶装置は、前記プログラム順番情報記憶手段は、前記多値メモリセルと同一のワード線に接続されたメモリセルで構成される。

この構成により、プログラム順番情報記憶手段が、メモリセルと同一のワード線に接続されたメモリセルに構成されるので、メモリセルのリード動作又はプログラム動作時にワード線が選択されるとき、それと同時にプログラム順番情報記憶手段のメモリセルも選択されるため、プログラム順番情報記憶手段のメモリセルのリード動作又はプログラム動作の制御を容易に実現すると共に、メモリセルのリード動作とプログラム動作と並行して、プログラム順番情報記憶手段へのリード動作とプログラム動作を容易に行うことができる。

また、本発明の不揮発性半導体記憶装置は、前記プログラム順番情報記憶手段が、前記多値メモリセルの“状態３”の閾値電圧でデータを記憶する構成である。

また、本発明の不揮発性半導体記憶装置は、前記プログラム順番情報記憶手段が、強誘電体メモリ(ＦｅＲＡＭ)で構成される。

この構成により、プログラム順番情報記憶手段へのプログラム動作又はリード動作が高速化され、また、上書きが可能となることから、プログラム順番情報記憶手段へのプログラム動作の制御が容易となり、不揮発性半導体記憶装置の性能の向上が図られる。

また、本発明の不揮発性半導体記憶装置は、前記メモリセルアレイが、ＮＡＮＤ型メモリセルアレイで構成される。

また、本発明の不揮発性半導体記憶装置は、前記メモリセルアレイが、ＡＮＤ型多値メモリセルアレイで構成される。

また、本発明の不揮発性半導体記憶装置は、前記メモリセルアレイが、ＮＯＲ型メモリセルアレイで構成される。

本発明により、データの読み出し動作の高速化を図るとともに、任意のページ順番で書き込み動作を行うことが可能な多値データを記憶する不揮発性半導体記憶装置を提供することができる。

以下、本発明に係る実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
図１は、本実施の形態１の不揮発性半導体記憶装置２００の概略構成を示す図である。図１において、メモリセルアレイ１０は、複数のワード線と複数のビット線とを含み、複数のワード線と複数のビット線の交点にメモリセルがマトリクス状に配置されている。このメモリセルアレイ１０にはワード線制御回路２０とビット線制御回路４０が接続されている。

ワード線制御回路２０は、メモリセルアレイ１０中の所定のワード線を選択し、読み出し（リード）、書き込み（プログラム）、消去に必要な電圧を印加する回路である。ローデコーダ３０はワード線制御回路２０を制御することで所定のワード線を選択する回路である。

ビット線制御回路４０は、後述するように複数のデータラッチ回路を含み、ビット線を介してメモリセルアレイ１０中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１０中のメモリセルの状態を検出（ベリファイ）したり、ビット線を介してメモリセルアレイ１０中のメモリセルに書き込み電圧を印加してメモリセルに書き込みを行う回路である。また、ビット線制御回路４０にはカラムゲート５０、カラムデコーダ６０、データ入出力バッファ７０が接続されている。

ビット線制御回路４０内のデータラッチ回路は、カラムゲート５０とカラムデコーダ６０によって選択され、データラッチ回路に読み出された多値メモリセルのデータは、データ入出力バッファ７０を介してデータ入出力端子Ｉ／Ｏ［８：１］から外部へ出力される。また、外部からデータ入出力端子Ｉ／Ｏ［８：１］に入力された書き込みデータは、データ入出力バッファ７０を介して、カラムゲート５０、カラムデコーダ６０によって選択されたデータラッチ回路に入力される。

制御回路８０は、不揮発性半導体記憶装置２００全体の制御を行う回路であり、ワード線制御回路２０、ローデコーダ３０、ビット線制御回路４０、カラムゲート５０、カラムデコーダ６０、データ入出力バッファ７０、高電圧発生回路９０を制御することで、読み出し、書き込み、消去動作等の各種制御を行う。

制御回路８０には、外部から入力されるチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥと、リードイネーブル信号／ＲＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトプロテクト信号／ＷＰ、レディー・ビジー信号ＲＹ／ＢＹが入力されている。また、データ入出力端子Ｉ／Ｏ［８：１］から入力されるアドレス、データ、及びコマンドがデータ入出力バッファ回路７０を介して制御回路８０に入力される。

高電圧発生回路９０は、不揮発性半導体記憶装置２００が、読み出し、書き込み、消去動作を実行するのに必要な電圧を発生する回路である。

図２（ａ）、（ｂ）は、不揮発性半導体記憶装置２００に使用されるメモリセル、及びセレクトトランジスタの断面構造を示す図である。図２（ａ）は、メモリセルを示している。基板１００にはメモリセルのソース、ドレインとしてのＮ型拡散層１１０が形成されている。基板１００の上にはゲート絶縁膜１２０を介して浮遊ゲート１３０が形成され、この浮遊ゲート１３０の上には絶縁膜１４０を介して制御ゲート１５０が形成されている。図２（ｂ）は、セレクトトランジスタを示している。基板１００にはソース、ドレインとしてのＮ型拡散層１６０が形成されている。基板１００の上にはゲート絶縁膜１７０を介して制御ゲート１８０が形成されている。

図３は、不揮発性半導体記憶装置２００に使用されるＮＡＮＤ型メモリセルアレイの断面構造を示す図である。この例において、ＮＡＮＤ型メモリセルアレイは、図２（ａ）に示す構成の３２個のメモリセルＭ０〜Ｍ３１が直列接続されて構成されている。ＮＡＮＤ型メモリセルのドレイン側、ソース側には、図２（ｂ）に示す構成のセレクトトランジスタＳ０とＳ１が設けられている。

図４は、不揮発性半導体記憶装置２００のメモリセルアレイ１０、及びビット線制御回路４０の構成を示す図である。ビット線制御回路４０は、複数のデータラッチ回路４０−０〜４０−１６８９５を有している。各データラッチ回路４０−０〜４０−１６８９５は、カラムゲート５０を介してデータ入出力バッファ７０に接続されている。

また、各データラッチ回路４０−０〜４０−１６８９５には一対のビット線が接続される。すなわち、データラッチ回路４０−０にはビット線ＢＬ０、ＢＬ１が接続され、データラッチ回路４０−１にはビット線ＢＬ２、ＢＬ３が接続され、データラッチ回路４０−１６８９５にはビット線ＢＬ３３７９０、ＢＬ３３７９１が接続されている。

また、メモリセルアレイ１０には複数のＮＡＮＤ型メモリセルが配置されている。１つのＮＡＮＤ型メモリセルは直列接続された３２個のメモリセルＭ０〜Ｍ３１と、このメモリセルＭ０に接続されたセレクトトランジスタＳ０と、メモリセルＭ３１に接続されたセレクトトランジスタＳ１とにより構成されている。セレクトトランジスタＳ０はビット線ＢＬ０に接続され、セレクトトランジスタＳ１はソース線ＳＲＣに接続されている。各行に配置されたメモリセルＭ０〜Ｍ３１の制御ゲートはワード線ＷＬ０〜ＷＬ３１に共通接続されている。また、セレクトトランジスタＳ０はセレクト線ＳＧＤに共通接続され、セレクトトランジスタＳ１はセレクト線ＳＧＳに共通接続されている。

ブロック１１は、３２本のワード線を単位として構成され、このブロック単位でデータが消去される。セクタ１２は１本のワード線に接続されたメモリセルで構成される。ここで、１本のワード線に接続されたメモリセルは２つのセクタから構成される。

具体的には、ワード線ＷＬ０に接続されたメモリセルを例に説明すると、偶数番目のビット線に接続されたメモリセル群から構成されるセクタ１２(図４に図示されているセクタ１２)と、奇数番目のビット線に接続されたメモリセル群から構成されるセクタ１２から構成される。ここで、本実施の形態１の不揮発性半導体記憶装置２００は１つのメモリセルに第１ページと第２ページの２ページ分のデータを格納するため、１つのセクタ１２には２ページのデータが格納される。なお、ページとは、プログラム動作の際に一度に処理するデータ処理の単位である。

また、メモリセルアレイ１０は、各セクタ１２がどのようなページ順番で書き込まれた状態であるかの情報（プログラム順番情報）を記憶するセクタ情報格納領域１３（プログラム順番情報記憶手段）を備える。セクタ情報格納領域１３はメモリセルアレイ１０内に配置され、ビット線ＢＬＦＯ、ＢＬＦＥに接続されている。また、ワード線ＷＬ０〜ＷＬ３１、セレクト線ＳＧＤ、ＳＧＤ、ソース線ＳＲＣにも接続されている。

ここで、ワード線ＷＬ０に接続され、偶数番目のビット線に接続されたセクタ１２(図４に図示されているセクタ１２)のセクタ情報は同一ワード線ＷＬ０に接続され、ビット線ＢＬＦＥに接続されたメモリセルＭＦＥに格納される。

同様に、ワード線ＷＬ０に接続され、奇数番目のビット線に接続されたセクタ１２のセクタ情報は同一ワード線ＷＬ０に接続され、ビット線ＢＬＦＯに接続されたメモリセルＭＦＯに格納される。その他のワード線に関してもセクタ情報格納領域１３は対象となるセクタに接続されたワード線に共通なメモリセルでビット線ＢＬＦＥ、ＢＬＦＯに接続されたメモリセルに格納される。

セクタ情報格納領域１３が接続されたビット線ＢＬＦＥ、ＢＬＦＯにはビット線制御回路４０内のデータラッチ回路４０−Ｆが接続されている。すなわち、セクタ情報格納領域１３に格納された情報はデータラッチ回路４０−Ｆにより、読み出し、及び書き込みが行われる。

ここで、セクタ情報格納領域１３に格納する情報（プログラム順番情報）として、具体的には、第１ページの書き込み動作（プログラム動作）が行われたか否かの情報が格納される。すなわち、セクタ情報格納領域１３のメモリセルが消去状態の場合は、メモリセルへ第１ページのプログラム動作が行われていないことを示し、逆に書き込み状態の場合は、メモリセルへ第１ページのプログラム動作が行われていることを示す。ここで、セクタ情報格納領域１３の書き込み状態のメモリセルの閾値電圧は「状態３」とする。

次に、本発明の実施の形態１の不揮発性半導体記憶装置２００の動作原理について図面を参照して説明する。図５（ａ）は、第２ページから第１ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を示す図である。図５（ｂ）は、第１ページから第２ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を示す図である。図６（ａ）、（ｂ）は、第２ページから第１ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を表に示したものである。図７（ａ）、（ｂ）は、第１ページから第２ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を表に示したものである。

図５（ａ）、（ｂ）に示すように、不揮発性半導体記憶装置２００は、１つのメモリセルに２ビットのデータ、すなわち、１つのメモリセルに４つの異なる閾値電圧を有しており、「状態０」〜「状態３」がメモリセルの閾値電圧の低い方から高い方へと定義されている。消去を行うとメモリセルの閾値電圧は「状態０」となり、書き込み動作によりメモリセルは閾値電圧が高い「状態１」〜「状態３」に移動する。

１つのメモリセルに格納される２ビットのデータには、ページアドレスが異なる第１ページのデータと第２ページのデータが格納される。また、「状態０」〜「状態３」に格納される２ビットのデータにおいて、ＬＳＢ(Least Significant Bit)側に第１ページのデータが、ＭＳＢ(Most Significant Bit)側に第２ページのデータが割り当てられている。

ここで、本実施の形態１の不揮発性半導体記憶装置２００は、ページを書き込む順番に応じて、すなわち、第１ページ、第２ページの順番でプログラムする（書き込む）のか、第２ページ、第１ページの順番でプログラムするのかに応じて、メモリセルの閾値電圧分布と対応するデータの割り当てを変更してプログラム動作を行う。

データの割り当ての変更は、ページの書き込みの順番がいずれの場合であっても、メモリセルの閾値電圧を正の方向に移動することでプログラム動作が行われるように、閾値電圧分布と対応するデータの割り当てを変更・決定する。よって、本実施の形態１の不揮発性半導体記憶装置２００では、第２ページから第１ページの順番でプログラム動作を行うときに、データの割り当ての変更を行う。

図５（ａ）、図６（ａ）、（ｂ）を参照して、データの割り当ての変更について詳細に説明する。まず、メモリセルの閾値電圧は、消去状態である「状態０」であるとする。第２ページのデータがメモリセルに書き込まれる場合であって、書き込みデータが“１”のとき、メモリセルの閾値電圧は「状態０」のままである。一方、書き込みデータが“０”のとき、メモリセルの閾値電圧は「状態２」に遷移させる。

ここで、第２ページのプログラム動作でデータ“０”をプログラムする場合、「状態２」のデータ“００”をデータ“０１”に割り当てを変更して、「状態２」に遷移させる。すなわち、「状態２」のメモリセルは、第１ページ、第２ページの順番でプログラムする場合はデータ“００”であるが、第２ページからプログラムする場合はデータ“０１”にデータが割り当てられてプログラム動作が行われる。第２ページのプログラム動作が完了した時点では、図６（ａ）に示すように、メモリセルの閾値電圧は「状態０」(データ“１１”)と「状態２」(データ“０１”)のいずれかの状態となっている。

次に、第１ページのデータが書き込まれる。この時、第２ページのプログラム動作により、閾値電圧が「状態０」のままのメモリセルに対して、外部から書き込みデータ“０”が供給された場合、メモリセルの閾値電圧は「状態１」とされる。一方、外部から書き込みデータ“１”が供給された場合、メモリセルの閾値電圧は「状態０」を保持する。

また、第２ページの書き込み動作により、閾値電圧が「状態２」になったメモリセルに対して、外部から書き込みデータ“０”が供給された場合、メモリセルのデータは「状態２」を保持する。一方、外部から書き込みデータ“１”が供給された場合、メモリセルのデータは「状態３」とされる。

ここで、従来技術と異なるのは、メモリセルが「状態２」の場合、すなわち、第２ページのプログラム動作でデータ“０”をプログラムした状態の場合、第１ページのプログラム動作でプログラムデータが“１”である場合に「状態２」から「状態３」に遷移させ、プログラムデータが“０”である場合に「状態２」を保持させることである。

すなわち、通常は、データが“０”の場合に閾値電圧を正の方向に遷移させ、データが“１”の場合に閾値電圧を保持するように制御するが、これに対し、不揮発性半導体記憶装置２００は、始めに第２ページへデータ“０”のプログラム動作を行い、次に第１ページのプログラム動作を行うとき、その書き込みデータが“１”の場合に閾値電圧を正の方向に遷移させ、データが“０”の場合に閾値電圧を保持するように制御する。

一方、図５（ｂ）、図７（ａ）、（ｂ）に示すように、第１ページから第２ページの順番でプログラム動作を行う場合は、データの割り当てを変更する必要がないので、従来と同様にプログラム動作を行う。

この動作原理により、最初に第２ページのプログラム動作を行った場合、「状態２」のデータはデータ“０１”であったが、その後に行われる第１ページのプログラム動作により「状態２」のデータは従来技術と同じデータ“００”に遷移する。よって、第２ページ、第１ページの順番でプログラム動作を行った後の、閾値電圧と対応するデータの割り当ては、従来通り、「状態０」がデータ“１１”、「状態１」がデータ“１０”、「状態２」がデータ“００”、「状態３」がデータ“０１”に遷移する。

従って、第２ページ、第１ページの順番でプログラム動作を行っても、閾値電圧の遷移が正の方向に移動するように対応するデータと閾値電圧の割り当てが設定されてプログラムが行われるため、任意のページ順番でのプログラム動作が可能となる。

一方、第１ページ、第２ページの順番でプログラムを行った場合、及び第２ページ、第１ページの順番でプログラムを行った場合のいずれの場合でも、メモリセルの閾値電圧と対応するデータの値は「状態０」がデータ“００”、「状態１」がデータ“１０”、「状態２」がデータ“００”、「状態３」がデータ“０１”と従来技術で説明したものと同等になるため、メモリセルに格納されているデータを読み出す場合は、最大２回の読み出し動作で読み出すことが可能となる。

すなわち、第２ページのデータを読み出す場合、メモリセルの閾値電圧が「状態０」または「状態１」であると読み出されるデータはデータ“１”であり、メモリセルの閾値電圧が「状態２」または「状態３」であると読み出されるデータはデータ“０”となる。このため、第２ページのデータを読み出す場合は、メモリセルの閾値電圧が「状態１」以下か、「状態２」以上かの１回の読み出し動作のみで判断できる(第２ページの読み出しワード線電位Ｂ)。

これに対して、第１ページのデータを読み出す場合、メモリセルの閾値電圧が「状態０」または「状態３」であると読み出されるデータはデータ“１”であり、メモリセルの閾値電圧が「状態１」または「状態２」であると読み出されるデータはデータ“０”となる。従って、第１ページのデータを読み出す場合は、メモリセルの閾値電圧が「状態０」か「状態１」以上かの判断と、メモリセルの閾値電圧が「状態２」以下か「状態３」かの判断の合計２回の読み出し動作が必要である(第１ページの読み出しワード線電位Ａ、Ｃ)。

従って、第１ページ、第２ページの読み出し動作において、読み出し回数は第２ページ読み出しの場合は読み出し回数１回、第１ページ読み出しの場合は読み出し回数２回であり、最大２回の読み出し回数で読み出し動作を行うことができ、高速読み出しが可能である。

すなわち、この動作原理によれば、１つのメモリセルに格納される複数ページのデータがどのようなページ順番でプログラムされるかに応じて、メモリセルの閾値電圧分布と対応するデータの割り当てを可変にしてプログラム動作を行うよう制御され、メモリセルの閾値電圧分布と対応するデータの割り当ては、以後に行われるプログラム動作でメモリセルの閾値電圧が正の方向に遷移できるような閾値電圧値に設定される。

従って、以後のプログラム動作でメモリセルの閾値電圧を負に遷移させるような場合を発生させないようにすることができるため、正しくメモリセルの閾値電圧を設定することが可能となり、任意のページ順番でのプログラム動作を実現することができる。更に、最大２回の読み出し回数で読み出し動作を行うことができるため、高速読み出しと任意のページ順番でのプログラム動作が可能となる。

ここで、読み出し動作において、第１ページ、第２ページの順番でプログラムした場合、第２ページ、第１ページの順番でプログラムした場合以外に、第１ページのみプログラムした場合、及び第２ページのみプログラムした場合も含めて読み出し動作を行う場合を考える。図５（ａ）、（ｂ）に示すように、「状態０」(データ“１１”)、「状態１」(データ“１０”)、「状態３」(データ“０１”)のメモリセルのデータは、上記いずれの場合でも常にメモリセルのデータが同じである。

一方、「状態２」のメモリセルのデータは第１ページ、第２ページの順番でプログラムした場合、第２ページ、第１ページの順番でプログラムした場合、及び第１ページのみプログラムした場合はデータ“００”であるが、第２ページのみプログラムした場合はデータ“０１”となる。「状態２」のデータの割り当てがメモリセルがどのような順番でプログラムしたかに応じて異なるため、上記した特許文献１記載の読み出し方法では正しく読み出すことができない。

データを正しく読み出すためには、メモリセルがどのようなページ順番でプログラムされているかの情報（プログラム順番情報）を把握しておき、「状態２」のデータがどのようになっているかを判断する必要がある。これらを実現するために、メモリセルが現在どのようなページ順番でプログラムされているかの情報を格納するセクタ情報格納領域１３（プログラム順番情報記憶手段）を搭載し、セクタ情報格納領域１３に格納されたデータに基づいて、メモリセルの閾値電圧分布と対応するデータの割り当てを決定して読み出し動作を行うことで、メモリセルがどのようなページ順番でプログラムされた場合でも正しく読み出し動作を行うことが可能となる。

以上、この動作原理では、複数ページをどのような順番でプログラムしたかの情報を記憶するセクタ情報格納領域１３を備え、複数ページをどのような順番でプログラムするかに応じて、メモリセルの閾値電圧分布と対応するデータの割り当てを可変にしてプログラム動作を行う。また、セクタ情報格納領域１３に格納されたデータに基づいて、メモリセルの閾値電圧分布と対応するデータの割り当てを決定して読み出し動作を行うようにすることで、メモリセルがどのようなページ順番でプログラムされた場合であっても、正しく読み出し動作を行うことが可能となる。更に、複数ページのプログラム動作において、あるページのプログラムが完了した時点で電源遮断を行っても、セクタ情報格納領域１３にどのようなページ順番でプログラムしたかの情報が格納されているため、再度電源投入した後でも残りのページのプログラム動作を行うことが可能となり、不揮発性半導体記憶装置２００の使い勝手の向上とアドレス空間の効率的な利用が可能となる。

続けて、本実施の形態１の不揮発性半導体記憶装置２００の読み出し動作（リード動作）、及び書き込み動作（プログラム動作）について、図８、図９、図１０に示すフローチャートを用いて説明する。

始めに、第１ページの読み出し動作について説明する。図８（ａ）に、第１ページの読み出し動作のフローチャートを示す。第１ページの読み出し動作は、対象となるワード線を選択して、ワード線電圧がＣの状態で読み出し動作を行う第１のリード動作(ステップＳ１１)と、ワード線電圧がＡの状態で読み出し動作を行う第２のリード動作(ステップＳ１２)の２回の読み出し動作が行われる。

第１のリード動作では、メモリセルの閾値電圧が「状態２」以下か「状態３」かの判定行い、第２のリード動作では、メモリセルの閾値電圧が「状態０」か「状態１」以上かの判定を行う。

続けて、不揮発性半導体記憶装置２００は、セクタ情報格納手段１３に格納されているセクタ情報を参照して、第１ページのプログラム動作の有無を判断する（ステップＳ１３）。これは、上述したように「状態２」のメモリセルのデータがどのようなページ順番でプログラムしたかによって、データ“０１”の場合と、データ“００”の場合があり、すなわち、第１ページのデータが“１”の場合と“０”の場合があり得るため、上記２回の読み出し動作では第１ページのデータを判定することができないからである。

よって、ステップＳ１３での判断により、セクタ情報格納領域のデータがプログラム状態であると判定された場合、すなわち、第１ページのプログラム動作が完了しているときは、「状態２」のメモリセルのデータは“００”であり、データラッチ回路に格納されたデータを出力することで読み出し動作を行う(ステップＳ１４、Ｓ１５)。

一方、ステップＳ１３での判断により、セクタ情報格納領域のデータが消去状態であると判定された場合、すなわち、第１ページのプログラム動作が完了していないときは、「状態２」のメモリセルのデータは“０１”の場合があるので、２回の読み出し動作で読み出すことができないが、第１ページのプログラム動作が行われていないため、データラッチ回路に格納されたデータに関係なく、データ“１”を出力することで第１ページの読み出し動作を行う(ステップＳ１６、Ｓ１７)。

次に、第２ページの読み出し動作について説明する。図８（ｂ）に、第２ページの読み出し動作のフローチャートを示す。第２ページの読み出し動作は、対象となるワード線を選択して、ワード線電圧がＢの状態で読み出し動作を行う(ステップＳ２１)。この第１の読み出し動作では、メモリセルの閾値電圧が「状態１」以下か「状態２」以上かの判定を行う。ここで、メモリセルの第２ページのデータは、どのようなページ順番でプログラム動作を行っても「状態０」と「状態１」がデータ“１”であり、「状態２」と「状態３」がデータ“０”であるため、セクタ情報格納領域に格納されたデータ(第１ページがプログラムされたか否かの情報)に関係なく、データラッチ回路に格納されたデータを出力することで、第２ページの読み出し動作を行う(ステップＳ２２、Ｓ２３)。

次に、第１ページの書き込み動作について説明する。図９に、第１ページの書き込み動作のフローチャートを示す。始めに、外部からプログラムデータをデータラッチ回路に入力する(ステップＳ３１)。次に、プログラム動作を行う前に、対象となるワード線を選択して、ワード線電圧がＢの状態で読み出し動作を行う(ステップＳ３２)。ワード線電圧がＢの状態で読み出し動作を行うことで、第２ページのデータを読み出すことができる。この読み出し動作によりプログラムしようとするセクタが既に第２ページがプログラムされているか否かを判定する(ステップＳ３３)。

ここで、第２ページのプログラム動作が行われていない場合、図５（ｂ）に示す第１ページのプログラム動作が行われる(ステップＳ３４)。そして、プログラム動作の後、メモリセルが正しくプログラムされたか否かを確認するベリファイ動作が行われる(ステップＳ３５)。ベリファイ動作時のワード線電圧は「状態１」にプログラムされたか否かを判断するためにＡ’の電圧が印加される。

これらのプログラム動作とベリファイ動作はベリファイ動作でパスするまで繰り返し行われる(ステップＳ３６)。ベリファイ動作でパスした場合、第１ページのプログラム動作を終了させ、次に、セクタ情報格納領域の対象となるメモリセルに第１ページのプログラム動作が完了したことを示すためのプログラム動作が行われる(ステップＳ４２)。これにより、第１ページのプログラム動作が完了する(ステップＳ４３)。

一方、ステップＳ３３で第２ページのプログラム動作が行われている場合、図５（ａ）に示す第１ページのプログラム動作を実行する。このとき、「状態２」の閾値電圧のメモリセルに対して、第１ページのデータが“１”の場合にプログラム動作が行われ、“０”の場合に閾値電圧を保持させるという、データが“１”の場合に閾値電圧を正に移動させる動作が行われる。よって、メモリセルの閾値電圧が「状態２」の場合、データラッチ回路に書き込まれたデータを反転させる(ステップＳ３７)。

上記、メモリセルの閾値電圧が「状態２」であるデータラッチ回路のプログラムデータを反転させた後、第１ページのプログラム動作が行われる(ステップＳ３８)。第１ページのプログラム動作終了後、第１と第２のベリファイ動作が行われる(ステップＳ３９、Ｓ４０)。ここで、ベリファイ動作時のワード線電圧は「状態１」、「状態３」にプログラムされたか否かを判断するために第１のベリファイ動作はＡ’の電圧が、第２のベリファイ動作はＣ’の電圧が印加される。

これらのプログラム動作とベリファイ動作はベリファイ動作でパスするまで繰り返し行われる(ステップＳ４１)。ベリファイ動作でパスした場合、第１ページのプログラム動作を終了させ、次に、セクタ情報格納領域の対象となるメモリセルに第１ページのプログラム動作が完了したことを示すためのプログラム動作が行われる(ステップＳ４２)。これにより、第１ページのプログラム動作が完了する(ステップＳ４３)。

次に、第２ページの書き込み動作について説明する。図１０に、第２ページの書き込み動作のフローチャートを示す。始めに、外部からプログラムデータをデータラッチ回路に入力する(ステップＳ５１)。次に、プログラム動作を行う前に、対象となるワード線を選択して、ワード線電圧がＡの状態で読み出し動作を行う(ステップＳ５２)。ワード線電圧がＡの状態で読み出し動作を行うことで、第１ページのデータを読み出すことができる。これと同時にセクタ情報格納領域１３に格納された情報(第１ページがプログラムされたか否かの情報)を読み出す。この読み出し動作によりプログラムしようとするセクタが既に第１ページがプログラムされているか否かを判定する(ステップＳ５３)。

ここで、第１ページのプログラム動作が行われていない場合、図５（ａ）に示す第２ページのプログラム動作を行う(ステップＳ５４)。プログラム動作のあと、メモリセルが正しくプログラムされたか否かのベリファイ動作を行う(ステップＳ５５)。ベリファイ動作時のワード線電圧は「状態２」にプログラムされたか否かを判断するためにＢ’の電圧が印加される。これらのプログラム動作とベリファイ動作はベリファイ動作でパスするまで繰り返し行われる(ステップＳ５６)。ベリファイ動作でパスした場合、第２ページのプログラム動作が完了する(ステップＳ５７)。

一方、ステップＳ５３で第１ページのプログラム動作が行われている場合、図５（ｂ）に示す第２ページのプログラム動作が行われる(ステップＳ５８)。第２ページのプログラム動作終了後、第１と第２のベリファイ動作が行われる(ステップＳ５９、Ｓ６０)。ここで、ベリファイ動作時のワード線電圧は「状態２」、「状態３」にプログラムされたか否かを判断するために第１のベリファイ動作はＢ’の電圧が、第２のベリファイ動作はＣ’の電圧が印加される。これらのプログラム動作とベリファイ動作はベリファイ動作でパスするまで繰り返し行われる(ステップＳ６１)。ベリファイ動作でパスした場合、第２ページのプログラム動作が完了する(ステップＳ６２)。

このように、本実施の形態１の不揮発性半導体記憶装置２００は、１つのメモリセルに格納される複数ページのデータがどのようなページ順番でプログラムされるかに応じて、メモリセルの閾値電圧分布と対応するデータの割り当てを可変にしてプログラム動作を行うよう制御する。ここで、メモリセルの閾値電圧分布と対応するデータの割り当ては、以後に行われるプログラム動作でメモリセルの閾値電圧が正の方向に遷移できるような閾値電圧値に設定されている。従って、以後のプログラム動作でメモリセルの閾値電圧を負に遷移させるような場合を発生させないようにすることができるため、正しくメモリセルの閾値電圧を設定することが可能となり、任意のページ順番でのプログラム動作を実現することができる。更に、読み出し動作も最大２回の読み出し動作で行うことができ、従来と同様高速読み出しが可能である。

すなわち、従来の不揮発性半導体記憶装置が第１ページ、第２ページの順番でしかプログラムできなかったのに対し、本実施の形態１の不揮発性半導体記憶装置２００は、第１ページ、第２ページの順番だけでなく、第２ページ、第１ページの順番でもプログラムを行うことができる。任意のページ順番でのプログラム動作を実現するために、第１ページと第２ページをどのような順番でプログラムするかに応じて、メモリセルの閾値電圧分布と対応するデータの割り当てを可変にしてプログラム動作を行う。

また、複数ページのプログラム動作において、あるページのプログラムが完了した時点で電源遮断を行っても、プログラム順番情報格納手段であるセクタ情報格納領域１３にどのようなページ順番でプログラムしたかの情報が格納されているため、再度電源投入した後でも残りのページのプログラム動作を行うことが可能となり、不揮発性半導体記憶装置の使い勝手の向上とアドレス空間の効率的な利用が可能となる。

本実施の形態１の不揮発性半導体記憶装置２００では、セクタ情報格納領域１３へ格納する情報として第１ページのプログラム動作が行われたか否かの情報を格納する場合を例に説明したが、これに限られず、第２ページのプログラム動作が行われたか否か、あるいは、始めに第１ページのプログラム動作が行われたか否か、あるいは、始めに第２ページのプログラム動作が行われたか否かの情報等を格納するようにしてもよい。

また、本実施の形態１では、セクタ情報格納領域１３に格納された情報はデータラッチ回路４０−Ｆにより読み出し、及び書き込みが行われるが、これらの動作を対象のセクタ１２の読み出し、書き込み動作と並行して行うことも可能である。

このように、メモリセルアレイ１０へのプログラム動作と並行して、セクタ情報格納領域１３へのプログラム動作を行うことで、セクタ情報格納領域１３へのプログラム動作にかかる時間を実効的になくすことができるため、メモリセルアレイへのプログラム時間を増大させることなく、任意のページ順番でのプログラム動作が可能となる。また、メモリセルアレイへの読み出し動作と並行して、セクタ情報格納領域１３に格納されたデータの読み出し動作を行うことで、セクタ情報格納領域１３への読み出し動作にかかる時間を実効的になくすことができるため、メモリセルアレイへの読み出し速度の高速化を保ちつつ、任意のページ順番でのプログラム動作が可能となる。

また、セクタ情報格納領域１３は、メモリセルアレイ１０の内部に構成する例について説明したが、これに限られず、メモリセル１０とは別に外部に構成してもよい。

（実施の形態２）
次に、本発明の実施の形態２について図面を参照して説明する。

図１１は、本実施の形態２の不揮発性半導体記憶装置２００の構成を示す図である。図１１において、前述した実施の形態１と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成が異なる部分のみを説明する。

図１１と実施の形態１で示した図４との相違点は、セクタ情報格納領域の構成が異なる点である。実施の形態１では、セクタ情報格納領域１３はメモリセルアレイ１０内に配置されていたが、実施の形態２では、セクタ情報格納領域は強誘電体メモリ(ＦｅＲＡＭ)３００で構成されている。

このように、セクタ情報格納領域を高速読み出しと高速書き込み、及び上書き書き込みが可能な強誘電体メモリ(ＦｅＲＡＭ)３００で構成することで、セクタ情報格納領域への書き込み、読み出し動作の高速化が可能となるだけでなく、上書き書き込みが可能であることからセクタ情報格納領域へのセクタ情報書き込み動作の制御容易性が可能となる。従って、任意のページ順番でのプログラム動作が可能な不揮発性半導体記憶装置の性能向上を図ることが可能となる。本実施の形態２のリード動作とプログラム動作は前述した実施の形態１で説明したものと同様であるため、その詳細な説明を省略する。

以上、本発明の実施の形態について説明してきたが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。

例えば、多値技術に関しては、２bit/cellに限られず、それ以上であっても良い。また、本実施の形態では、ＮＡＮＤ型メモリセルアレイで構成される例について説明したが、これに限られず、ＡＮＤ型メモリセルアレイ、ＮＯＲ型メモリセルアレイであっても良い。

本発明の多値データを記憶する不揮発性半導体記憶装置は、データの読み出し動作の高速化を図るとともに、任意のページ順番で書き込み動作を行うことが可能な不揮発性半導体記憶装置として有用である。

本実施の形態１の不揮発性半導体記憶装置２００の概略構成を示す図 不揮発性半導体記憶装置２００に使用されるメモリセル、及びセレクトトランジスタの断面構造を示す図 不揮発性半導体記憶装置２００に使用されるＮＡＮＤ型メモリセルアレイの断面構造を示す図 不揮発性半導体記憶装置２００のメモリセルアレイ、及びビット線制御回路の構成を示す図 （ａ）第２ページ、第１ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を示す図、（ｂ）第１ページ、第２ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を示す図 第２ページ、第１ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を示す図 第１ページ、第２ページの順番で書き込む場合における、メモリセルのデータとメモリセルの閾値電圧分布との関係を示す図 本実施の形態１の不揮発性半導体記憶装置２００の読み出し動作（リード動作）を説明するフローチャート 本実施の形態１の不揮発性半導体記憶装置２００の書き込み動作（第１ページプログラム動作）を説明するフローチャート 本実施の形態１の不揮発性半導体記憶装置２００の書き込み動作（第２ページプログラム動作）を説明するフローチャート 本実施の形態２の不揮発性半導体記憶装置２００の構成を示す図 特許文献１に記載されている不揮発性半導体記憶装置のメモリセルの閾値電圧分布とデータとの関係、及び書き込み、読み出し方法を示す図 特許文献１に記載されている不揮発性半導体記憶装置のメモリセルのデータと書き込み、読み出しデータとの関係を示す図

符号の説明

１０ メモリセルアレイ
１１ ブロック
１２ セクタ(２ページ)
１３ セクタ情報格納領域
２０ ワード線制御回路
３０ ローデコーダ
４０ ビット線制御回路
４０−０〜４０−１６８９５、４０−Ｆ データラッチ回路
５０ カラムゲート
６０ カラムデコーダ
７０ データ入出力バッファ
８０ 制御回路
９０ 高電圧発生回路
２００ 不揮発性半導体記憶装置
３００ 強誘電体メモリ(ＦｅＲＡＭ)
Ｍ０〜Ｍ３１ メモリセル
Ｓ０、Ｓ１ セレクトトランジスタ
ＷＬ０〜ＷＬ３１ ワード線
ＢＬ０〜ＢＬ３３７９１、ＢＬＦＥ、ＢＬＦＯ ビット線
ＳＧＤ、ＳＧＳ セレクト線
ＳＲＣ ソース線

Claims (12)

1. 複数ページのデータを記憶する多値メモリセルにより構成されるメモリセルアレイと、
   前記メモリセルアレイからデータを読み出すリード動作と、前記メモリセルアレイに対してページ単位でデータを書き込むプログラム動作とを行うデータ処理回路と、
   前記データ処理回路の動作を制御する制御回路と、を備え、
   前記制御回路は、前記多値メモリセルの閾値電圧を正の方向に遷移させることでプログラム動作が行われるように、プログラム動作を行うページの順番に応じて、前記多値メモリセルの閾値電圧分布と対応するデータの割り当てを変更する不揮発性半導体記憶装置。
2. プログラム動作を行う際のページの順番を記憶するプログラム順番情報記憶手段を備え、
   前記制御回路は、前記プログラム順番情報を参照して、前記メモリセルの閾値電圧分布と対応するデータを決定してリード動作を行う請求項１に記載の不揮発性半導体記憶装置。
3. “状態０”、前記“状態０”より閾値電圧が高い“状態１”、前記“状態１”より閾値電圧が高い“状態２”、前記“状態２”より閾値電圧が高い“状態３”の異なる閾値電圧に、第１ページと第２ページのデータを割り当てて記憶する多値メモリセルにより構成されるメモリセルアレイと、
   前記メモリセルアレイに対して、外部から供給される第１又は第２の論理レベルのデータをページ単位で書き込むプログラム動作と、前記メモリセルアレイからデータを読み出すリード動作とを行うデータ処理回路と、
   プログラム動作を行うページの順番に応じて、前記データ処理回路の動作を制御する制御回路と、を備え、
   前記制御回路は、
   第１ページ、第２ページの順番でプログラムする場合、
   第１ページのプログラム動作において、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態１”に変化させ、
   第２ページのプログラム動作において、第１ページに第１の論理レベルが格納されている場合、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態３”に変化させ、第１ページに第２の論理レベルが格納されている場合、第１の論理レベルをプログラムするとき“状態１”を保持し、第２の論理レベルをプログラムするとき“状態１”から“状態２”に変化させ、
   第２ページ、第１ページの順番でプログラムする場合、
   第２ページのプログラム動作において、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態２”に変化させ、
   第１ページのプログラム動作において、第２ページに第１の論理レベルが格納されている場合、第１の論理レベルをプログラムするとき“状態０”を保持し、第２の論理レベルをプログラムするとき“状態０”から“状態１”に変化させ、第２ページに第２の論理レベルが格納されている場合、第１の論理レベルをプログラムするときは“状態２”から“状態３”に変化させ、第２の論理レベルをプログラムするとき“状態２”を保持させる不揮発性半導体記憶装置。
4. プログラム動作を行う際のページの順番を記憶するプログラム順番情報記憶手段を備え、
   前記制御回路は、前記プログラム順番情報を参照し、
   第１ページのみをプログラムしている状態、又は第１ページと第２ページとをプログラムしている状態の場合、
   第１ページのリード動作において、多値メモリセルの閾値電圧が“状態０”、“状態３”のとき、第１の論理レベルを出力し、多値メモリセルの閾値電圧が“状態１”、“状態２”のとき、第２の論理レベルを出力し、
   第２ページのリード動作において、多値メモリセルの閾値電圧が“状態０”、“状態１”のとき、第１の論理レベルを出力し、多値メモリセルの閾値電圧が“状態２”、“状態３”のとき、第２の論理レベルを出力し、
   第２ページのみをプログラムした状態の場合、
   第１ページのリード動作において、多値メモリセルの閾値電圧の状態に関係なく第１の論理レベルを出力し、第２ページのリード動作において、多値メモリセルの閾値電圧が“状態０”、“状態１”のとき、第１の論理レベルを出力し、多値メモリセルの閾値電圧が“状態２”、“状態３”の場合、第２の論理レベルを出力する請求項３に記載の不揮発性半導体記憶装置。
5. 前記制御手段は、前記メモリセルアレイへのプログラム動作と並行して、前記プログラム順番情報記憶手段へプログラム順番情報を記憶する動作を行う請求項２又は請求項４に記載の不揮発性半導体記憶装置。
6. 前記制御手段は、前記メモリセルアレイへのリード動作と並行して、前記プログラム順番情報記憶手段に記憶されたプログラム順番情報のリード動作を行う請求項２、請求項４、又は請求項５に記載の不揮発性半導体記憶装置。
7. 前記プログラム順番情報記憶手段は、前記多値メモリセルと同一のワード線に接続されたメモリセルで構成される請求項２又は請求項４から６いずれか一項に記載の不揮発性半導体記憶装置。
8. 前記プログラム順番情報記憶手段は、前記多値メモリセルの“状態３”の閾値電圧でデータを記憶する請求項４又は請求項５から７いずれか一項に記載の不揮発性半導体記憶装置。
9. 前記プログラム順番情報記憶手段は、強誘電体メモリ(ＦｅＲＡＭ)で構成される請求項２又は請求項４から７いずれか一項に記載の不揮発性半導体記憶装置。
10. 前記メモリセルアレイは、ＮＡＮＤ型メモリセルアレイで構成される請求項１から９いずれか一項に記載の不揮発性半導体記憶装置。
11. 前記メモリセルアレイは、ＡＮＤ型メモリセルアレイで構成される請求項１から９いずれか一項に記載の不揮発性半導体記憶装置。
12. 前記メモリセルアレイは、ＮＯＲ型メモリセルアレイで構成される請求項１から９いずれか一項に記載の不揮発性半導体記憶装置。

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