JP2010165457A - フラッシュメモリ装置 - Google Patents
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Abstract
【解決手段】メモリ部としてフラッシュメモリ素子のメモリアレイからなる制御命令メモリ部12Aと、やはりフラッシュメモリ素子の小さなセクターサイズ群で構成されるデータメモリ部12Bを備え、制御命令メモリ部12Aのアクセスを可能にするPFE信号とデータメモリ部12Bのアクセスを可能にするDFE信号の切換えによって、選択されたメモリ部で使用される。DFE信号によってデータメモリ部12Bを選択して書込み又は消去が開始されると、その後はDFE信号とPFE信号を切り換えて制御命令メモリ部12Aのアクセスを可能にすることにより、制御命令メモリ部12Aの情報を読み出すことができるようになる。
【選択図】図2
Description
フラッシュメモリは、オンボード(実装状態)で書替えの必要な用途はもとより、ソフトのデバッグが出荷の寸前までできるという利便性からユーザに大きく支持されている。
22はタイマー、24はシステム制御命令レジスタであり、電源としてVccとGND電位が与えられ、制御命令として書込み動作の開始信号となるライトイネーブル信号(WE)、読出し動作の開始信号となる出力イネーブル信号(OE)、及びデバイスの選択信号であるチップイネーブル信号(CE)がシステム制御命令レジスタ24に与えられ、システム制御命令レジスタ24から各部の動作を決める信号が各部に与えられる。
本発明の第2の目的は、制御命令格納用のメモリ部とデータ格納用のメモリ部のサイズを自由に設計でき、所望のサイズの組合わせのフラッシュメモリ装置を実現できるようにして、ユーザにとっても製造側にとっても経済的な容量サイズを持つフラッシュメモリ装置を実現することである。
本発明の第3の目的は、例えば携帯電話の電話番号帳に使用するような細かいデータに対しては小さいセクターを一つずつ消去できるようにし、例えば音声録音のような比較的大きなデータに対しては複数のセクターを同時に消去できるようにして消去に対する自由度を増すことである。
また、制御命令メモリ部とデータメモリ部がアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされるように切り換えて共通されるので、制御命令の切換えにより、データメモリ部の書込み又は消去動作中に制御命令メモリ部の読出しを行なうことができるようになる。
両メモリ部を適当な大きさの単位に機能ブロック化することにより、両メモリ部を自由な大きさのメモリサイズに設計し、所望の容量サイズの組合せを実現することができるようになる。
また、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えていることにより、用途に応じた消去モードを選択することができるようになる。その結果、データメモリ部のある領域に対する消去を高速にできるようになり、ユーザの待ち時間を短縮することができるようになる。
メモリ部として制御命令格納用の制御命令メモリ部12Aとデータ格納用のデータメモリ部12Bを備えている。制御命令メモリ部12Aはフラッシュメモリ素子のメモリアレイであり、その容量は例えば4Mビットで、全体で1つのセクターを構成している。それに対し、データメモリ部12Bもフラッシュメモリ素子のメモリアレイであるが、容量は例えば2.5Mビットであり、128バイト(1バイトは8ビット)のメモリ素子を1セクターとして、2560セクターに分割されている。セクターは消去の最小単位である。
プログラム電圧発生器14からのプログラム時の電圧及び消去電圧発生器16からの消去時に用いられる電圧は、それぞれデコーダ6,8及び両メモリ部12A,12Bに供給される。
30は出力制御回路であり、デバイスが自動アルゴリズム実行中か終了したかをホストシステムに知らせる信号レディ/ビジィ(RY/BY)を発生する。
セクター単位での消去モードでは、セクター選択信号が所定のブロックの所定のセクターのOR回路に供給されることにより、そのセクターのみのデータが消去される。
データメモリ部12Bのセクターサイズは均一な大きさのものでなくてもよく、サイズの異なる2種類以上のセクターを含む複数のメモリマットをもった構成とすることもできる。
6 Xデコーダ
8 Yデコーダ
10A,10B Yゲート/センスアンプ
12A 制御命令メモリ部
12B データメモリ部
40 ブロック
42−1〜42−64 セクター
Claims (6)
- フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数が異なり、
前記第2のメモリ部内のセクターは、前記第1のメモリ部内の最大容量のセクターよりも大きい容量をもっており、前記第1、第2のメモリ部は、一方のメモリ部の書込み又は消去時に他方のメモリ部の読出しを行なうことができることを特徴とするフラッシュメモリ装置。 - 前記第1のメモリ部はデータ格納用のデータメモリ部であり、前記第2のメモリ部は制御命令格納用の制御命令メモリ部である請求項1に記載のフラッシュメモリ装置。
- 前記第1のメモリ部と第2のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより一方のメモリ部の書込み又は消去時に他方のメモリ部の読出しが行なわれる請求項1又は2に記載のフラッシュメモリ装置。
- 前記第1のメモリ部のアクセスを可能にするイネーブル信号と前記第2のメモリ部のアクセスを可能にするイネーブル信号とを備え、
これらのイネーブル信号を切り替えることにより一方のメモリ部の書込み又は消去時に他方のメモリ部の読出しが行なわれる請求項1から3のいずれか一項に記載のフラッシュメモリ装置。 - 前記第1のメモリ部と第2のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項1から4のいずれか一項に記載のフラッシュメモリ装置。
- フラッシュメモリ素子からなる第1のメモリ部と第2のメモリ部を備え、
前記第1のメモリ部と第2のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
前記第1、第2のメモリ部は、書込みが指定されると書込みアルゴリズムが自動的に実行され、消去が指定され消去を行う最初のセクターと最後のセクターが指定されると消去アルゴリズムが自動的に実行されることにより、一方のメモリ部の書込み又は消去時に他方のメモリ部の読出しを行なうことができることを特徴とするフラッシュメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010106250A JP2010165457A (ja) | 2010-05-06 | 2010-05-06 | フラッシュメモリ装置 |
Applications Claiming Priority (1)
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JP2010106250A JP2010165457A (ja) | 2010-05-06 | 2010-05-06 | フラッシュメモリ装置 |
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JP2006224621A Division JP2006309943A (ja) | 2006-08-21 | 2006-08-21 | 複合化フラッシュメモリ装置 |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2010
- 2010-05-06 JP JP2010106250A patent/JP2010165457A/ja active Pending
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