JPH04351794A

JPH04351794A - 不揮発性記憶装置

Info

Publication number: JPH04351794A
Application number: JP3153954A
Authority: JP
Inventors: Yasuhiro Nakamura; 靖宏中村; Takeshi Wada; 武史和田; Kazuto Izawa; 伊澤　和人; Kazunori Furusawa; 和則古沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-05-29
Filing date: 1991-05-29
Publication date: 1992-12-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性記憶装置に
関し、例えば一括消去型ＥＥＰＲＯＭ（エレクトリカリ
・イレーザブル＆プログラマブル・リード・オンリー・
メモリ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】不揮発性記憶装置としては紫外線により
記憶情報の消去が可能なＥＰＲＯＭ（イレーザブル＆プ
ログラマブル・リード・オンリー・メモリ）と、電気的
に消去可能な上記のＥＥＰＲＯＭがある。ＥＰＲＯＭは
、メモリセル面積が小さいため大記憶容量化に適しては
いるが、紫外線照射で記憶情報の消去を行うため窓付き
パッケージを必要とすること、プログラマーにて書き込
みを行うため書き換え時にシステムから取り外す必要が
あること等の問題がある。一方、ＥＥＰＲＯＭはシステ
ム内で電気的に書き換えが可能であるが、メモリセルの
大きさがＥＰＲＯＭの約２．５倍から５倍程度と大きい
ため、大記憶容量化には適していない。そこで、最近で
は両者の中間的な不揮発性記憶装置として、電気的一括
消去型ＥＥＰＲＯＭと呼ばれるものが開発されている。電気的一括消去型ＥＥＰＲＯＭは、チップ一括又はある
ひとまとまりのメモリセル群を一括して電気的に消去す
る機能を持つ不揮発性記憶装置である。メモリセルの大
きさはＥＰＲＯＭ並に小さくできる。このような一括消
去型ＥＥＰＲＯＭに関しては、例えば１９８０年国際固
体会議（ＩＳＳＣＣ）の頁１５２　、１９８７年国際固
体会議（ＩＳＳＣＣ）の頁７６　　、アイ・イー・イー
・イー・ジャーナル　　オブ　　ソリッドステート　　
サーキッツ，第２３巻第５号（１９８８年）第１１５７
頁から第１１６３頁（ＩＥＥＥ，Ｊ．　Ｓｏｌｉｄ−Ｓ
ｔａｔｅ　Ｃｉｃｕｉｔｓ，　ｖｏｌ．２３（１９８８
）　ｐｐ．１１５７−１１６３）がある。

【０００３】電気的一括消去型ＥＥＰＲＯＭのメモリセ
ルは、通常のＥＰＲＯＭとよく似た２層ゲート構造であ
る。書き込み動作は、ＥＰＲＯＭのメモリセルと同様に
ドレイン接合付近で発生させたホットキャリアをフロー
ティングゲートに注入することにより行われる。書き込
み動作によりメモリセルのコントロールゲートからみた
しいき値電圧は高くなる。一方、消去動作は、コントロ
ールゲートを接地し、ソースに高電圧を印加することに
よりフローティングゲートとソースの間に高電界を発生
させ、薄い酸化膜を通したトンネル現象を利用してフロ
ーティングゲートに蓄積された電子をソースに引き抜く
ことによって行う。消去動作によりコントロールゲート
からみたしきい値電圧は低くなる。読み出しはドレイン
に弱い書き込みが起こりにくいよう１Ｖ程度の低電圧を
印加し、コントロールゲートに５Ｖ程度を印加し、流れ
るチャンネル電流の大小を情報の“０”と“１”に対応
させる。

【０００４】

【発明が解決しようとする課題】ブロック消去機能を持
つ電気的一括消去型ＥＥＰＲＯＭでは、１回の消去動作
では１個のブロックしか消去することができない。この
ため、複数のブロックを消去するときには、複数回にわ
たって消去動作を繰り返す必要がある。そこで、本願発
明者にあっては、複数のメモリブロックのうちの任意の
メモリブロックの消去を実現することを考えた。この場
合、複数のブロックを同時に消去すると、メモリセルの
数が増加するため消去後のしきい値電圧のバラツキが大
きくなり、消去ブロックの数を指定可能にするだけでは
実用上大きな問題が残ることに気が付いた。この発明の
目的は、１ないし複数からなる任意のメモリブロックに
対して確実な自動消去動作を実現した不揮発性記憶装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電気的に消去可能にされた
不揮発性記憶素子がマトリックス配置され、複数のメモ
リブロックに分割されてなるメモリアレイを持つ不揮発
性記憶装置に対して、外部からのブロック指定及び消去
動作の指示に従って対応する１ないし複数からなる任意
のメモリブロックに対して消去動作を行った後に対応す
るメモリブロックのメモリセルを少なくとも１回の読み
出し動作を行い、その読み出し情報に基づいてメモリブ
ロック毎にそれぞれ消去動作の継続又は停止の制御を行
う消去制御回路を設ける。

【０００６】

【作用】上記した手段によれば、１ないし複数の任意の
メモリブロックの一括消去が個々のメモリブロックのベ
リファイの結果に従って継続又は停止させられるもので
あるため、１ないし複数からなる任意のメモリブロック
に対する消去動作を単時間でしかも確実に実施すること
ができる。

【０００７】

【実施例】図１には、この発明に係る不揮発性記憶装置
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によって
、単結晶シリコンのような１個の半導体基板上において
形成される。この実施例の不揮発性記憶装置は、次の各
回路ブロックにより構成される。アドレス信号Ａ０〜Ａ
ｎは、ラッチ回路ＦＦを持つアドレスバッファＡＤＢ＆
ＦＦに入力される。アドレスバッファＡＤＢ＆ＦＦを通
したＸ系の内部アドレス信号とＹ系の内部アドレス信号
とは、それぞれ次のデコーダ回路に供給される。Ｘアド
レスデコーダＸＤＥＣは、上記Ｘ系の内部アドレス信号
を解読してメモリアレイのワード線の選択信号を形成す
る。ＹアドレスデコーダＹＤＥＣは、上記アドレスバッ
ファＡＤＢ＆ＦＦを通したＹ系の内部アドレス信号を受
けて、それを解読してメモリアレイのデータ線の選択信
号を形成する。カラムスイッチＣＷは、このデータ選択
信号によりメモリアレイのデータ線を選択する。同図で
は、Ｙデコーダとカラムスイッチとを１つのブロックに
よりＹＤＥＣ＆ＣＷのように表している。上記アドレス
バッファＡＤＢに設けられたラッチ回路ＦＦは、後述す
るように消去ブロックの指定するアドレスの取り込みに
利用され、取り込まれたブロック指定信号は、後述する
制御回路ＣＯＮＴに伝えられる。

【０００８】カラムスイッチＣＷを通した読み出し信号
は、センスアンプＳＡによりセンスされる。入出力バッ
ファＤＢＣは、上記センスアンプＳＡの出力信号を外部
に出力するデータ出力バッファと、外部から入力された
書き込みデータを上記カラムスイッチＣＷを通してメモ
リアレイのデータ線に伝えるデータ入力バッファから構
成される。センスアンプＳＡの出力信号は、上記のよう
な読み出し動作の他に消去確認のためのベリファイにも
使用され、その出力信号は制御回路ＣＯＮＴに伝えられ
る。また、データ端子Ｄ０〜Ｄ７からは書き込み信号の
他に、動作モードを指定するコマンドも入力される。そ
れ故、入力バッファの出力信号は制御回路ＣＯＮＴにも
伝えられる。

【０００９】メモリアレイは、分割されたメモリブロッ
クＭＢ０〜ＭＢｎから構成される。これらの各メモリブ
ロックＭＢ０〜ＭＢｎに対応して消去回路ＥＲＣ０〜Ｅ
ＲＣｎが設けられる。制御回路ＣＯＮＴは、外部から供
給されるチップイネーブル信号ＣＥＢ、出力イネーブル
信号ＯＥＢ及びライトイネーブル信号ＷＥＢと、上記デ
ータ端子Ｄ０〜Ｄ７から供給されるコマンド、アドレス
ラッチ回路ＦＦに取り込まれた消去ブロック指定信号等
を受けて、書き込み／読み出し及び一連の自動消去動作
のための制御動作を行う。ここで、信号ＣＥＢ、ＯＥＢ
及びＷＥＢのようにＢ（論理信号のバーを意味する）が
付加された信号はロウレベルがアクティブレベルである
ことを意味している。このことは、以下の他の信号にお
いても同様である。

【００１０】図２には、この発明に係る不揮発性記憶装
置における自動消去動作の一実施例の概略タイミング図
が示されている。同図には、ＭＢ０〜ＭＢｎからなるメ
モリブロックのうち、メモリブロックＭＢ０とＭＢｍの
２つを選んで消去する場合が示されている。上記ブロッ
クＭＢ０とＭＢｍの指定は、アドレス信号のうちの上位
ｋビット、ここではアドレス信号Ａｊ＋１〜Ａｉにより
ブロック指定が行われる。このビット数ｋは、ブロック
数により決定される。例えば、ブロック数が８なら３ビ
ット、ブロック数が１６なら４ビットにより指定される
。なお、上記ｋビットは、上位ビットの他、下位ビット
を用いるものであってもよく、中間の任意のｋビットで
あってもよい。

【００１１】データ端子Ｄ０〜Ｄ７からは、ブロック消
去コマンド、例えば７０Ｈを２回に連続して入力する。このコマンドは７０Ｈ以外であってもよいことはいうま
でもない。入力アドレスと入力コマンドとは信号ＣＥＢ
とＷＥＢに従い、その立ち下がりエッジと立ち上がりエ
ッジによりそれぞれ取り込み、内部回路でラッチされる
。この信号ＣＥＢは、内部のタイマー回路により、一定
時間Ｔ１以内でクロックされると入力モードと判定し、
上記時間Ｔ１を超えた時間Ｔ２に信号ＣＥＢがクロック
されないと、同時に消去するメモリブロックの指定が終
了したと判定し、消去動作を開始する。このメモリブロ
ックの指定は、消去を行うべきブロックの数に応じて数
回にわたって行われる。この場合、同じブロックを重複
して指定してもよい。ただし、ブロックＭＢ０〜ＭＢｎ
を超えたブロックの指定は意味がなく、同然のようにで
きない。

【００１２】消去動作において、各消去回路ＥＲＣ０と
ＥＲＣｍにより、消去パルスＣＬＫ０とＣＬＫｍが発生
される。この１回の消去動作の後にベリファイが行われ
て、メモリセルの消去が不完全なら同図のように２回目
の消去パルスＣＬＫ０とＣＬＫｍが発生される。そして
、２回目のベリファイにより、ブロックＭＢｍは消去が
完了したと判定されて、以後消去パルスは発生されない
。これに対して、ブロックＭＢ０では、ベリファイの結
果消去不完全であると判定されて３回目の消去パルスＣ
ＬＫ０が発生される。この３回目の消去動作に対応した
ベリファイの結果、消去が完了したと判定される消去動
作が終了される。

【００１３】図８には、この発明に係る不揮発性記憶装
置（以下、単にＥＥＰＲＯＭという）の一実施例の回路
図が示されている。同図の各回路素子は、特に制限され
ないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製
造技術によって、１個の単結晶シリコンのような半導体
基板上において形成される。同図において、Ｐチャンネ
ルＭＯＳＦＥＴは、そのチャンネル（バックゲート）部
に矢印が付加されることによってＮチャンネルＭＯＳＦ
ＥＴと区別される。このことは他の図面においても同様
である。

【００１４】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧Ｖｃｃ
に結合される。ただし、高電圧回路であれば、それに対
応するＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェ
ル領域は、外部から与えられる高電圧Ｖｐｐ、内部発生
高電圧等に接続される。あるいは、集積回路は、単結晶
Ｎ型シリコンからなる半導体基板上に形成してもよい。この場合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素
子はＰ型ウェル領域に形成され、ＰチャンネルＭＯＳＦ
ＥＴはＮ型基板上に形成される。

【００１５】この実施例のＥＥＰＲＯＭは、外部端子か
ら供給されるＸアドレス信号Ａ０〜Ａｉ、Ｙアドレス信
号Ａｊ〜Ａｋと内部で形成されたアドレス信号ＡＡ０〜
ＡＡｋを受けるアドレスバッファＸＡＤＢ，ＹＡＤＢに
入力される。このアドレスバッファＸＡＤＢ，ＹＡＤＢ
を通したアドレス信号は、アドレスラッチ回路ＸＡＦＦ
及びＹＡＦＦを通してアドレスデコーダＸＤＣＲ，ＹＤ
ＣＲに供給される。特に制限されないが、上記アドレス
バッファＸＡＤＢ，ＹＡＤＢは、アドレスコントロール
信号ＡＣＴＬにより制御されて、外部アドレスと内部ア
ドレスの切り替えを行う。内部アドレス信号ＡＡ０〜Ａ
Ａｋは、制御回路ＣＯＮＴに含まれるアドレス発生回路
により形成され、後述するようなプレライトや消去ベリ
ファイのときに使用される。ＸアドレスデコーダＸＤＣ
Ｒは、アドレスデコーダ活性化信号ＤＥにより活性化さ
れ、対応するアドレスバッファＸＡＤＢの相補アドレス
信号に従ったメモリアレイのワード線の選択信号を形成
する。ＹアドレスデコーダＹＤＣＲは、対応するアドレ
スバッファＹＡＤＢからのアドレス信号に従ったメモリ
アレイのデータ線の選択信号を形成する。

【００１６】上記メモリアレイは、代表として例示的に
１つが示されている。このメモリアレイは、例示的に示
されているコントロールゲートとフローティングゲート
を有するスタックドゲート構造の記憶素子（不揮発性メ
モリ素子・・ＭＯＳＦＥＴＱ１〜Ｑ３）と、ワード線Ｗ
０・・Ｗｍ・・Ｗｎ、及びデータ線Ｄ０，Ｄ１・・Ｄｎ
とにより構成されている。上記記憶素子は、ＥＰＲＯＭ
の記憶素子と類似の構造とされる。ただし、その消去動
作が後述するようにフローティングゲートとソース線Ｃ
Ｓに結合されるソース間のトンネル現象を利用して電気
的に行われる点が、従来の紫外線を用いたＥＰＲＯＭの
消去方法と異なる。

【００１７】上記メモリアレイにおいて、同じ行に配置
された記憶素子Ｑ１〜Ｑ３のコントロールゲートは、そ
れぞれ対応するワード線Ｗ０に接続され、同じ列に配置
された記憶素子のドレインは、それぞれ対応するデータ
線Ｄ０，Ｄ１〜Ｄｎに接続されている。同図では、例示
的に示されたデータ線データ線Ｄ０，Ｄ１〜Ｄｎに対し
て独立して消去できることを表現するために、それぞれ
に結合される記憶素子のソースがそれぞれに共通化され
て消去回路ＥＲＣ０〜ＥＲＣｎが設けられる。すなわち
、この実施例では、メモリアレイをデータ線単位で分割
した例が示されている。言い換えるならば、データ線の
単位でメモリセルの消去が行われるようになっている。実際には、このようにすると回路規模が大きくなるため
、複数からなるデータ線を１つのメモリブロックを構成
するように、上記のようなデータ線Ｄ０〜Ｄｎが複数組
に分割されるとともに共通化されたソースに消去回路Ｅ
ＲＣが設けられる。

【００１８】特に制限されないが、８ビット（あるいは
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、８ビット単位のメモリアクセス
を行うＥＥＰＲＯＭの例が示されている。上記１つのメ
モリアレイを構成する各データ線Ｄ１〜Ｄｎは、上記Ｙ
アドレスデコーダＹＤＣＲによって形成されたカラム選
択信号Ｙ０，Ｙ１〜Ｙｎを受けるカラムスイッチＭＯＳ
ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに接続さ
れる。共通データ線ＣＤには、外部端子Ｉ／Ｏ（Ｄ０〜
Ｄ７）から入力される書込み信号を受ける書込み用のデ
ータ入力バッファＤＩＢの出力端子がスイッチＭＯＳＦ
ＥＴＱ１８を介して接続される。同様に他の残り７個の
メモリアレイに対しても、上記同様なカラム選択回路ス
イッチＭＯＳＦＥＴが設けられ、それに対応したアドレ
スデコーダにより選択信号が形成される。

【００１９】上記メモリアレイに対応して設けられる共
通データ線ＣＤには、スイッチＭＯＳＦＥＴＱ１６を介
してセンスアンプＳＡの入力段回路を構成し、次に説明
する初段増幅回路の入力端子に結合される。便宜上、上
記初段増幅回路を構成するＭＯＳＦＥＴＱ１１〜Ｑ１５
と縦列形態のＣＭＯＳインバータ回路Ｎ１とＮ２とで構
成される回路をセンスアンプＳＡと呼ぶ事とする。セン
スアンプＳＡには、通常読み出し時には比較的低い電源
電圧Ｖｃｃが供給され、特に制限されないが、消去ベリ
ファイ時には後述するように上記電圧Ｖｃｃより低い電
圧となる電源電圧が供給される。

【００２０】上記例示的に示されている共通データ線Ｃ
Ｄは、読み出し制御信号Ｙｒによりオン状態にされるＭ
ＯＳＦＥＴＱ１６を通して、そのソースが接続されたＮ
チャンネル型の増幅ＭＯＳＦＥＴＱ１１のソースに接続
される。この増幅ＭＯＳＦＥＴＱ１１のドレインと電源
電圧端子Ｖｃｃとの間には、そのゲートに回路の接地電
位の印加されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１
２が設けられる。上記負荷ＭＯＳＦＥＴＱ１２は、読み
出し動作のために共通データ線ＣＤにプリチャージ電流
を流すような動作を行う。

【００２１】上記増幅ＭＯＳＦＥＴＱ１１の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給される。この反転増幅回路の出力電
圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給され
る。さらに、センスアンプの非動作期間での無駄な電流
消費を防止するため、上記増幅ＭＯＳＦＥＴＱ１１のゲ
ートと回路の接地電位点との間には、ＮチャンネルＭＯ
ＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５
と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、
共通にセンスアンプの動作タイミング信号ｓｃが供給さ
れる。

【００２２】メモリセルの読み出し時において、センス
アンプ動作タイミング信号ｓｃはロウレベルにされ、Ｍ
ＯＳＦＥＴＱ１４はオン状態に、ＭＯＳＦＥＴＱ１５は
オフ状態にされる。メモリセルは、書込みデータに従っ
て、ワード線の選択レベルに対して高いしきい値電圧か
又は低いしきい値電圧を持つものである。各アドレスデ
コーダＸＤＣＲ，ＹＤＣＲによって選択されたメモリセ
ルがワード線が選択レベルにされているにもかかわらず
オフ状態にされている場合、共通データ線ＣＤは、ＭＯ
ＳＦＥＴＱ１２とＱ１１からの電流供給によって比較的
ハイレベルにされる。一方、選択されたメモリセルがワ
ード線選択レベルによってオン状態にされている場合、
共通データ線ＣＤは比較的ロウレベルにされる。

【００２３】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１１のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
１のゲートに供給されることによって比較的高い電位に
制限される。このようなハイレベルとロウレベルに共通
データ線ＣＤの電位変化を制限すると、この共通データ
線ＣＤ等に信号変化速度を制限する浮遊容量等の容量が
存在するにかかわらずに、読み出しの高速化を図ること
ができる。すなわち、複数のメモリセルからのデータを
次々に読み出すような場合において共通データ線ＣＤの
一方のレベルが他方のレベルへ変化させられるまでの時
間を短くすることができる。このような高速読み出し動
作のために、上記負荷ＭＯＳＦＥＴＱ１２のコンダクタ
ンスは比較的大きく設定される。

【００２４】上記増幅用のＭＯＳＦＥＴＱ１１は、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ１の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ２は、上記ＣＭＯＳインバータ回路Ｎ
１の出力信号を波形整形した信号Ｓ０（Ｓ１〜Ｓ７）を
形成して対応したデータ出力バッファＤＯＢの入力に伝
える。データ出力バッファＤＯＢは、上記信号Ｓ０（Ｓ
１〜Ｓ７）を増幅して外部端子Ｉ／Ｏから送出させる。特に制限されないが、データ出力バッファＤＯＢには、
次のような機能を設けるものとしてもよい。外部端子Ｉ
／ＯのうちＤ０ないしＤ６に対応したデータ出力バッフ
ァＤＯＢは、制御信号により高インピーダンスを含む３
状態出力動作を行う。これに対して、外部端子Ｉ／Ｏの
うちＤ７に対応したデータ出力バッファＤＯＢは制御信
号によって制御され、内部消去状態を外部へ読み出すと
いうデータポーリングモードに用いるようにする。

【００２５】上記外部端子Ｉ／Ｏから供給される書き込
み信号Ｄ０（Ｄ１〜Ｄ７）は、データ入力バッファＤＩ
Ｂを介して、上記共通データ線ＣＤに伝えられる。デー
タＤ１〜Ｄ７に対応した他のメモリアレイの共通データ
線と外部端子との間においても、上記同様な入力段回路
及びセンスアンプ並びにデータ出力バッファからなる読
み出し回路と、データ入力バッファからなる書き込み回
路とがそれぞれ設けられる。

【００２６】制御回路ＣＯＮＴは、特に制限されないが
、外部端子から供給される制御信号ＣＥＢ，ＯＥＢ，Ｗ
ＥＢ及び高電圧ＶＰＰと、後述するようなアドレス信号
ａ０〜ａｋ、データＤ０〜Ｄ７等に応じて、内部制御信
号ＡＣＴＬ、ＡＬ、ＤＬ、Ｙｗ，Ｙｒ及びｓｃ等の内部
タイミング信号、及びアドレスバッファに供給するアド
レス信号ＡＡ０〜ＡＡｋ等を形成する。

【００２７】図９には、アドレスバッファＸＡＤＢ，Ｙ
ＡＤＢの一実施例の回路図が示されている。同図には、
Ｘ系を代表してアドレス信号Ａ０に対応した単位回路と
、Ｙ系を代表してアドレス信号Ａｋに対応した単位回路
がそれぞれ代表として例示的に示されている。アドレス
制御信号ＡＣＴＬのハイレベルにより、アドレスバッフ
ァの入力は、外部端子Ａ０，Ａｋから内部アドレス信号
ＡＡ０，ＡＡｋにそれぞれ切り換えられてアドレスデコ
ーダＸＤＣＲ，ＹＤＣＲに伝えられる内部相補アドレス
信号ａ０，ａ０Ｂとａｋ，ａｋＢを形成する。すなわち
、上記信号ＡＣＴＬのハイレベルにより、アドレスバッ
ファＸＡＤＢ，ＹＡＤＢの単位回路は、外部端子からの
アドレス信号Ａ０〜Ａｋを受け付けなくされ、内部アド
レス信号ＡＡ０〜ＡＡｋの受け付けを行う。

【００２８】図１０には、消去回路ＥＲＣｎの一実施例
の回路図が示されている。消去パルスＥＰは、基本的に
は低電圧Ｖｃｃを動作電圧とするナンドゲート回路に供
給される。このナンドゲート回路の他方の入力には、消
去ブロックに対応したブロック選択信号ＢＳｎが供給さ
れる。消去回路ＥＲＣｎの構成及び動作は、次の通りで
ある。消去パルスを受けるナンドゲート回路は、ブロッ
ク選択信号ＢＳｎがハイレベルのときには、実質的には
インバータ回路として動作する。それ故、消去パルスＥ
Ｐはナンドゲート回路を通してゲートに定常的に電源電
圧Ｖｃｃが供給されたカット用ＭＯＳＦＥＴ及びゲート
に定常的に高電圧Ｖｐｐが供給されたカット用ＭＯＳＦ
ＥＴを介して、高電圧Ｖｐｐを動作電圧とするＣＭＯＳ
インバータ回路を構成するＰチャンネルＭＯＳＦＥＴの
ゲートに供給される。上記ＣＭＯＳインバータ回路を構
成するＮチャンネルＭＯＳＦＥＴのゲートには、上記ナ
ンドゲート回路の出力信号が供給される。この構成に代
えて、ＮチャンネルＭＯＳＦＥＴのゲートを上記Ｐチャ
ンネルＭＯＳＦＥＴのゲートと接続してもよい。上記Ｐ
チャンネルＭＯＳＦＥＴのゲートと高電圧Ｖｐｐとの間
には、レベル変換出力信号を受ける帰還用のＰチャンネ
ルＭＯＳＦＥＴが設けられる。

【００２９】上記ナンドゲート回路を通した消去パルス
ＥＰがロウレベルにされると、カット用ＭＯＳＦＥＴを
通してＰチャンネルＭＯＳＦＥＴのゲートにロウレベル
が供給されることに応じて、ＰチャンネルＭＯＳＦＥＴ
がオン状態になってメモリブロックのソースに供給され
る消去信号ＣＬＫｎを高電圧Ｖｐｐにする。このとき、
ＮチャンネルＭＯＳＦＥＴは、上記ナンドゲート回路の
出力信号のロウレベルに応じてオフ状態になっている。また、ブロック選択信号ＢＳｎが非選択のロウレベルな
ら、消去パルスＥＰに無関係にナンドゲート回路の出力
信号がハイレベルになり、ＮチャンネルＭＯＳＦＥＴが
オン状態になって出力信号をロウレベルにする。これに
より、帰還用のＰチャンネルＭＯＳＦＥＴがオン状態に
なってＣＭＯＳインバータ回路を構成するＰチャンネル
ＭＯＳＦＥＴのゲート電圧を高電圧にするため、このＰ
チャンネルＭＯＳＦＥＴがオフ状態になる。また、ナン
ドゲート回路の出力信号のハイレベルに応じてカット用
ＭＯＳＦＥＴがオフ状態になるため、高電圧Ｖｐｐから
低電圧Ｖｃｃで動作するナンドゲート回路に向かって直
流電流が流れることが防止される。上記出力信号がロウ
レベルにされるため非選択のメモリブロックでは消去動
作が行われない。

【００３０】図１１には、制御回路ＣＯＮＴに含まれる
消去制御回路の一実施例のブロック図が示されている。ラッチ制御信号発生部は、制御信号ＣＥＢ，ＯＥＢ，Ｗ
ＥＢ及び高電圧ＶＰＰと内部の自動消去開始信号ＡＥＳ
を受けて、各ラッチ回路の制御信号ＡＬ、ＤＬ、ＭＬ及
びＰＷＳ、ＢＣＴＬを形成する。ＡＬはアドレスラッチ
信号であり、図８のアドレスラッチ回路ＸＡＦＦ、ＹＡ
ＦＦに供給される。ＤＬはデータラッチ信号であり、図
８では省略されているデータ入力バッファＤＩＢに含ま
れるデータラッチ回路に供給される。ＭＬは内部ラッチ
信号である、ＰＷＳはプレライト開始信号であり、プレ
ライト制御回路に供給される。ＢＣＴＬは消去ブロック
設定部制御信号であり、消去ブロック設定部に供給され
る。

【００３１】コマンド設定部にあっては、上記データラ
ッチ回路に取り込まれたデータＤ０〜Ｄ７を受け、７０
Ｈが２回入力されたことを検出すると、自動消去開始制
御信号ＡＥＳを発生する。消去ブロック設定部は、消去
ブロック設定部制御信号ＢＣＴＬを受けて、アドレスラ
ッチＸＡＦＦ，ＹＡＦＦに取り込まれたアドレス信号ａ
０〜ａｋを受けて、それをデコードしてブロック選択信
号ＢＳ０〜ＢＳｎを形成する。このブロック選択信号Ｂ
Ｓ０〜ＢＳｎは、ブロックに対応したラッチ回路のセッ
ト／リセットにより保持される。すなわち、消去が指示
されたブロックに対応したラッチ回路がセットされ、消
去が指示されないブロックに対応したラッチ回路はリセ
ットのままにされる。この消去が指示されたラッチ回路
は、消去ベリファイの結果により消去が完了されたと判
定されるとリセットされ、消去が不完全であるならセッ
ト状態が維持される。これにより、ブロック毎での消去
制御が可能になる。上記消去ブロックを指定するアドレ
ス信号の取り込みは、前記図２に示したように後述する
ようなタイマーを利用した信号ＷＥＢのクロックの有無
を検出して行う。

【００３２】プレライト制御部は、後述するように消去
しようとするブロックに対して書き込みを行うための回
路であり、プレライトのためのアドレスＡＡ０〜ＡＡｋ
は信号ＡＣＴＬに従いアドレス制御部により発生される
。また、書き込み用のＹゲート信号Ｙｗを発生させ、内
部制御アドレスＡＡ０〜ＡＡｋに従い書き込みを行う。アドレス制御部からアドレス終了信号ＡＥＮＤが出力さ
れたなら、プレライト制御部はプレライトを終了し、消
去開始信号ＥＳＴＲを消去制御部に出力する。アドレス
制御部は、上記のように信号ＡＣＴＬに従い、内部アド
レスＡＡ０〜ＡＡｋを発生する。内部アドレスＡＡ０〜
ＡＡｋは、タイマ回路とカウンタ回路からなるアドレス
発生回路により形成される。内部アドレスは０から最終
アドレスまで進めるが、ブロック選択信号ＢＳ０〜ＢＳ
ｎが設定されないブロックのアドレスはスキップさせる
。アドレス制御部は、最終アドレスまでカウントしたな
ら終了信号ＡＥＮＤを発生する。

【００３３】消去制御部は、消去パルスＥＰを発生する
。また、消去パルスＥＰを発生した後に読み出し用のＹ
ゲート信号Ｙｒを発生して読み出す。この消去ベリファ
イの結果をセンスアンプの出力信号Ｓ０〜Ｓ７から受け
て、再度の消去が必要か否かの判定を行う。消去が完了
したと判定したなら、ブロックリセット信号ＢＲＳＴを
発生してそれに対応したブロックの選択信号ＢＳをリセ
ットさせる。もしも、再度の消去が必要とされたなら、
それに対応したブロックリセット信号ＢＲＳＴを発生さ
せない。この結果、ブロック選択信号ＢＳは前記ラッチ
回路にセットされたままとなり、再度の消去パルスＥＰ
の発生に応じて、消去回路ＥＲＣがそれに対応したブロ
ックのソースに高電圧Ｖｐｐを印加して再度の消去を行
う。このような消去パルスの発生は、指定された全ての
ブロックに対応したブロック選択信号がリセットされる
まで繰り返して行われる。全てのブロックが消去される
と一連の消去動作が終了する。

【００３４】図１２には、この発明に係る不揮発性記憶
装置における消去動作の一実施例のフローチャート図が
示されている。この実施例では、実際の消去動作に先立
って同図に点線で示すような一連のプレライト動作が実
行される。すなわち、消去する前のメモリアレイにおけ
るメモリセルの記憶情報、言い換えるならば、記憶素子
のしきい値電圧は、前記のような書き込みの有無に従っ
て高低さまざまである。上記のプレライト動作は、電気
的な一括消去動作に先立って、消去動作が指示されたメ
モリブロックの全記憶素子に対して書き込みを行うこと
により、未書き込みのメモリセルであるいわば消去状態
のメモリセルに対して、この実施例による内部自動消去
動作が行われることによって負のしきい値電圧になる過
消去のメモリセルが発生するのを防ぐものである。

【００３５】このプレライト動作は、ステップ（１）に
おいて、個々のメモリセルを選択するためのアドレス信
号をアドレスカウンタ回路で発生させるというアドレス
設定（リセット）が行われる。ステップ（２）において
、書き込みパルスを発生させて書き込み（プレライト）
を行う。この書き込みの後にステップ（３）において、
アドレスカウンタ回路をインクリメント（＋１）動作さ
せるという、アドレスインクリメントを行う。ステップ
（４）において、最終アドレスか否かを判定して、最終
アドレスまで上記のプレライトが行われていない（ＮＯ
）の場合は、上記書き込みのステップ（２）に戻り書き
込みを行う。これを最終アドレスまで繰り返して行うも
のである。なお、上記のようなブロック単位での消去を
行うものであるため、消去が指示されないブロックに対
応したアドレス部分はスキップされる。

【００３６】上記のようなプレライトが終了すると、以
下のような消去動作が実行される。ステップ（５）にお
いては、消去動作のためのアドレスの初期設定（リセッ
ト）を行う。この実施例ではブロック単位でのを一括消
去するため、このアドレスの初期設定は消去動作それ自
体には格別の意味を持たない。このアドレス初期設定は
、その後に行われる消去ベリファイのために必要とされ
る。ステップ（６）では、一括消去のための消去パルス
ＥＰが発生される。前記のように消去が指定されたブロ
ックに対して、上記消去パルスＥＰの期間消去動作が行
われる。

【００３７】ステップ（７）において、上記アドレスイ
ンクリメントが行われて先頭アドレスからステップ（８
）によりベリファイ動作が行われる。このベリファイ動
作では、特に制限されないが、動作電圧が低電圧Ｖｃｃ
より更に低い例えば３　．５Ｖのような低い電圧されて
前記のような読み出し動作が行われる。この読み出し動
作において、読み出し信号が“１”ならば、しきい値電
圧が上記３．５Ｖ以下の消去状態にされたものと認めら
れる。なお、上記先頭アドレスが消去ブロックとは異な
るときには、アドレススキップが行われて、実際に消去
を行うブロックに対応したアドレスから上記ステップ（
８）でのベリファイが行われる。このステップ（８）に
おいるけベリファイにおいて１つのメモリブロックにお
ける全メモリセルが消去と判定されたなら、ステップ（
９）においてそのブロック選択信号がリセットされる。ブロックの途中又は未消去メモリセルが存在するときに
は、ステップ（１０）において最終アドレスか否かの判
定が行われ、最終アドレスでない場合（Ｎ）にはステッ
プ（７）に戻り、アドレスインクリメントと上記同様な
ベリファイ動作が繰り返し行われる。なお、上記のよう
な最終アドレスまでのアドレスインクリメントにおいて
消去されないブロックに対応したアドレスはスキップさ
れて上記のような消去ベリファイは行われない。

【００３８】ステップ（８）におけるベリファイは、消
去が指定された１つのブロックにわたる読み出しで信号
Ｓ０〜Ｓ７が全て消去状態である“１”ならば、そのブ
ロックの終了アドレスにおいてブロックリセット信号Ｂ
ＲＳＴが発生される。これ対して、上記１つのブロック
にわたる一連の読み出しにおいて１つでも“０”があれ
ば、上記ブロックリセット信号が発生されない、これに
より、最終アドレスまでのベリファイが終了したときに
、ステップ（１１）において上記ブロック選択信号が全
てリセット状態であるか否かの判定、言い換えるならば
、全消去状態であるかの判定が行われ、未消去のブロッ
クが存在するときにはステップ（６）に戻り、再び消去
パルス発生が行われる。この場合には、消去が完了した
ブロックには、上記ブロック選択信号がリセットされる
ことに対応して消去動作が行われず、ブロック選択信号
がセット状態にあるブロックに対応して前記同様に消去
動作と、それに対応したベリファイが行われる。全ブロ
ックについて消去が行われたなら消去モードが終了する
。

【００３９】この消去動作では、前記のようにメモリア
レイをブロック単位で一括消去するものであるため、複
数のブロックのうちうち書き込み動作によって最もしき
い値電圧が高くされたメモリセルを持つものが最も多い
回数の消去動作が行われることになる。すなわち、最も
しきい値電圧が高くされたメモリセルが、上記３．５Ｖ
で読み出しが可能、すなわち低いしきい値電圧を持つま
でステップ（６）における消去パルスが、ステップ（８
）のブロックベリファイ結果に基づいて行われるものと
なる。このため、消去されるブロックの数が区々であっ
ても、そのブロック毎に消去状態とみなされるまでしか
消去動作を行わないから、上記最もしきい値電圧が高く
されたメモリブロックに対する消去動作の影響を受けて
、最も小さな書き込み電圧しかもたないメモリブロック
のメモリセルに過消去が行われることがなく、メモリア
レイ全体のメモリセルのほぼ同じ消去状態とみなされる
しきい値電圧にすることができる。また、上記のように
メモリセルの消去状態のしきい値電圧を正の電圧に維持
することにより、１トランジスタによるメモリセルが実
現できる。

【００４０】図１３には、消去モードの設定の具体的一
実施例のタイミング図が示されている。この実施例では
、高電圧ＶＰＰをハイレベルにした状態で信号ＣＥＢが
ロウレベルで信号ＯＥＢがハイレベルのときにコマンド
の入力モードが指定され、信号ＷＥＢのロウレベルに同
期して入力されたデータをコマンドとしてみなして取り
込みが行われる。上記データＤＡにより７０Ｈが２回に
わたって入力されると、消去モードと判定され、自動消
去開始信号ＡＥＳが発生される。この信号ＡＥＳの発生
と、信号ＷＥＢのハイレベルに同期して、アドレス端子
から消去ブロックが入力される。この実施例では、２つ
の消去ブロックＢＬ０とＢＬ１を指定する例が示されて
いる。このように２つのブロックを指定するときには、
１つの消去ブロックＢＬ０の指定のためにＷＥＢをハイ
レベルにした後に、クロックＣＫを計数するタイマ回路
による時間Ｔ１のような短い時間ｔｃｙｓ１内に信号Ｗ
ＥＢをロウレベルにし、アドレス信号ＡＤを入力する。上記時間Ｔ１内にＷＥＢをロウレベルにし、それをハイ
レベルに変化させると、それに同期してアドレスラッチ
信号が発生されて２番目の消去ブロックＢＬ１のアドレ
スが取り込まれる。

【００４１】消去ブロックが２つの場合には、信号ＷＥ
Ｂをハイレベルのままにする。すると、タイマにより時
間Ｔ２により、言い換えるならば、信号ＷＥＢのｔｓｙ
ｓ２により消去ブロックのアドレス取り込みモードが終
了したと判定し、プレライト開始信号ＰＷＳを発生させ
、実質的な消去動作が開始される。引き続き、３個以降
のブロックを指定するときには、上記時間Ｔ１内に信号
ＷＥＢをロウレベルにして、それに対応したアドレスを
入力すればよい。

【００４２】図３には、消去ブロックの指定を行う他の
一実施例のタイミング図が示されている。この実施例で
は、各メモリブロックにそれぞれ一対一に対応して消去
コマンドを割り当てる。すなわち、コマンドの入力によ
りブロック消去の指定とそれに対応したブロックの指定
を行う。このコマンドの入力モードは、信号ＯＥＢとＷ
ＥＢをハイレベルに維持した状態で、信号ＣＥＢをロウ
レベルにすることにより設定し、そのときにデータ端子
Ｄ０〜Ｄ７からコマンド７０Ｈ、７１Ｈ、７２Ｈを入力
すると、上記コマンド７０Ｈ、７１Ｈ、７２Ｈに対応し
て予め決められている、例えばメモリブロックＭＢ０、
ＭＢ１、ＭＢ２等が指定される。このコマンド入力モー
ドも一定時間Ｔ１内に信号ＣＥＢをロウレベルにするこ
とにより行われ、信号ＣＥＢを時間Ｔ２以上ハイレベル
に維持すると、コマンド入力モードが終了と判定されて
消去動作が開始される。このようにコマンドの入力によ
りブロック消去モードと消去ブロックを指定する場合に
は、アドレス信号Ａ０〜Ａｉは無効にされる。上記のよ
うなコマンド入力モードの設定は、上記信号ＣＥＢ、Ｏ
ＥＢ及びＷＥＢの他に高電圧ＶＰＰとの組み合わせてモ
ード設定を行うものであってもよい。

【００４３】図４には、消去ブロックの指定を行う他の
一実施例のタイミング図が示されている。同図には、Ｍ
Ｂ０〜ＭＢｎからなるメモリブロックのうち、メモリブ
ロックＭＢ０とＭＢｍの２つを選んで消去する場合が示
されている。上記ブロックＭＢ０とＭＢｍの指定は、前
記図２のアドレス信号に代えてデータＤ０〜Ｄ７が利用
される。データＤ０〜Ｄ７の全ビットを使用すると、最
大２５６ブロックまでの指定が可能である。このため、
先頭に入力されるコマンドは、ブロック消去コマンド、
例えば７０Ｈが入力され、引き続いて消去ブロックＢＡ
０，ＢＡｍが入力される。入力コマンド７０Ｈ及び消去
ブロックＢＡ０，ＢＡｍとは信号ＣＥＢに従い、その立
ち下がりエッジ又は立ち上がりエッジによりそれぞれ取
り込み、内部回路でラッチされる。この信号ＣＥＢは、
内部のタイマー回路により、一定時間Ｔ１以内でクロッ
クされると入力モードと判定し、上記時間Ｔ１を超えた
時間Ｔ２に信号ＣＥＢがクロックされないと、同時に消
去するメモリブロックの指定が終了したと判定して消去
動作が開始される。このとき、前記同様に信号ＯＥＢと
ＷＥＢはハイレベルに維持され、消去コマンド入力及び
消去ブロック入力モードであることを設定する。この入
力モードの指定には、上記同様に高電圧ＶＰＰを組み合
わせるものであってもよい。

【００４４】図５には、消去ブロックの指定を行う他の
一実施例のタイミング図が示されている。同図には、Ｍ
Ｂ０〜ＭＢｎからなるメモリブロックのうち、メモリブ
ロックＭＢ０とＭＢｍの２つを選んで消去しない場合が
示されている。言い換えるならば、前記図２とは逆に消
去をしないブロックを指定することにより、指定されな
い他の全てのブロックを消去する構成を採る。この場合
には、保持すべきデータの存在の有無に対応してメモリ
ブロックを指定して消去動作を行わせることができる。上記消去しないブロックＭＢ０とＭＢｍの指定は、前記
図２と同様にアドレス信号Ａ０〜Ａｉが利用される。た
だし、全ブロック数に応じて使用されるアドレス信号の
ビット数が選ばれる。この実施例では、アドレスとデー
タのラッチを行うために、信号ＣＥＢとＷＥＢを用い、
ＷＥＢのの立ち下がりエッジではアドレスラッチ信号を
発生し、ＷＥＢの立ち上がりエッジではデータラッチ信
号を発生させる。このため、この信号ＣＥＢ又はＷＥＢ
は、内部のタイマー回路により、一定時間Ｔ１以内でク
ロックされると入力モードと判定し、上記時間Ｔ１を超
えた時間Ｔ２に信号ＣＥＢ又はＷＥＢがクロックされな
いと、同時に消去しないメモリブロックの指定が終了し
たと判定し、指定されないメモリブロックに対する消去
動作が開始される。

【００４５】図６には、消去ブロックの指定を行う他の
一実施例のタイミング図が示されている。この実施例で
は、消去を行うべき複数のメモリブロックの組み合わせ
にそれぞれ一対一に対応して消去コマンドを割り当てる
。すなわち、コマンドの入力によりブロック消去の指定
とそれに対応したブロックの組み合わせの指定を行う。このコマンドの入力モードは、信号ＯＥＢとＷＥＢをハ
イレベルに維持した状態で、信号ＣＥＢをロウレベルに
することにより設定し、そのときにデータ端子Ｄ０〜Ｄ
７からコマンド７０Ｈ、７１Ｈを入力すると、上記コマ
ンド７０Ｈ、７１Ｈに対応して予め決められている、例
えばブロックＢ０〜Ｂ３と、ブロックＢ４〜Ｂ７等が指
定される。このコマンド入力モードも一定時間Ｔ１内に
信号ＣＥＢをロウレベルにすることにより行われ、信号
ＣＥＢを時間Ｔ２以上ハイレベルに維持すると、コマン
ド入力モードが終了と判定されて消去動作が開始される
。このようにコマンドの入力によりブロック消去モード
と消去ブロックを指定する場合には、アドレス信号Ａ０
〜Ａｉは無効にされる。上記のようなコマンド入力モー
ドの設定は、上記信号ＣＥＢ、ＯＥＢ及びＷＥＢの他に
高電圧ＶＰＰとの組み合わせてモード設定を行うもので
あってもよい。

【００４６】図７には、消去ブロックの指定を行う更に
他の一実施例のタイミング図が示されている。同図には
、ＭＢ０〜ＭＢｎからなるメモリブロックのうち、消去
を行う複数のメモリブロックのうち先頭のメモリブロッ
クと最後のメモリブロックを指定し、その間に存在する
メモリブロックも消去しようとするものである。同図に
は、メモリブロックＭＢ０からＭＢｍまでのｍ＋１個の
メモリブロックを消去する例が示されている。上記消去
を行う先頭ブロックＭＢ０と最後のブロックＭＢｍに対
応したアドレスＳＢ０とＥＢｍの指定は、前記図２と同
様にアドレス信号Ａ０〜Ａｉが利用される。ただし、全
ブロック数に応じて使用されるアドレス信号のビット数
が選ばれる。この実施例では、アドレスとデータのラッ
チを行うために、信号ＣＥＢとＷＥＢを用い、ＷＥＢの
立ち下がりエッジではアドレスラッチ信号を発生し、Ｗ
ＥＢの立ち上がりエッジではデータラッチ信号を発生さ
せる。このため、この信号ＣＥＢ又はＷＥＢは、内部の
タイマー回路により、一定時間Ｔ１以内でクロックされ
ると入力モードと判定し、上記時間Ｔ１を超えた時間Ｔ
２に信号ＣＥＢ又はＷＥＢがクロックされないと、メモ
リブロックの指定が終了したと判定して消去動作が開始
される。

【００４７】上記のように３サイクルによりわたって固
定的に消去ブロックの指定が可能な方式のときには、上
記タイマー回路を省略して、信号ＣＥＢ、ＷＥＢのクロ
ック数により自動的に消去モードに入るようにしてもよ
い。なお、上記タイマー回路を用いた場合には、メモリ
ブロックＭＢ０からＭＢ３までと、メモリブロックＭＢ
５からＭＢｍまでのように飛び飛びに繰り返して連続し
た消去ブロックを指定することができる。この実施例で
は、消去コマンドとしてＦ０Ｈを２回入力することによ
り、上記ブロック消去モードを設定するものである。上
記ブロックの指定は、消去ブロックを指定するもの他、
消去をしないブロックを指定するために用いるものであ
ってもよい。この場合には、コマンドの異ならせること
により、いずれか選択的に指定できるものとしてもよい
。

【００４８】図１４には、この発明に係る一括消去型Ｅ
ＥＰＲＯＭを用いたマイクロコンピュータシステムの一
実施例のブロック図が示されている。この実施例のマイ
クロコンピュータシステムは、マイクロプロセッサＣＰ
Ｕを中心として、プログラム等が格納されたＲＯＭ（リ
ード・オンリー・メモリ）、主メモリ装置として用いら
れるＲＡＭ（ランダム・アクセス・メモリ）、入出力ポ
ートＩ／ＯＰＯＲＴ、この発明に係る前記一括消去型Ｅ
ＥＰＲＯＭ、制御回路ＣＯＮＴＲＯＬＬＥＲを介して接
続されるモニターとして液晶表示装置又はＣＲＴ（陰極
線管）がアドレスバスＡＤＤＲＥＳＳ、データバスＤＡ
ＴＡと、例示的に示され制御信号ＣＯＮＴＲＯＬを伝え
る制御バスとによって相互に接続されてなる。この実施
例では、上記表示装置ＬＣＤやＣＲＴの動作に必要な１
２Ｖ系電源ＲＧＵを、上記ＥＥＰＲＯＭの高電圧Ｖｐｐ
としても利用する。このため、この実施例では、電源Ｒ
ＧＵはマイクロプロセッサＣＰＵからの制御信号によっ
て、読み出し動作のときに端子ＶｐｐをＶｃｃのような
５Ｖに切り換える機能が付加される。

【００４９】図１５には、マイクロプロセッサＣＰＵと
ＥＥＰＲＯＭに着目した各信号の接続関係が示されてい
る。ＥＥＰＲＯＭの端子ＣＥには、システムアドレスの
うちＥＥＰＲＯＭに割り当てられたアドレス空間を示す
アドレス信号をデコーダ回路ＤＥＣに供給し、チップイ
ネーブル信号ＣＥＢを発生させる。また、タイミング制
御回路ＴＣは、マイクロプロセッサＣＰＵからのＲ／Ｗ
（リード／ライト）信号、ＤＳ（データストローブ）信
号及びＷＡＩＴ（ウエイト）信号を受け、出力イネーブ
ル信号ＯＥＢ、ライトイネーブル信号ＷＥＢを発生させ
る。

【００５０】この実施例のマイクロコンピュータシステ
ムでは、ＥＥＰＲＯＭが前記のような自動消去機能を持
つものであるため、マイクロプロセッサＣＰＵは、ＥＥ
ＰＲＯＭをアドレス指定して信号ＣＥＢを発生させると
ともに上記信号Ｒ／Ｗ、ＤＳ及びＷＡＩＴの組み合わせ
により前記のような消去モードを指定する信号ＯＥＢ、
ＷＥＢとデータ端子からコマンド、アドレス端子からブ
ロック指定を出力させる。この後は、ＥＥＰＲＯＭが前
記のように内部で自動的な消去モードに入る。ＥＥＰＲ
ＯＭが消去モードに入ると、前記のようにアドレス端子
、データ端子及び全コントロール端子がフリーになり、
マイクロプロセッサＣＰＵから分離するものとなる。し
たがって、マイクロプロセッサＣＰＵは、ＥＥＰＲＯＭ
に対しては消去モードを指示するだけで、その後はシス
テムバスを用いて他のメモリ装置ＲＯＭやＲＡＭ、ある
いは入出力ポートとの間で情報の授受を伴うデータ処理
を実行することができる。これにより、システムのスル
ープットを犠牲にすることなく、一括消去型のＥＥＰＲ
ＯＭを、フルファンクション（バイト毎の書き換え可能
）のＥＥＰＲＯＭと同様にシステム中に置いた状態での
消去が可能になる。特に制限されないが、マイクロプロ
セッサＣＰＵは、上記のような消去モードの指示をした
後は、適当な時間間隔で上記ＥＥＰＲＯＭに対して前記
データポーリングモードを指定して、例えばデータバス
のうちの端子Ｉ／ＯのＤ７のレベルがロウレベル／ハイ
レベルの判定を行い消去動作の終了の有無を判定し、消
去が完了しＥＥＰＲＯＭに書き込むべきデータが存在す
るなら書き込みを指示する。

【００５１】上記実施例から得られる作用効果は、下記
の通りである。すなわち、（１）　　電気的に消去可能にされた不揮発性記憶素子
がマトリックス配置され、複数のメモリブロックに分割
されてなるメモリアレイを持つ不揮発性記憶装置に対し
て、外部からのブロック指定及び消去動作の指示に従っ
て対応する１ないし複数からなる任意のメモリブロック
に対して消去動作を行った後に対応するメモリブロック
のメモリセルを少なくとも１回の読み出し動作を行い、
その読み出し情報に基づいてメモリブロック毎にそれぞ
れ消去動作の継続又は停止の制御を行う消去制御回路を
設ける。この構成では、１ないし複数の任意のメモリブ
ロックの一括消去が個々のメモリブロックのベリファイ
の結果に従って継続又は停止させられるものであるため
、１ないし複数からなる任意のメモリブロックに対する
消去動作を単時間でしかも確実に実施することができる
という効果が得られる。（２）　　上記（１）により、メモリセルの過消去が防
止できるから、メモリセルとしてフローティングゲート
とコントロールゲートとの２層ゲート構造を持つＭＯＳ
ＦＥＴを用いることができ、電気的な消去を可能にしつ
つ、高集積化が可能になるという効果が得られる。（３）　　マイクロプロセッサからの消去ブロック及び
消去動作の指示に従いマイクロプロセッサとは切り離さ
れた状態で内部で上記メモリブロック毎にそれぞれ消去
動作の継続又は停止を含む一連の消去動作を自動的に行
うようにすることにより、フルファンクション（バイト
毎の書き換え可能）のＥＥＰＲＯＭと同様にシステム中
に置いた状態での消去が可能になるという効果が得られ
る。

【００５２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの消去は、ソース線とワード線とをそれぞれ分
割して、その組み合わせにより消去すべきメモリブロッ
クを指定するものであってもよい。記憶素子としては、
ＥＰＲＯＭに用いられるスタックドゲート構造のＭＯＳ
トランジスタの他、書き込み動作もトンネル現象を用い
るＦＬＯＴＯＸ型の不揮発性記憶素子を用いるものであ
ってもよい。書き込み／消去用の高電圧Ｖｐｐは、外部
から供給される高電圧を用いるものに限定されない。す
なわち、書き込み／消去時に流れる電流が小さいならば
、ＥＥＰＲＯＭの内部で低電圧Ｖｃｃから公知のチャー
ジポンプ回路等により昇圧したものを利用するものであ
ってもよい。また、この内部昇圧電源と外部高電圧Ｖｐ
ｐとを併用するものとしてもよい。

【００５３】ＥＥＰＲＯＭは、通常の書き込み／読み出
し等の制御を行う回路部分（ＣＮＴＲ）や、消去アルゴ
リズムを制御する回路部分の構成は、前記実施例のタイ
ミング図やフローチャート図に示したような動作シーケ
ンスを行うものであればどのような回路であってもかま
わない。すなわち、ランダムロジック回路によるもの他
、プログラマブルロジックアレイ（ＰＬＡ）、マイクロ
コンピュータとソフトウェアの組み込みで構成しても構
わない。このように、上記の動作シーケンスを実現する
回路は、種々の実施形態を採ることができるものである
。

【００５４】ＥＥＰＲＯＭを構成するメモリアレイやそ
の周辺回路の具体的回路構成は、種々の実施形態を採る
ことができるものである。さらに、ＥＥＰＲＯＭ等は、
マイクロコンピュータ等のようなディジタル半導体集積
回路装置に内蔵されるものであってもよい。この発明は
、ＥＰＲＯＭに用いられるようなスタックドゲート構造
の不揮発性記憶素子や、ＦＬＯＴＯＸ型の記憶素子を用
いる不揮発性記憶装置に広く利用できるものである。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電気的に消去可能にされた
不揮発性記憶素子がマトリックス配置され、複数のメモ
リブロックに分割されてなるメモリアレイを持つ不揮発
性記憶装置に対して、外部からのブロック指定及び消去
動作の指示に従って対応する１ないし複数からなる任意
のメモリブロックに対して消去動作を行った後に対応す
るメモリブロックのメモリセルを少なくとも１回の読み
出し動作を行い、その読み出し情報に基づいてメモリブ
ロック毎にそれぞれ消去動作の継続又は停止の制御を行
う消去制御回路を設ける。この構成では、１ないし複数
の任意のメモリブロックの一括消去が個々のメモリブロ
ックのベリファイの結果に従って継続又は停止させられ
るものであるため、１ないし複数からなる任意のメモリ
ブロックに対する消去動作を単時間でしかも確実に実施
することができる。

【図面の簡単な説明】

【図１】この発明に係る不揮発性記憶装置の一実施例を
示すブロック図である。

【図２】この発明に係る不揮発性記憶装置における自動
消去動作の一実施例を示す概略タイミング図である。

【図３】消去ブロックの指定を行う他の一実施例を示す
タイミング図である。

【図４】消去ブロックの指定を行う他の一実施例を示す
タイミング図である。

【図５】消去ブロックの指定を行う他の一実施例を示す
タイミング図である。

【図６】消去ブロックの指定を行う他の一実施例を示す
タイミング図である。

【図７】消去ブロックの指定を行う更に他の一実施例を
示すタイミング図である。

【図８】この発明に係る不揮発性記憶装置の一実施例を
示す回路図である。

【図９】この発明に係る不揮発性記憶装置におけるアド
レスバッファの一実施例を示す回路図である。

【図１０】この発明に係る不揮発性記憶装置における消
去回路の一実施例を示す回路図である。

【図１１】この発明に係る不揮発性記憶装置における制
御回路ＣＯＮＴに含まれる消去制御回路の一実施例を示
すブロック図である。

【図１２】この発明に係る不揮発性記憶装置における消
去動作の一実施例を示すフローチャート図である。

【図１３】消去モードの設定の具体的一実施例を示すタ
イミング図である。

【図１４】この発明に係る一括消去型ＥＥＰＲＯＭを用
いたマイクロコンピュータシステムの一実施例を示すブ
ロック図である。

【図１５】マイクロプロセッサＣＰＵとＥＥＰＲＯＭに
着目した各信号の接続関係を示すブロック図である。

【符号の説明】

ＡＤＢ…アドレスバッファ、ＦＦ…ラッチ回路、ＸＡＤ
Ｂ…Ｘアドレスバッファ、ＹＡＤＢ…Ｙアドレスバッフ
ァ、ＸＡＦＦ，ＹＡＦＦ…アドレスラッチ回路、ＸＤＥ
Ｃ…Ｘアドレスデコーダ、ＹＤＥＣ…Ｙアドレスデコー
ダ、ＳＡ…センスアンプ、ＤＢＣ…入出力バッファ、Ｍ
Ｂ０〜ＭＢｎ…メモリブロック、ＥＲＣ０〜ＥＲＣｎ…
消去回路、ＣＯＮＴ…制御回路、ＤＯＢ…データ出力バ
ッファ、ＤＩＢ…データ入力バッファ、ＣＰＵ…マイク
ロプロセッサ、ＲＯＭ…リード・オンリー・メモリ、Ｒ
ＡＭ…ランダム・アクセス・メモリ、Ｉ／ＯＰＯＲＴ…
入出力ポート、ＥＥＰＲＯＭ（ＦＬＡＳＨ）…一括消去
型不揮発性記憶装置、ＲＧＵ…１２Ｖ系電源装置、ＬＣ
Ｄ…液晶表示装置、ＣＲＴ…陰極線管、ＡＤＤＲＥＳＳ
…アドレスバス、ＤＡＴＡ…データバス、ＤＥＣ…デコ
ーダ回路、ＴＣ…タイミング制御回路。

Claims

【特許請求の範囲】

【請求項１】　　電気的に消去可能にされた不揮発性記
憶素子がマトリックス配置され、複数のメモリブロック
に分割されてなるメモリアレイと、外部からのブロック
指定及び消去動作の指示に従って対応する１ないし複数
からなる任意のメモリブロックに対して消去動作を行っ
た後に対応するメモリブロックのメモリセルを少なくと
も１回の読み出し動作を行い、その読み出し情報に基づ
いてメモリブロック毎にそれぞれ消去動作の継続又は停
止の制御を行う消去制御回路とを備えてなることを特徴
とする不揮発性記憶装置。
【請求項２】　　上記メモリセルは、フローティングゲ
ートとコントロールゲートとの２層ゲート構造を持つＭ
ＯＳＦＥＴであり、フローティングゲートに蓄積された
情報電荷をトンネル現象を利用してソース、ドレインも
しくはウェルに引き抜くことによって電気的消去が行わ
れるものであることを特徴とする請求項１の不揮発性記
憶装置。
【請求項３】　　上記消去動作が指定されたメモリブロ
ックは、消去動作に先立ってプレライト動作が行われる
ものであることを特徴とする請求項１又は請求項２の不
揮発性記憶装置。
【請求項４】　　上記不揮発性記憶装置は、上記マイク
ロプロセッサからの消去ブロック及び消去動作の指示に
従いマイクロプロセッサとは切り離された状態で内部で
上記メモリブロック毎にそれぞれ消去動作の継続又は停
止を含む一連の消去動作を自動的に行うことを特徴とす
る請求項１、請求項２又は請求項３の不揮発性記憶装置
。