JP2002170389A - 不揮発性半導体記憶装置とその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 セル特性を改善することなく、自動消去に要
する時間を短縮することが困難であった。 【解決手段】 消去レジスタ３７、３８には、消去すべ
きブロックに対応して消去許可信号がセットされる。消
去レジスタ３７、３８にセットされた消去許可信号に応
じて最初のブロックを消去する時、消去レジスタ３７、
３８にセットされた消去許可信号に応じて残りの消去対
象としての全ブロックが一括して消去される。このた
め、全ブロック分の消去シーケンスの中で消去は１ブロ
ック分だけの時間で済む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータを
書き換えることが可能な不揮発性半導体記憶装置、例え
ばフラッシュＥＥＰＲＯＭに係わり、特にその動作方法
に関する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭは、電気的にデ
ータを書き換えることが可能であり、種々の電子機器に
使用されている。このフラッシュＥＥＰＲＯＭには、複
数のブロックを選択し、この選択した複数のブロックの
データを自動的に消去することが可能な自動消去モード
が設けられている。この自動消去モードにおいて、デー
タはブロック毎に消去される。消去に必要な一連の動作
は、ブロック内の全セルを書き込み状態にするプリプロ
グラム（消去前書き込み）、消去ベリファイ、ブロック
内のセルデータの消去、過消去ベリファイ、ウィークプ
ログラム（弱い書き込み）等からなっている。

【０００３】図２９は、従来の自動消去モードのシーケ
ンスを示している。従来の自動消去モードでは、先ず、
ブロックカウンタ（ＢＬＯＣＫ）がゼロに初期設定され
（ＳＴ２００）、１ブロックづつ上記一連の消去動作が
行われる。すなわち、先ず、選択された最初のブロック
に対してプリプログラムが行われる（ＳＴ２０１〜ＳＴ
２０３）。このプリプログラムが正常に終了すると、選
択された最初のブロックのセルが消去される（ＳＴ２０
４〜ＳＴ２０５）。消去が正常に終了すると、過消去ベ
リファイが行われる（ＳＴ２０６）。この結果、過消去
されたセルがある場合、そのセルに対してウィークプロ
グラムが行われる（ＳＴ２０７〜ＳＴ２０８）。ウィー
クプログラムが正常終了すると、消去ベリファイが行わ
れる（ＳＴ２０９）。消去ベリファイが正常終了する
と、１つのブロックの消去動作が終了する。この後、ブ
ロックカウンタ（ＢＬＯＣＫ）がインクリメントされ
（ＳＴ２１１）、次のブロックが順次消去される。この
ようにして、選択された最後のブロックまで上記のよう
な動作が実行されると、読み出しのセットアップが行わ
れ、自動消去モードが終了される（ＳＴ２１０、ＳＴ２
１２）。

【０００４】

【発明が解決しようとする課題】ところで、上記従来の
自動消去は、１つのブロック毎に一連の消去動作が行わ
れている。したがって、複数のブロックを消去する場
合、消去に要する総合時間は、（１ブロックの一連の消
去動作時間）×（消去ブロック個数）となる。このた
め、消去ブロックの数が多い場合、消去に長時間を必要
とする。

【０００５】また、消去時間を短縮するためには、１ブ
ロックを消去する際の一連の消去動作時間を短縮する必
要がある。しかし、一連の消去動作において、各ステッ
プの動作時間はセルの書き込み特性や消去特性に依存し
ている。したがって、セル特性の改善なくして、消去時
間の大幅な短縮は困難である。しかし、セル特性の改善
には限界がある。

【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、セル特性を
改善することなく、自動消去に要する時間を短縮するこ
とが可能な不揮発性半導体記憶装置とその動作方法を提
供しようとするものである。

【０００７】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、上記課題を解決するため、複数のブロック
を有し、前記各ブロックは複数のメモリセルを有するメ
モリセルアレイと、消去すべきブロックに応じて消去許
可信号を記憶する記憶回路と、消去モード時に、前記記
憶回路に記憶された消去許可信号に対応する全てのブロ
ックを同時に消去する消去回路と、前記消去回路により
消去された各ブロック内の各メモリセルの閾値電圧をベ
リファイすることにより、各ブロックの消去が正常に終
了したかを判断するベリファイ回路と、前記ベリファイ
回路により、消去が正常に終了したブロックに対応する
前記記憶回路の消去許可信号をリセットするリセット回
路とを具備している。

【０００８】本発明の不揮発性半導体記憶装置の動作方
法において、記憶回路には、消去すべきブロックに対応
して消去許可信号がセットされる。この記憶回路にセッ
トされた消去許可信号に応じて最初のブロックを消去す
る時、記憶回路にセットされた消去許可信号に応じて残
りの消去対象としての全ブロックが一括して消去され
る。このため、全ブロック分の消去シーケンスの中で消
去は１ブロック分だけの時間で済む。

【０００９】消去対象としての複数のブロックを一括で
消去するため、消去対象としての各ブロックは消去の前
にプリプログラムされ、データが揃えられる。

【００１０】消去モード時に消去電位を与えるブロック
はカウンタが指示しているブロックではなく、消去対象
の全ブロックとすることが必要である。このため、プリ
プログラムされたブロックに対応する記憶回路に消去許
可信号がセットされる。

【００１１】第１、第２のカウンタが設けられ、第１、
第２のカウンタによりブロックアドレスのカウントアッ
プが１回だけではなく２回行われる。すなわち、第１の
カウンタにより、プリプログラム時に消去対象としての
ブロックが選択され、第２のカウンタにより、消去ベリ
ファイ・消去・過消去ベリファイ・弱い書き込みが必要
に応じて行われる。

【００１２】消去モード時はカウンタが示すブロックア
ドレスではなく、消去許可信号がセットされたブロック
に対して一括して消去電位が印加される。第２のカウン
タにより、最初のブロックが選択されたとき、消去モー
ドとなり、消去許可信号がセットされたブロックが一括
して消去される。この後、第２のカウンタにより２番目
以降のブロックが選択された際、消去に先立って消去ベ
リファイが正常終了するため、消去動作をすることな
く、過消去ベリファイに移行される。

【００１３】このようにして、１ブロック毎に消去ベリ
ファイと過消去ベリファイが行われる。この時、消去ベ
リファイと過消去ベリファイが正常に終了したブロック
は消去許可信号がリセットされる。このため、その後、
もし再び消去モードとされても消去電位が印加されるこ
とを防止でき、過消去を防ぐことができる。

【００１４】本発明の不揮発性半導体記憶装置は、複数
のブロックを有し、前記各ブロックは複数のメモリセル
を有するメモリセルアレイと、前記メモリセルアレイに
データを書き込む書き込み回路と、前記メモリセルアレ
イのデータを所定の消去単位毎に消去する消去回路と、
前記メモリセルアレイの各消去単位に対応した記憶領域
を有し、前記メモリセルアレイに対するデータの書き込
み、又は消去時に不良メモリセルが発生した場合、前記
不良メモリセルを有する消去単位に対応した記憶領域に
プロテクト情報を記憶する記憶回路とを具備している。

【００１５】前記不良メモリセルが発生した場合、アド
レスをデコードし、前記記憶回路の対応する記憶領域を
選択するデコード回路をさらに具備している。

【００１６】前記書き込み、消去の回数をカウントする
カウンタと、前記前記不良メモリセルが発生した場合、
前記カウンタのカウント値を消去単位毎に記憶する記憶
部とをさらに具備している。

【００１７】前記記憶部は不揮発性メモリである。

【００１８】また、本発明の不揮発性半導体記憶装置
は、複数のブロックを有し、前記各ブロックは複数のメ
モリセルを有するメモリセルアレイと、複数ブロックを
有し、前記各ブロックは複数のメモリセルを有するリダ
ンダンシーメモリセルアレイと、前記メモリセルアレイ
にデータを書き込む書き込み回路と、前記メモリセルア
レイのデータを前記ブロック単位に消去する消去回路
と、前記消去回路による前記メモリセルアレイの所定の
ブロックに対するデータの消去動作時に不良が発生した
場合、前記ブロックのアドレスを記憶する記憶回路とを
具備している。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２０】（第１の実施例）図１は、本発明の第１の
実施例を示すものであり、自動消去機能を有するフラッ
シュＥＥＰＲＯＭの構成を示している。

【００２１】メモリセルアレイ１１は、例えばＮＯＲ型
のメモリセルにより構成されており、後述するように、
例えば８個のブロックに分割されている。各ブロックは
５２８×１０２４個のメモリセルがマトリクス状に配置
されている。このメモリセルアレイ１１は、例えば１６
ビットのデータを同時に入出力可能な×１６ビット構成
とされ、前記ブロック単位でメモリセルのデータが一括
して消去される。メモリセルアレイのブロック数、各ブ
ロック内のメモリセルの数、及びビット構成はこれに限
定されるものではない。

【００２２】前記メモリセルアレイ１１に隣接してリダ
ンダンシー（Ｒ／Ｄ）メモリセルアレイ３１が配置され
ている。このリダンダンシーメモリセルアレイ３１は、
メモリセルアレイ１１と同様の構成とされており、メモ
リセルアレイ１１の例えば不良ブロックがリダンダンシ
ーメモリセルアレイ３１のブロックを用いて救済され
る。

【００２３】この実施例の場合、外部アドレス信号Ａ０
〜Ａｎ（ｎ＝１７）のうち、例えばＡ０〜Ａ９がロウア
ドレス、Ａ１０〜Ａ１４がカラムアドレス、Ａ１５〜Ａ
１７がブロックアドレスとされる。前記外部アドレス信
号Ａ０〜Ａｎは、直接、又は、アドレスレジスタ１２を
経由してマルチプレクサ１３に入力される。アドレスカ
ウンタ１６は、内部アドレス信号を生成する。

【００２４】マルチプレクサ１３は、外部アドレス信号
及び内部アドレス信号のいずれか一方をブロックデコー
ダ３２に供給する。このブロックデコーダ３２は供給さ
れたアドレスをデコードしてブロックアドレス信号を生
成する。このブロックアドレス信号はロウデコーダ１４
及びカラムデコーダ１５に供給される。

【００２５】また、マルチプレクサ１３は、外部アドレ
ス及び内部アドレスのいずれか一方をロウデコーダ１
４、３４及びカラムデコーダ１５、３５に供給する。ロ
ウデコーダ１４、カラムデコーダ１５により、メモリセ
ルアレイ１１の所定のブロックが選択され、この選択さ
れたブロックのメモリセルが選択される。

【００２６】さらに、マルチプレクサ１３は、外部アド
レス信号及び内部アドレス信号のいずれか一方をリダン
ダンシーアドレス検出回路３６に供給する。リダンダン
シーアドレス検出回路３６は記憶回路、例えばフューズ
を有しており、このフューズにメモリセルアレイ１１の
不良アドレスが記憶されている。このリダンダンシーア
ドレス検出回路３６は、フューズに記憶されている不良
アドレスとマルチプレクサ１３から供給されるアドレス
が一致した場合、ディスエーブル信号／ＤＳＥ、及びイ
ネーブル信号ＥＮを発生する。前記ディスエーブル信号
／ＤＳＥはブロックデコーダ３２に供給され、前記イネ
ーブル信号ＥＮはブロックデコーダ３３に供給される。
前記ブロックデコーダ３２はディスエーブル信号／ＤＳ
Ｅに応じて非活性とされ、ブロックデコーダ３３はイネ
ーブル信号ＥＮに応じて活性化される。このブロックデ
コーダ３３により、ロウデコーダ３４、カラムデコーダ
３５が選択され、これらロウデコーダ３４、カラムデコ
ーダ３５により、リダンダンシーメモリセルアレイ３１
のメモリセルが選択される。

【００２７】入力データは、入出力バッファ１７を経由
して、データ入力レジスタ１８及び、コマンドレジスタ
１９に供給される。データ入力レジスタ１８から出力さ
れるデータは、カラム選択回路２０を経由してメモリセ
ル１１に供給される。また、リダンダンシーメモリセル
アレイ３１に対するデータの書き込み、読み出しはカラ
ム選択回路３９を介して行われる。

【００２８】前記コマンドレジスタ１９は、アドレス及
びデータからなるコマンドを認識し、そのコマンドに応
じて、アドレスレジスタ１２、マルチプレクサ１３、デ
ータ入力レジスタ１８及びベリファイビットレジスタ２
７に制御信号を供給する。

【００２９】また、前記コマンドレジスタ１９は、自動
書き込みモードのコマンドを認識すると、自動書き込み
モードを認識したことを示す信号ＰＲＧＣＭＤを“１”
に設定する。さらに、コマンドレジスタ１９から出力さ
れる信号ＰＲＧＣＭＤ、ＥＲＳＣＭＤ、ＷＰＲＧＣＭＤ
は、制御回路２１に供給され、信号ＰＲＧＣＭＤは、ベ
リファイビットレジスタ２７に供給される。ベリファイ
ビットレジスタ２７は、コマンドレジスタ１９からの信
号ＰＲＧＣＭＤ、テスト回路２８からの信号ＴＥＳＴ１
〜３、及びベリファイ回路２３からの信号ＶＥＲＩＯＫ
に基づいて、新たな３つの信号ＰＶＯＫ、ＥＶＯＫ、Ｏ
ＥＶＯＫを生成し、これを制御回路２１に供給する。

【００３０】信号ＰＶＯＫは、書き込み動作（消去前書
き込み動作を含む）が正常に終了したか否かを示すもの
である。この信号ＰＶＯＫが“１”のとき、書き込み動
作が正常に終了したことを示している。また、信号ＥＶ
ＯＫは、消去動作が正常に終了したか否かを示すもので
ある。この信号ＥＶＯＫが“１”のとき、消去動作が正
常に終了したことを示している。信号ＯＥＶＯＫは、自
動収束動作が正常に終了したか否かを示すものである。
この信号ＯＥＶＯＫが“１”のとき、自動収束動作が正
常に終了したことを示している。

【００３１】上記３つの信号ＰＶＯＫ、ＥＶＯＫ、ＯＥ
ＶＯＫは、それぞれベリファイ回路２３からの信号ＶＥ
ＲＩＯＫによって“０”又は“１”に制御される。ま
た、３つの信号ＰＶＯＫ、ＥＶＯＫ、ＯＥＶＯＫは、そ
れぞれテスト信号ＴＥＳＴ１〜３によって、独立かつ強
制的に、“１”に設定することも可能である。

【００３２】前記制御回路２１は、ベリファイビットレ
ジスタ２７から供給される３つの信号ＰＶＯＫ、ＥＶＯ
Ｋ、ＯＥＶＯＫに基づいて、次に実行すべき動作モード
を認識する。

【００３３】また、制御回路２１は、現在行われている
モードを示す信号ＰＲＧＭＯＤＥ、ＥＲＯＭＯＤＥ、Ｗ
ＰＲＧＭＯＤＥを前記ベリファイビットレジスタ２７に
出力する。例えば、自動書き込みモード及び自動消去モ
ードのプリプログラム（消去前書き込み）動作が実行さ
れているとき、信号ＰＲＧＭＯＤＥが“１”となり、他
の信号ＥＲＯＭＯＤＥ、ＷＰＲＧＭＯＤＥは、“０”と
なる。

【００３４】同様に、自動消去モードにおける消去動作
が実行されているとき、信号ＥＲＳＭＯＤＥは“１”と
なり、他の信号ＰＲＧＭＯＤＥ、ＷＰＲＧＭＯＤＥは、
“０”となる。自動消去モードのウィークプログラムが
実行されているとき、信号ＷＰＲＧＭＯＤＥは“１”と
なり、他の信号ＰＲＧＭＯＤＥ、ＥＲＳＭＯＤＥは、
“０”となる。

【００３５】電圧発生回路２２は、各動作モードに対応
した各種の電圧を生成する。電圧発生回路２２により生
成された電圧は、各動作モードにおいて、メモリセルの
コントロールゲート及びビット線に供給される。

【００３６】前記ベリファイ回路２３は、前記データ入
力レジスタ１８及びセンスアンプ４２から供給される信
号に応じて、選択されたメモリセルに対するデータの書
き込み又は消去が確実に行われた否かを判定する。この
ベリファイ回路２３は、ベリファイを実行する度に、そ
の結果を示す信号ＶＥＲＩＯＫを制御回路２１に供給す
る。書き込みが正常に終了した場合、又は消去が正常に
終了した場合、信号ＶＥＲＩＯＫが“１”となる。

【００３７】最終アドレス検知回路２４は、メモリセル
アレイ１１の各ブロックにおいて最終アドレスが検知さ
れたか否かを示す検知信号ＡＥＮＤを出力すると共に、
メモリセルアレイ１１の最終ブロックが検知されたか否
かを示す検知信号ＢＥＮＤを出力する。

【００３８】最終アドレス検知回路２４には、前記コマ
ンドレジスタ１９の出力信号が供給され、検知信号ＡＥ
ＮＤ、ＢＥＮＤは、特定のコマンドが成立したとき、強
制的に“１”に設定される。また、検知信号ＡＥＮＤ、
ＢＥＮＤは、テスト信号ＴＥＳＴ１〜３によって強制的
に“１”に設定することもできる。

【００３９】タイマ２５は、選択されたメモリセルに対
するデータの書き込み又は消去が何回実行されたかをカ
ウントする。タイマ２５は、選択されたメモリセルに対
するデータの書き込み又は消去が所定回数に達したとき
に、タイムアウト信号ＴＩＭＥＯＵＴを制御回路２１に
出力する。

【００４０】クロック発生回路２６は、ライトイネーブ
ル信号／ＷＥ、チップイネーブル信号／ＣＥ、アウトプ
ットイネーブル信号／ＯＥなどの信号に基づいて、フラ
ッシュＥＥＰＲＯＭの内部動作を制御するクロックを発
生する。

【００４１】さらに、前記マルチプレクサ１３の出力信
号は、プロテクトＲＯＭ４０に供給される。このプロテ
クトＲＯＭ４０には、メモリセルアレイ１１の書き込み
を禁止する領域のアドレスが記憶される。プロテクト回
路４１は、プロテクトＲＯＭ４０に記憶された領域のア
ドレスが供給された場合、制御回路２１にプロテクト信
号ＰＲＴＣを供給する。

【００４２】一方、前記ブロックデコーダ３２には消去
レジスタ３７が設けられ、前記ブロックデコーダ３３に
は消去レジスタ３８が設けられている。これら消去レジ
スタ３７、３８は、後述する自動消去時に選択されたブ
ロックの消去動作を制御する。

【００４３】図２は、図１に示すベリファイビットレジ
スタ２７の構成の一例を示している。

【００４４】制御回路２１から供給される信号ＰＲＧＭ
ＯＤＥは、レジスタ２９−１に入力され、信号ＥＲＳＭ
ＯＤＥは、レジスタ２９−２に入力され、信号ＷＰＲＧ
ＭＯＤＥは、レジスタ２９−３に入力される。

【００４５】レジスタ２９−１〜２９−３の動作は、ク
ロック信号ＣＬＫにより制御される。レジスタ２９−１
〜２９−３にラッチされるデータは、リセット信号ＲＥ
ＳＥＴにより“０”に初期化することができる。

【００４６】図３に示すように、信号ＰＲＧＭＯＤＥ
は、書き込み動作（消去前書き込み動作を含む）を実行
しているとき“１”に設定され、信号ＥＲＳＭＯＤＥ
は、消去動作を実行しているとき“１”に設定され、信
号ＷＰＲＧＭＯＤＥは、ウィークプログラム動作を実行
しているとき“１”に設定される。

【００４７】また、ベリファイ回路２３の出力信号ＶＥ
ＲＩＯＫは、ベリファイがＯＫのときに“１”となるも
のであるから、ブロック内の全てのメモリセルについて
書き込み動作（消去前書き込み動作を含む）、消去動
作、又はウィークプログラム動作がＯＫであるときは、
当然“１”となっている。

【００４８】また、書き込み動作を実行している場合に
おいて、信号ＰＲＧＭＯＤＥは“１”であり、信号ＥＲ
ＳＭＯＤＥ、ＷＰＲＧＭＯＤＥは“０”である。よっ
て、書き込み動作を実行している場合、ベリファイ回路
２０の出力信号ＶＥＲＩＯＫが“０”となると、レジス
タ２９−１にはデータ“０”がラッチされ、ベリファイ
回路２３の出力信号ＶＥＲＩＯＫが“１”になると、レ
ジスタ２９−１にはデータ“１”がラッチされる。

【００４９】一方、書き込み動作以外の消去動作又はウ
ィークプログラム動作を実行している場合、信号ＰＲＧ
ＭＯＤＥは、“０”である（信号ＥＲＳＭＯＤＥ、ＷＰ
ＲＧＭＯＤＥのいずれか一方が“１”で他方が
“０”）。よって、この場合、レジスタ２９−１は、ベ
リファイ回路２３の出力信号ＶＥＲＩＯＫの値にかかわ
らず、現在、レジスタ２９−１にラッチされているデー
タ“０”又は“１”をラッチし続ける。

【００５０】ＯＲ回路３０−１には、レジスタ２９−１
の出力信号及びテスト信号ＴＥＳＴ１が供給される。Ｏ
Ｒ回路３０−１の出力信号ＰＶＯＫは、レジスタ２９−
１の出力信号が“１”のときに“１”となる他、テスト
信号ＴＥＳＴ１が“１”になると、強制的に“１”とな
る。

【００５１】ＯＲ回路３０−２には、レジスタ２９−２
の出力信号、テスト信号ＴＥＳＴ２及びコマンドレジス
タ１９の出力信号ＰＲＧＣＭＤが供給される。ＯＲ回路
３０−２の出力信号ＥＶＯＫは、レジスタ２９−２の出
力信号が“１”のときに“１”となる他、信号ＰＲＧＣ
ＭＤ又はテスト信号ＴＥＳＴ２が“１”になると、強制
的に“１”となる。

【００５２】ＯＲ回路３０−３には、レジスタ２９−３
の出力信号、テスト信号ＴＥＳＴ３及びコマンドレジス
タ１９の出力信号ＰＲＧＣＭＤが供給される。ＯＲ回路
３０−３の出力信号ＯＥＶＯＫは、レジスタ２９−３の
出力信号が“１”のときに“１”となる他、信号ＰＲＧ
ＣＭＤ又はテスト信号ＴＥＳＴ３が“１”になると強制
的に“１”となる。

【００５３】なお、図４は、信号ＰＲＧＭＯＤＥ、ＥＲ
ＳＭＯＤＥ、ＷＰＲＧＭＯＤＥと、信号ＶＥＲＩＯＫ
と、信号ＰＶＯＫ、ＥＶＯＫ、ＯＥＶＯＫとの関係を示
している。

【００５４】また、図５は、各モードとテスト信号ＴＥ
ＳＴ１〜３との関係を示し、図６は、各モードと信号Ｐ
ＶＯＫ、ＥＶＯＫ、ＯＥＶＯＫ、ＡＥＮＤ、ＢＥＮＤと
の関係を示している。

【００５５】図７は、図１に示すメモリセルアレイ１１
の一例を示している。メモリセルアレイ１１は、例えば
同時に１６ビットのデータの入出力が可能な×１６構成
とされ、８個のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ７に
より構成されている。

【００５６】図７において、１ブロックには、メモリセ
ルが例えば１列に１０２４個、１行に５２８個配置さ
れ、各列に配置されたメモリセルのドレインはビット線
ＢＬ０〜ＢＬ５２７にそれぞれ接続され、各行に配置さ
れたメモリセルのコントロールゲートはワード線ＷＬ０
〜ＷＬ１０２３にそれぞれ接続されている。各セルのソ
ースはソース線ＳＬ０（〜ＳＬ７）に共通接続されてい
る。また、各ブロックの全セルを共通のＮウェル・Ｐウ
ェル内に形成することにより、これらで１つの消去単位
となる１ブロックが構成される。

【００５７】書き込み動作及び書き込みベリファイ動作
は、ブロックｉ〈ｉ＝０〜７〉の各メモリセルに対して
１つずつ行われる。また、消去動作において、ブロック
ｉの全てのメモリセルが一括して同時に消去される。消
去ベリファイ動作は、ブロックｉの各メモリセルに対し
て１つずつ行われる。

【００５８】本発明は、メモリセルの消去方式として、
例えばチャネル消去を採用している。この場合、消去の
際に電流を多く消費せず、例えばチップないの全ブロッ
クを一括消去しても内部電源が不安定になることはな
い。

【００５９】図８は、読み出し、書き込み、消去時にお
ける各部の電位を示している。読み出し動作は、ドレイ
ンに０．８Ｖ、コントロールゲートに４．８Ｖを印加
し、書き込み状態のメモリセルの閾値電圧と、消去状態
のメモリセルの閾値電圧をメモリセルに流れる電流量の
差として読み取る。

【００６０】書き込み動作は、ドレインに５Ｖ、コント
ロールゲートに９Ｖが印加され、チャネルホットエレク
トロン注入によりドレイン側からフローティングゲート
に電子が注入される。

【００６１】消去動作は、Ｐウェルに１０Ｖ、コントロ
ールゲートに−７．５Ｖが印加され、ＦＮトンネリング
によりフローティングゲートよりＰウェル側に電子が引
き抜かれる。

【００６２】ウィークプログラムは、例えばドレインに
５Ｖ、コントロールゲートに２．３Ｖが印加され、チャ
ネルホットエレクトロン注入によりドレイン側からフロ
ーティングゲートに電子が注入される。ウィークプログ
ラムにおける書き込み時間は、通常の書き込み時間と同
様である。

【００６３】図９は、図１に示すブロックデコーダ３２
と消去レジスタ３７の一部を示している。すなわち、消
去レジスタ３７はメモリセルアレイ１１の各ブロック毎
に設けられており、図９は１つのブロックに対応する消
去レジスタを示している。

【００６４】ブロックデコーダ３２は、例えばナンド回
路３２ａ及びクロックド・インバータ回路３２ｂにより
構成されている。前記ナンド回路３２ａには前記マルチ
プレクサ１３から出力されるブロックアドレス信号ＢＬ
ＡＤ１、ＢＬＡＤ２、ＢＬＡＤ３が供給されるととも
に、前記リダンダンシーアドレス検出回路３６からディ
スエーブル信号／ＤＳＥが供給される。

【００６５】通常動作時、ディスエーブル信号／ＤＳＥ
はハイレベルとされている。このため、ブロックアドレ
ス信号ＢＬＡＤ１、ＢＬＡＤ２、ＢＬＡＤ３がデコード
され、所要の１つのブロックを選択するブロック選択信
号ＢＬＫｉがクロックド・インバータ回路３２ｂを介し
て出力される。

【００６６】また、不良置き換え時、ディスエーブル信
号／ＤＳＥはローレベルとされる。このため、ナンド回
路３２ａの出力信号はハイレベルに固定される。

【００６７】一方、前記消去レジスタ３７は、インバー
タ回路３７ａ、ナンド回路３７ｂ、３７ｃ、ノア回路３
７ｄ、ＰチャネルＭＯＳトランジスタ３７ｅ、３７ｆ、
ＮチャネルＭＯＳトランジスタ３７ｇ、２個のインバー
タ回路からなるラッチ回路３７ｈ、クロックド・インバ
ータ回路３７ｉ、及びインバータ回路３７ｊにより構成
されている。

【００６８】前記ナンド回路３７ｂの入力端には、イン
バータ回路３７ａを介して前記ナンド回路３２ａの出力
信号が供給されるとともに、消去ベリファイが正常終了
したことを示す信号ＥＶＯＫ、過消去ベリファイが正常
終了したことを示す信号ＯＥＶＯＫが供給される。

【００６９】前記ノア回路３７ｄの入力端には初期設定
の信号ＩＳ及び電源投入時に発生されるパワーオンリセ
ット信号ＰＯＲが供給される。このオア回路３７ｄから
出力される初期リセットの関する信号は、ナンド回路３
７ｂの出力信号ととものナンド回路３７ｃに供給され
る。

【００７０】前記ＰチャネルＭＯＳトランジスタ３７
ｅ、３７ｆ及びＮチャネルＭＯＳトランジスタ３７ｇ
は、電源電圧ＶＤＤが供給されるノードと接地間に直列
接続される。トランジスタ３７ｅのゲートには前記ナン
ド回路３２ａの出力信号が供給され、トランジスタ３７
ｆのゲートには、プリプログラムモードを示す信号／Ｐ
ＲＧＭＯＤＥが供給される。前記トランジスタ３７ｇの
ゲートには前記ナンド回路３７ｃの出力信号が供給され
る。

【００７１】前記ラッチ回路３７ｈの入力端は前記トラ
ンジスタ３７ｆと３７ｇの接続ノードに接続され、出力
端はクロックド・インバータ回路３７ｉを介して前記ク
ロックド・インバータ回路３２ｂの出力端に接続されて
いる。これらクロックド・インバータ回路３２ｂ、３７
ｉは、消去モードを示す信号ＥＲＳＭＯＤＥ及びインバ
ータ回路３７ｊにより反転された信号に応じて相補的に
制御される。

【００７２】上記クロックド・インバータ回路３２ｂは
消去モード時、信号ＥＲＳＭＯＤＥがハイレベル“１”
となると非導通とされ、クロックド・インバータ回路３
７ｉが導通される。従って、消去モード時は、ブロック
デコーダ３２の出力信号に替わり、消去レジスタ３７に
設けられたラッチ回路３７ｈの信号が出力される。

【００７３】前記ラッチ回路３７ｈがセットされる条件
は、次の通りである。

【００７４】（１）プリプログラムモード時に信号／Ｐ
ＲＧＭＯＤＥがローレベル“Ｌ”とされる。

【００７５】（２）ブロックアドレス信号ＢＬＡＤ１〜
３に応じてナンド回路３２ａの出力信号がローレベルと
される。すなわち、いずれかのブロックが選択されてい
る。

【００７６】上記２つの条件が満足されると、Ｐチャネ
ルＭＯＳトランジスタ３７ｅ、３７ｆがオンとなり、ラ
ッチ回路３７ｈの入力端がハイレベルにセットされる。

【００７７】また、ラッチ回路３７ｈのリセット条件は
次の通りである。ブロックアドレス信号ＢＬＡＤ１〜３
に応じていずれかのブロックが選択されている状態にお
いて、（１）消去ベリファイが正常に終了している（Ｅ
ＶＯＫ＝“１”）。

【００７８】（２）過消去ベリファイが正常に終了して
いる（ＯＥＶＯＫ＝“１”）。

【００７９】あるいは、（１）初期設定の信号ＩＳ＝
“１”。

【００８０】（２）パワーオンリセット信号ＰＯＲ＝
“１”。

【００８１】の場合である。

【００８２】図１０は、図１に示すブロックデコーダ３
３、消去レジスタ３８の構成を示している。ブロックデ
コーダ３３、消去レジスタ３８は、図９に示すブロック
デコーダ３２、消去レジスタ３３とほぼ同一構成であ
り、同一部分には同一符号を付し、異なる部分について
のみ説明する。図１０において、図９と異なるのは、ナ
ンド回路３２ａの入力信号である。この例の場合、ナン
ド回路３２ａの全入力端にはリダンダンシーアドレス検
出回路３６から出力されるイネーブル信号ＥＮが供給さ
れている。したがって、消去モード時以外の動作におい
て、クロックド・インバータ回路３２ｂが導通されてい
る場合、このナンド回路３２ａの出力信号に応じて、リ
ダンダンシーメモリセルアレイ３１が選択される。

【００８３】また、消去モード時には、ラッチ回路３７
ｈの出力信号がクロックド・インバータ回路３７ｉを介
して出力され、この信号に応じて、リダンダンシーメモ
リセルアレイ３１が選択される。

【００８４】上記フラッシュＥＥＰＲＯＭは、自動書き
込み動作、自動消去動作等を行うことが可能とされてい
る。しかし、本実施例は、自動消去動作に関するもので
あるため、自動消去動作以外の動作は説明を省略する。

【００８５】次に、図１１を参照して自動消去動作につ
いて説明する。コマンドレジスタ１９が消去コマンドを
認識すると、コマンドレジスタ１９は、まず、消去する
メモリセルアレイ１１のブロックを確認するとともに、
各種初期設定を行う（ＳＴ１）。

【００８６】すなわち、コマンドレジスタ１９が、自動
消去モードのコマンドを認識すると、アドレスカウンタ
１６の内部アドレスがロウデコーダ１４及びカラムデコ
ーダ１５に供給されるようにマルチプレクサ１３に制御
信号を出力する。

【００８７】また、制御回路２１は、まず、信号ＰＲＧ
ＭＯＤＥを“１”に設定し、信号ＥＲＳＭＯＤＥを
“０”に設定する。この時、コマンドレジスタ１９の出
力信号ＰＲＧＣＭＤは“０”であり、レジスタ２９−１
〜２９−３の出力は、“０”に初期化されている。この
ため、信号ＰＶＯＫ、ＥＶＯＫ、ＯＥＶＯＫは、それぞ
れ“０”のままである。なお、テスト信号ＴＥＳＴ１〜
３は、全て“０”となっている。

【００８８】また、初期設定信号ＩＳにより、消去レジ
スタ３７の各ラッチ回路３７ｈがリセットされ、さら
に、アドレスカウンタ１６、タイマ２５などがリセット
される。

【００８９】この後、プロテクトＲＯＭ４０の内容に基
づいて、選択されたブロックがプロテクトされているか
否かが判別され、プロテクトされていない場合、プリプ
ログラムが開始される（ＳＴ２、ＳＴ３）。このプリプ
ログラムとは、各選択ブロックにおいて、消去前に全メ
モリセルの閾値電圧を揃える動作のことである。

【００９０】選択された１つのブロックに対するプリプ
ログラムが正常に終了したか否かが判断され（ＳＴ
４）、正常に終了している場合、図９に示すプリプログ
ラムモード信号／ＰＲＧＭＯＤＥがローレベルとされ、
トランジスタ３７ｆがオンとされる。このとき、ブロッ
クデコーダ３２の出力信号により、トランジスタ３７ｅ
もオンとされている。このため、このブロックに対応す
るラッチ回路３７ｈに“１”がセットされる（ＳＴ
５）。

【００９１】この後、ブロックカウンタ（ＢＬＯＣＫ）
がインクリメントされ、選択された次のブロックに対し
て、上記の動作が繰り返される（ＳＴ６、ＳＴ７）。こ
のようにして、選択されたブロックに対してプリプログ
ラムが終了する毎に、消去レジスタ３７内の選択された
ブロックに対応するラッチ回路３７ｈが“１”にセット
される。

【００９２】図１２（ａ）は、消去レジスタ３７を概略
的に示すものである。この消去レジスタ３７において、
“１”がセットされている箇所は、選択されたブロック
で、且つプリプログラムが実行されたブロックを示して
いる。“０”は非選択のブロックを示している。以下、
消去レジスタ３７にセットされた“１”を消去許可信号
とも呼ぶ。

【００９３】図１３は、前記プリプログラム動作の一例
を示すものである。このプリプログラムでは、先ず、初
期設定において（ＳＴ２１）、アドレスカウンタ１６の
アドレスＡＤＤ、及びタイマ２５の数値（書き込み回数
に対応）ＣＹＣがクリアされる。これとともに、入出力
バッファ１７、データ入力レジスタ１８を介してベリフ
ァイ回路２３にベリファイ用の入力データがセットされ
る。

【００９４】この後、電圧発生回路２２において、プロ
グラムベリファイ（ＰＶ）用の電圧がセットアップされ
る（ＳＴ２２）。

【００９５】次いで、アドレスＡＤＤにより選択された
メモリセル（×１６ビット構成の場合は、１６個のメモ
リセル）のデータが読み出される（ＳＴ２３）。すなわ
ち、書き込み状態と判別できる閾値の下限となるＰＶ電
圧を境界値とし、選択メモリセルの閾値が境界値よりも
高ければ、選択メモリセルのデータは“０”として読み
出され、選択メモリセルの閾値が境界値よりも低けれ
ば、選択メモリセルのデータは“１”として読み出され
る。

【００９６】この読み出されたメモリセル（以下、選択
メモリセル）のデータは、センスアンプ４２を介してベ
リファイ回路２３に供給され、入力データと比較される
（ＳＴ２４）。

【００９７】選択メモリセルのデータと入力データが不
一致の場合、書き込みがＮＧと判断され、選択メモリセ
ルに対してデータの書き込み（フローティングゲートに
対する電子の注入）が実行される（ＳＴ２４〜ＳＴ２
７）。

【００９８】先ず、入力データと読み出したデータの関
係からプログラムデータが設定され（ＳＴ２６）、この
データに基づいてプログラム動作が実行される（ＳＴ２
７）。

【００９９】図１４は、前記入力データ、読み出しデー
タ、プログラムデータの関係を示している。

【０１００】上記データの書き込みは、カウンタＣＹＣ
をインクリメントしながら予め設定された規定回数を限
度として繰り返される。カウンタＣＹＣの値が規定値に
達した場合、プリプログラムエラー（ＥＲＲＯＲ＝
“１”）として終了される（ＳＴ２９）。

【０１０１】一方、選択メモリセルのデータと入力デー
タが一致した場合、選択メモリセルの書き込みが正常に
終了したものと判断され、カウンタＣＹＣがクリアされ
る（ＳＴ３０）。

【０１０２】この後、アドレスＡＤＤがインクリメント
され、次のアドレスの選択メモリセルについて同様の動
作が行われる（ＳＴ３１、ＳＴ３２）。

【０１０３】このようにして、ブロック内の全てのメモ
リセルについて、正常に書き込みが実行されると、信号
ＰＶＯＫが“１”に設定され、プリプログラムが終了さ
れる（ＳＴ３１、ＳＴ３３）。

【０１０４】すなわち、上記のように、全てのメモリセ
ルについて書き込みが正常終了しているため、ベリファ
イ回路２３の出力信号ＶＥＲＩＯＫ（ベリファイの度に
出力される）は、“１”に設定されている。ベリファイ
回路２３の出力信号ＶＥＲＩＯＫが“１”の場合、ベリ
ファイビットレジスタ２７のレジスタ２９−１（図２参
照）は、データ“１”をラッチする。レジスタ２９−１
にテータ“１”がラッチされているとき、信号ＰＶＯＫ
は“１”となる。

【０１０５】図１１のステップＳＴ６に示すように、プ
リプログラム及び消去ブロックのセットが終了すると、
ブロックカウンタＢＬＯＣＫがリセットされる（ＳＴ
８）。この後、前記ステップＳＴ２と同様にして、選択
されたブロックがプロテクトされているか否かが判別さ
れ（ＳＴ９）、プロテクトされていない場合、消去が開
始される（ＳＴ１０）。

【０１０６】図１５は、消去動作の一例を示している。
消去動作とは、選択ブロックごとに、全メモリセルのデ
ータを一括で消去する動作のことである。しかし、本発
明の自動消去モードにおいては、アドレスカウンタが指
示しているブロックではなく、消去許可信号がセットさ
れているブロックを消去対象とし、消去許可信号がセッ
トされている全ブロックを一度に消去する。

【０１０７】この消去動作では、先ず、初期設定におい
て（ＳＴ４１）、アドレスカウンタ１６のアドレスＡＤ
Ｄ、及びタイマ２５の数値（消去回数に対応）ＣＹＣが
クリアされる。さらに、制御回路２１は、信号ＥＲＳＭ
ＯＤＥを“１”に設定し、信号ＰＲＧＭＯＤＥを“０”
に設定する。ベリファイビットレジスタ２７のレジスタ
２９−１（図２参照）は、信号ＰＲＧＭＯＤＥが“０”
になった後においても、テータ“１”をラッチし続け
る。よって、信号ＰＶＯＫは、“１”のままである。な
お、テスト信号ＴＥＳＴ１〜３は、全て“０”となって
いる。

【０１０８】この後、電圧発生回路２２において、消去
ベリファイ（ＥＶ）用の電圧がセットアップされる（Ｓ
Ｔ４２）。

【０１０９】次いで、アドレスＡＤＤによって選択され
たメモリ（×１６ビット構成の場合は、１６個のメモリ
セル）のデータが読み出される（ＳＴ４３）。

【０１１０】この読み出されたデー夕は、期待値“１”
と比較される（ＳＴ４４）。すなわち、消去状態と判別
できる閾値の上限となる電圧を境界値とし、選択メモリ
セルの閾値が境界値よりも高ければ、選択メモリセルの
データは“０”と判定され、選択メモリセルの閾値が境
界値よりも低ければ、選択メモリセルのデータは“１”
と判定される。選択メモリセルのデータと期待値“１”
が不一致である場合、消去が不十分と判断され、消去許
可信号がセットされている全ブロック内の全てのメモリ
セルに対してデータの消去（フローティングゲートから
電子を抜く動作）が実行される（ＳＴ４４〜ＳＴ４
８）。

【０１１１】すなわち、消去電圧がセットアップされ
（ＳＴ４６）、消去許可信号がセットされている全ブロ
ック内の全てのメモリセルしてデータが消去される。こ
のとき、図９に示すクロックド・インバータ回路３２ｂ
は信号ＥＲＳＭＯＤＥによりオフとされ、クロックド・
インバータ回路３２ｉはオンとされている。したがっ
て、ラッチ回路３７ｈにラッチされた消去許可信号によ
りブロックが選択される。

【０１１２】この消去動作は、カウンタＣＹＣに予め設
定された規定値を限度として繰り返し行われる。また、
選択ブロックに対する消去回数ＣＹＣが前記規定値に達
した場合、消去の結果がＮＧであることを示す信号ＥＲ
ＲＯＲが“１”に設定される（ＳＴ４５、ＳＴ４９）。

【０１１３】一方、ステップ４４の消去ベリファイにお
いて、選択メモリセルのデータと期待値が一致下場合、
選択メモリセルの消去が十分であると判断され、カウン
タＣＹＣがクリアされる（ＳＴ５０）。

【０１１４】この後、アドレスＡＤＤがインクリメント
され、上記動作が繰り返される（ＳＴ５１、ＳＴ５
２）。

【０１１５】消去許可信号がセットされている全てのブ
ロックの消去が正常に終了されると、前述したような動
作により、ベリファイビットレジスタ２７から出力され
る信号ＥＶＯＫが“１”とされ、消去モードが終了され
る（ＳＴ５３）。

【０１１６】上記消去動作が終了すると、図１１に示す
ように、消去が正常に終了したか否かが判断される（Ｓ
Ｔ１１）。この結果、正常に終了している場合、過消去
ベリファイ及びウィークプログラムが行われる（ＳＴ１
３）。この過消去ベリファイ及びウィークプログラム
は、消去されたブロック毎に順次実行される。

【０１１７】図１６は、過消去ベリファイ及びウィーク
プログラム動作の一例を示している。先ず、初期設定に
おいて（ＳＴ６１）、アドレスカウンタ１６のアドレス
ＡＤＤ、及びタイマ２５の数値（消去回数に対応）ＣＹ
Ｃがクリアされる。

【０１１８】この後、電圧発生回路２２において、過消
去ベリファイ（ＯＥＶ）用の電圧がセットアップされる
（ＳＴ６２）。

【０１１９】次いで、アドレスＡＤＤによって選択され
たメモリ（×１６ビット構成の場合は、１６個のメモリ
セル）のデータが読み出される（ＳＴ６３）。すなわ
ち、消去状態と判別できる閾値の下限となるＯＥＶ電圧
を境界値とし、選択メモリセルの閾値が境界値よりも高
ければ、選択メモリセルのデータは“０”として読み出
され、選択メモリセルの閾値が境界値よりも低ければ、
選択メモリセルのデータは“１”として読み出される。

【０１２０】この読み出されたメモリセル（以下、選択
メモリセル）のデータは、センスアンプ４２を介してベ
リファイ回路２３に供給され、入力データと比較される
（ＳＴ６４）。

【０１２１】選択メモリセルのデータと入力データが不
一致の場合、過消去状態と判断され、選択メモリセルに
対してウィークプログラム（弱い書き込み）が実行され
る（ＳＴ６４〜ＳＴ６９）。このウィークプログラムの
動作は、基本的に前記プリプログラムと同様である。

【０１２２】先ず、図１４に示すように、入力データと
読み出したデータの関係からプログラムデータが設定さ
れ（ＳＴ６６）、このデータに基づいてウィークプログ
ラム動作が実行される（ＳＴ６７）。このウィークプロ
グラムにおいて、各部の電位は図８に示すように設定さ
れ、通常の書き込み（プログラム）時間より短い時間、
書き込みが行われる。このウィークプログラムにより、
メモリセルの閾値電圧が若干上昇される。

【０１２３】上記ウィークプログラムは、カウンタＣＹ
Ｃをインクリメントしながら予め設定された規定回数を
限度として繰り返される（ＳＴ６８）。

【０１２４】この後、ウィークプログラムにより書き戻
し過ぎ、閾値電圧が高くなっている可能性がある。した
がって、再度消去ベリファイを行うために、信号ＥＶＯ
Ｋが“０”に設定される（ＳＴ６９）。

【０１２５】カウンタＣＹＣの値が規定値に達した場
合、ウィークプログラムエラー（ＥＲＲＯＲ＝“１”）
として終了される（ＳＴ７０）。

【０１２６】一方、選択メモリセルのデータと入力デー
タが一致した場合、選択メモリセルが過消去状態ではな
いと判断されると、カウンタＣＹＣがクリアされる（Ｓ
Ｔ７１）。

【０１２７】この後、アドレスＡＤＤがインクリメント
され、次のアドレスの選択メモリセルについて同様の動
作が行われる（ＳＴ７２、ＳＴ７３）。

【０１２８】このようにして、ブロック内の全てのメモ
リセルが過消去状態でないと確認されると、信号ＯＥＶ
ＯＫが“１”に設定され、過消去ベリファイ及びウィー
クプログラムが終了される（ＳＴ７２、ＳＴ７４）。

【０１２９】図１１に示すステップＳＴ１３において、
過消去ベリファイ及びウィークプログラムが終了される
と、過消去ベリファイ及びウィークプログラムが正常に
終了したか否かが判断される（ＳＴ１４）。この結果、
正常に終了している場合、消去ベリファイが正常に終了
しているかが判断される（ＳＴ１５）。

【０１３０】ウィークプログラムが実際に行われた場
合、ステップＳＴ６９において、信号ＥＶＯＫが“０”
に設定されている。このため、ステップＳＴ１０に制御
が移行される。しかし、書き戻し過ぎていない場合、消
去動作は行われない。この後、ステップＳＴ１１を介し
てステップＳＴ１２に制御が移行される。このステップ
ＳＴ１２では信号ＯＥＶＯＫが“１”とされているた
め、ウィークプログラムへは移行されない。

【０１３１】一方、前記ステップＳＴ１５において、正
常に終了している場合、消去レジスタ３７内の消去され
たブロックに対応する消去許可信号がリセットされる
（ＳＴ１６）。

【０１３２】すなわち、図９に示すナンド回路３７ｂの
入力条件が満足されるため、ナンド回路３７ｂの出力信
号がローレベルとなり、ナンド回路３７ｃの出力信号が
ハイレベルとなる。このため、トランジスタ３７ｇがオ
ンとなり、ラッチ回路３７ｈの入力端がローレベルとさ
れる。尚、このとき、信号／ＰＲＧＭＯＤＥはハイレベ
ルとされている。

【０１３３】図１２（ｂ）は、消去レジスタ３７におい
て、選択されたブロックのうち最初の消去許可信号がリ
セットされた状態を示している。

【０１３４】この後、最終ブロックまで、消去及び過消
去ベリファイ等が行われたか否か判断される（ＳＴ１
７）。この結果、最終ブロックまで終了していない場
合、ブロックカウンタＢＬＯＣＫがインクリメントされ
（ＳＴ１８）、上記ステップＳＴ９〜ＳＴ１６の動作が
繰り返される。

【０１３５】ところで、２番目以降のブロックは、前述
したように最初のブロックと同時に既に消去されてい
る。このため、図１５に示す消去動作において、消去前
の消去ベリファイはＯＫとなる。したがって、２番目以
降のブロックに対して消去動作は省略され、消去ベリフ
ァイのみが行われる。

【０１３６】この後、消去ベリファイが正常終了すると
（ＳＴ１１）、過消去ベリファイ及びウィークプログラ
ム（ＳＴ１３）、及び消去レジスタの消去許可信号のリ
セット（ＳＴ１６）が順次繰り返される。

【０１３７】このようにして、最終ブロックまで上記動
作が実行されると、例えばチャージポンプ回路によって
生成された昇圧電圧を放電するための読み出しセットア
ップ（ＳＴ１９）を経由した後、自動消去動作が終了す
る。

【０１３８】尚、メモリセルアレイ１１の不良箇所がリ
ダンダンシーメモリセルアレイ３１により、置き換えら
れている場合、プリプログラムの際、メモリセルアレイ
１１の不良箇所が指定されると、リダンダンシーアドレ
ス検出回路３６からブロックデコーダ３２にディスエー
ブル信号／ＤＳＥが供給され、イネーブル-ブ信号ＥＮ
がプロックデコーダ３３に供給される。このため、ブロ
ックデコーダ３２が非活性とされ、ブロックデコーダ３
３が活性化される。この状態において、リダンダンシー
メモリセルアレイ３１がプリプログラムされ、消去レジ
スタ３８のラッチ回路３７ｈに消去許可信号がセットさ
れる。この後、消去動作時には消去レジスタ３８にセッ
トされた消去許可信号に従って、リダンダンシーメモリ
セルアレイ３１が選択される。

【０１３９】上記第１の実施例によれば、ブロックデコ
ーダ３２に加えて、消去時に選択されたブロックを指示
する消去レジスタ３７を設け、プリプログラムにおい
て、選択されたブロックに対応して消去レジスタ３７に
消去許可信号をセットし、消去時に最初のブロックを消
去するとき、消去レジスタ３７にセットされた消去許可
信号に従って選択された全ブロックを同時に消去してい
る。このため、２番目以降のブロックについては、消去
動作を省略することがきる。したがって、自動消去動作
を高速化することが可能である。

【０１４０】また、前記消去レジスタ３７にセットされ
た消去許可信号は、過消去ベリファイ及びウィークプロ
グラムが正常終了した後、リセットされている。このた
め、過消去ベリファイ及びウィークプログラムが終了し
たブロックが選択されることを防止できる。

【０１４１】また、リダンダンシーメモリセルアレイ３
１に対しても消去レジスタを設けている。このため、リ
ダンダンシーメモリセルアレイ３１により、メモリセル
アレイの不良箇所が置き換えられている場合において、
自動消去動作を高速化することが可能である。

【０１４２】チャネル消去方式を使用しているため、消
去に多くの電流を必要としない。しかも、最初のブロッ
クを消去する際、消去対象とされている全ブロックを一
括して消去しているため、消費電力を削減できる。

【０１４３】（第２の実施例）上記第１の実施例は、チ
ャネル消去を行う場合を例に説明した。これに対して、
第２の実施例は、ソース消去方式の場合を示している。
この場合、セルのソースに６．５Ｖ、コントロールゲー
トに−７．５Ｖが印加され、フローティングゲートから
ソース側に電子が引き抜かれる。このソース消去方式の
場合、チャネル消去方式と比較して消去の際に電流を多
く消費する。このため、チップ内部に設けられた昇圧電
源を用いて複数のブロックを一括消去することが困難と
なる。

【０１４４】そこで、第２の実施例では、チップの外部
から消去電圧を供給するようにしている。

【０１４５】図１７は、本発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付し、異なる
部分についてのみ説明する。

【０１４６】図１７において、チップ外部から供給され
る高電圧Ｖ_HHは、Ｖ_HH（高電圧）検出回路５１に供給さ
れる。マルチプレクサ５２の入力端には、前記高電圧Ｖ
_HH、及び前記電圧発生回路２２から供給される内部電圧
Ｖ_INが供給される。このマルチプレクサ５２は、前記Ｖ
_HH検出回路５１の出力信号に応じて、高電圧Ｖ_HHと内部
電圧Ｖ_INのいずれか一方を選択する。このマルチプレク
サ５２の出力電圧は前記ロウデコーダ１４、３４等に供
給される。

【０１４７】図１８は、前記マルチプレクサ５２を具体
的に示している。マルチプレクサ５２は、第１の選択回
路５２ａ、第２の選択回路５２ｂにより構成されてい
る。第１の選択回路５２ａにおいて、高電圧Ｖ_HHが供給
されるパッドＰ１と出力ノードＮ１の相互間には、閾値
電圧がほぼ０ＶのＮチャネルＭＯＳトランジスタ５２
ｃ、５２ｄが直列接続されている。前記トランジスタ５
２ｃのゲートは前記出力ノードＮ１に接続され、トラン
ジスタ５２ｄのゲートはトランジスタ５２ｃとトランジ
スタ５２ｄの接続ノードＮ２に接続されている。前記Ｖ
_HH検出回路５１の出力端と前記トランジスタ５２ｄのソ
ースとの相互間にはＮチャネルＭＯＳトランジスタ５２
ｅが接続されている。このトランジスタ５２ｅのゲート
には電源電圧Ｖ_DDが供給されている。

【０１４８】前記第２の選択回路５２ｂにおいて、内部
電圧Ｖ_INが供給されるノードと出力ノードＮ１の相互間
には、閾値電圧がほぼ０ＶのＮチャネルＭＯＳトランジ
スタ５２ｆ、５２ｇが直列接続されている。前記トラン
ジスタ５２ｆのゲートは前記出力ノードＮ１に接続さ
れ、トランジスタ５２ｇのゲートはトランジスタ５２ｆ
とトランジスタ５２ｇの接続ノードＮ３に接続されてい
る。前記Ｖ_HH検出回路５１の出力端と前記トランジスタ
５２ｇのソースとの相互間にはインバータ回路５２ｈと
ＮチャネルＭＯＳトランジスタ５２ｉが直列接続されて
いる。このトランジスタ５２ｉのゲートには電源電圧Ｖ
_DDが供給されている。

【０１４９】チャージポンプ回路５３は前記接続ノード
Ｎ２、Ｎ３の電位を昇圧するものであり、クロック信号
発生回路５３ａと、このクロック信号発生回路５３ａの
出力端と前記接続ノードＮ２、Ｎ３の相互間にそれぞれ
接続されたキャパシタ５３ｂ、５３ｃにより構成されて
いる。

【０１５０】Ｖ_HH検出回路５１は、高電圧Ｖ_HHを検出す
ると、ハイレベルの信号を出力する。前記マルチプレク
サ５２は、このハイレベルの信号に応じて第１の選択回
路５２ａが動作され、出力ノードＮ１に高電圧Ｖ_HHが出
力される。また、Ｖ_HH検出回路５１の出力信号がローレ
ベルの場合、第２の選択回路５２ｂが動作され、出力ノ
ードＮ１に内部電圧Ｖ_INが出力される。

【０１５１】上記第２の実施例によれば、チップ外部か
ら供給される高電圧Ｖ_HHを使用することができる。この
ため、ソース消去方式を用いて同時に複数のブロックを
一括消去することができる。

【０１５２】尚、第１の実施例において、消去レジスタ
３７のラッチ回路は、プリプログラムが終了した状態で
消去許可信号をセットしたが、これに限定されるもので
はない。例えばコマンド入力の際のブロック選択時に、
外部より入力したブロックアドレスに応じて消去許可信
号をセットしてもよい。

【０１５３】しかし、入力ブロックアドレスに対応する
ブロックがリダンダンシーブロックと置き換えられてい
る場合、ブロックデコーダやリダンダンシーアドレス検
出回路の遅延により、消去レジスタ３８ヘ消去許可信号
をセットするタイミングがコマンドの入力周期内に間に
合わない可能性がある。このため、確実にセットするた
めには、プリプログラムが行われたブロックに対して消
去許可信号をセットする方がよい。

【０１５４】（第３の実施例）次に、本発明の第３の実
施例について説明する。

【０１５５】この種の不揮発性半導体記憶装置は、製造
時にメモリセルの不良を検出するため、例えば書き込み
／消去テストが行われる。この書き込み／消去テスト
は、テスト時間を短縮するため、自動書き込み／消去コ
マンドを使用することが多い。中でもチップ消去コマン
ドは、チップ内の全メモリセルに対して消去前書き込み
と消去を実行する機能であるため、書き込み／消去テス
トによく使用される。

【０１５６】ところで、上記チップ消去による書き込み
／消去テスト中に、書き込み又は消去が所定時間内、あ
るいは所定回数内に正常に終了しない場合、エラー状態
となり、リセットコマンドを入力するか、電源を遮断し
ない限り他のコマンドを受け付けない状態となる。その
結果、書き込み／消去テストは中断され、それ以降のテ
ストデータの収集が困難となる。

【０１５７】また、リセットコマンド等によりエラー状
態を解除しても、次回のテストでまた、同じ不良セルま
でテストが進んだ時点で動作不良となる。このため、事
実上、この不良セル以降のアドレス空間に存在するセル
の書き込み／消去テストのデータが収集できなくなる。

【０１５８】そこで、第３の実施例では、書き込み／消
去テストにおいて、不良が発生した場合、不良セルを含
むブロックをプロテクトすることにより不良履歴を残
し、次回のテストにおいて、このブロックを書き込み／
消去テストの対象から外すようにする。

【０１５９】図１９は、第３の実施例を示すものであ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。

【０１６０】図１９において、マルチプレクサ１３の出
力端には、プロテクトＲＯＭデコーダ６１が接続されて
いる。このプロテクトＲＯＭデコーダ６１は、書き込み
／消去テストにおいて不良が発生した場合、制御回路２
１の出力信号に応じて、マルチプレクサ１３から出力さ
れる不良セルを含むブロックのアドレスをデコードす
る。このプロテクトＲＯＭデコーダ６１の出力端は、プ
ロテクトＲＯＭ４０に接続されている。プロテクトＲＯ
Ｍ４０はメモリセルアレイ１１の消去単位、例えば各ブ
ロックに対応して例えば１ビットの読み書き可能な不揮
発性メモリからなる記憶領域としてのメモリセルを有し
ている。このため、前記プロテクトＲＯＭデコーダ６１
の出力信号に応じて不良のブロックに対応したメモリセ
ルにプロテクトを示すデータ、例えば“１”を書き込む
ことにより、このブロックを書き込み禁止とすることが
できる。したがって、書き込み／消去テストにおいて不
良が発生したブロックは、以降アクセスすることができ
なくなる。

【０１６１】上記構成において、図２０を参照して書き
込み／消去テストの動作について説明する。この書き込
み／消去テストの動作は、前記自動消去モードの動作と
類似している。

【０１６２】すなわち、コマンドレジスタ１９が書き込
み／消去テストのコマンドを認識すると、まず、各種初
期設定を行う（ＳＴ８０）。この初期設定は、図１１に
示す初期設定（ＳＴ１）と同様であり、マルチプレクサ
１３をアクティブとして、アドレスカウンタ１６の内部
アドレスをロウデコーダ１４及びカラムデコーダ１５に
供給したり、制御回路２１により、各種信号が設定され
る。

【０１６３】この後、プロテクトＲＯＭ４０の内容に基
づいて、選択されたブロックがプロテクトされているか
否かが判別される（ＳＴ８１）。この結果、プロテクト
されていない場合、ブロック毎に、図１３に示すプリプ
ログラム（ＳＴ８２）、図１５に示す消去（ＳＴ８
４）、過消去ベリファイ（ＳＴ８６）、図１６に示すウ
ィークプログラム（ＳＴ８７）、消去ベリファイ（ＳＴ
８９）が順次実行される。

【０１６４】ここで、前記プリプログラム、消去、ウィ
ークプログラムが、設定された回数以内に終了しない場
合、プリプログラム、消去、ウィークプログラムのそれ
ぞれにおいて、エラー信号が設定される。すなわち、Ｅ
ＲＲＯＲ＝“１”とされる。プリプログラム、消去、ウ
ィークプログラムの各動作が終了すると、ステップＳＴ
８３、ＳＴ８５、ＳＴ８８において、ＥＲＲＯＲ＝
“１”であるかどうか、すなわち、エラーが発生してい
るかどうかが判別される。この結果、エラーが発生して
いる場合、そのブロックの書き込み／消去テストを中断
し、プロテクト動作が実行される（ＳＴ９０）。

【０１６５】このプロテクト動作では、上記のようにプ
ロテクトＲＯＭデコーダ６１によりマルチプレクサ１３
から出力される不良セルを含むブロックのアドレスがデ
コードされる。このプロテクトＲＯＭデコーダ６１のデ
コード出力信号に応じて、プロテクトＲＯＭ４０の不良
が発生したブロックのメモリセルにプロテクトデータが
書き込まれる。

【０１６６】図２１は、プロテクトＲＯＭ４０の書き込
み動作を示している。先ず、タイマ２５の数値（書き込
み回数を示すカウンタ）ＣＹＣがクリアされる（ＳＴ９
０１）。

【０１６７】この後、電圧発生回路２２において、プロ
テクトＲＯＭのベリファイ電圧がセットアップされる
（ＳＴ９０２）。

【０１６８】次いで、プロテクトＲＯＭデコーダ６１に
より選択されたメモリセルのデータが読み出される（Ｓ
Ｔ９０３）。この読み出されたデータは、前記ベリファ
イ電圧と比較される（ＳＴ９０４）。このベリファイの
結果、メモリセルにデータが十分に書き込まれていない
場合、プロテクトＲＯＭ４０のメモリセルがプログラム
される（ＳＴ９０５〜ＳＴ９０７）。このプログラム動
作は、カウンタＣＹＣをインクリメントしながら繰り返
される。

【０１６９】また、プログラム動作の途中でカウンタＣ
ＹＣの値が規定値に達した場合、プロテクト書き込みエ
ラー（ＥＲＲＯＲ＝“１”）が設定されて終了される
（ＳＴ９０８）。

【０１７０】上記プロテクトＲＯＭの書き込み動作が終
了すると、図２０に示すステップ９１において、プロテ
クトＲＯＭの書き込み動作が正常に終了したかどうかが
判別される。この結果、プロテクトＲＯＭの書き込み動
作でエラーが発生した場合、例えばチャージポンプ回路
によって生成された昇圧電圧を放電するための読み出し
セットアップ（ＳＴ９５）を経由した後、書き込み／消
去テストが終了される。

【０１７１】また、プロテクトＲＯＭの書き込み動作が
正常終了している場合、前記プリプログラム、消去、ウ
ィークプログラムのいずれかにおいて、設定されたエラ
ー信号がリセットされる（ＳＴ９２）。

【０１７２】この後、ブロックアドレスをインクリメン
トして、上記動作が最終ブロックまで繰り返される（Ｓ
Ｔ９３、ＳＴ９４）。

【０１７３】このようにして、最終ブロックまで上記動
作が実行された場合、前記読み出しセットアップ（ＳＴ
９５）を経由して書き込み／消去テストが終了される。

【０１７４】上記第３の実施例によれば、書き込み／消
去テストにおいて、不良セルが発生した場合、プロテク
トＲＯＭデコーダ６１により、この不良セルを含むブロ
ックに対応するプロテクトＲＯＭ４０のメモリセルを選
択し、このメモリセルにプロテクトデータを書き込んで
いる。このため、不良セルを含むブロックはプロテクト
状態に設定されるため、不良情報をチップ内に履歴とし
て残すことができる。

【０１７５】しかも、次回の書き込み／消去テストにお
いて、このプロテクトされたブロックはテスト対象から
外され、さらに、不良セルを含むブロック以降のアドレ
ス空間のセルを継続してテストすることができる。この
ため、従来のように、不良セルが発生した場合、リセッ
トコマンドを使用したり、電源を遮断して、テストを終
了し、テストをやり直す必要がない。したがって、テス
ト効率を向上することができる。

【０１７６】また、上記書き込み／消去テストは、テス
トモードとして製造時に使用するだけではなく、ユーザ
に公開した場合も有効である。すなわち、これまでの製
品は、不良が発生した場合、ユーザ側でその不良番地を
管理する必要があった。しかし、この実施例の機能を用
いることにより、プロテクトＲＯＭ４０内に不良セルを
含むブロックの情報が記憶されている。したがって、プ
ロテクトＲＯＭ４０の情報に応じて不良セルを含むブロ
ックが自動的にプロテクトされるため、この不揮発性半
導体記憶装置が接続されるホストコンピュータ等の電子
機器側で不良番地を管理する必要がなくなる利点を有し
ている。

【０１７７】今後、半導体記憶装置は大容量化され、デ
ータの書き換え回数も増加することが予想される。従
来、不良セルを含むブロックがある場合、その製品は使
用することが困難であった。しかし、この実施例のよう
に、不良のブロックをプロテクトすることにより、容量
の一部が不足するだけで、他の正常な領域を使用するこ
とができる。したがって、メモリを有効に利用できる利
点を有している。

【０１７８】（第４の実施例）図２２は、本発明の第４
の実施例を示している。図２２において、図１９と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。

【０１７９】図２２において、コマンドレジスタ１９に
は、カウンタ６２が接続されている。このカウンタ６２
はコマンドレジスタ１９に供給されるチップ消去コマン
ドの回数をカウントする。チップ消去の動作は、プログ
ラムと消去を有している。このため、このカウンタ６２
のカウント値は書き込み／消去回数と一致する。このカ
ウンタ６２には前記制御回路２１からセット／リセット
信号ＳＥＴ／ＲＥＳＥＴ信号が供給される。このカウン
タ６２の出力端には、レジスタブロック６３が接続され
ている。このレジスタブロック６３には、前記ブロック
デコーダ３２の出力信号が接続されている。このレジス
タブロック６３は各ブロックに対応した複数のレジスタ
を有しており、これらレジスタに前記カウンタ６２のカ
ウント値を保持可能とされている。

【０１８０】すなわち、このレジスタブロック６３は、
書き込み／消去テストにおいて、不良セルが発生した場
合、ブロックデコーダ３２から供給される選択ブロック
に対応したレジスタに、カウンタ６２から供給されるカ
ウント値を保持する。このレジスタブロック６３の出力
端は入出力バッファ１７に接続されており、この入出力
バッファ１７を介してレジスタブロック６３に保持され
たデータを出力可能とされている。

【０１８１】上記構成において、図２３を参照して図２
２の動作について説明する。図２３において、書き込み
／消去テストの動作は図２０と同一であるため、同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。

【０１８２】すなわち、書き込み／消去テストにおい
て、不良セルが検出されると上述したようにプロテクト
動作に移行する（ＳＴ８０〜ＳＴ９０）。この後、プロ
テクト動作が終了すると、次のブロックの書き込み／消
去テストに移行する（ＳＴ９１〜ＳＴ９４）。

【０１８３】前記プロテクト動作に移行する際、レジス
タブロック６３の選択ブロックに対応するレジスタにカ
ウンタ６２のカウント値がセットされる（ＳＴ９６）。
前述したように、カウンタ６２には、書き込み／消去回
数と一致したカウント値が記憶されている。このような
構成とすることにより、書き込み／消去テストの何回目
で不良が発生したかを示す情報をレジスタブロック６３
に保持することができる。

【０１８４】上記書き込み／消去テストが終了した後、
不揮発性半導体記憶装置の電源を切らずに、レジスタブ
ロック６３に記憶された情報を入出力バッファ１７を介
して外部に取り出す。このような構成とすることによ
り、不良が発生したブロックと、書き込み／消去テスト
の何回目で不良が発生したかを知ることができる。した
がって、セルの信頼性データを簡単に取得することがで
きる。

【０１８５】上記第４の実施例によれば、コマンドレジ
スタ１９に供給されるチップ消去コマンドの回数をカウ
ントするカウンタ６２と、プロテクト動作に移行する
際、カウンタ６２のカウント値を選択ブロックに対応し
て保持するレジスタブロック６３を設けている。このた
め、レジスタブロック６３に不良が発生したブロックに
対応して、書き込み／消去回数を保持することができ
る。したがって、このレジスタブロック６３に記録され
たカウント値から、セルの信頼性を示すデータを取得す
ることができる。

【０１８６】（第５の実施例）図２４は、図２２を変形
した本発明の第５の実施例を示している。図２４におい
て、図２２と同一部分には、同一符号を付し異なる部分
についてのみ説明する。

【０１８７】第４の実施例において、カウンタ６２のカ
ウント値は、レジスタブロック６３の各レジスタに保持
した。これに対して、第５の実施例はレジスタブロック
６３に代えてＲＯＭブック６４を設けている。このＲＯ
Ｍブロック６４は、不揮発性メモリ、例えば複数のＥＥ
ＰＲＯＭセルからなり、このＲＯＭブロック６４は、ブ
ロックに対応した複数の記憶領域を有している。

【０１８８】上記構成において、図２５に示すように、
書き込み／消去テスト時に、不良セルが発生した場合、
ＲＯＭブロック６４の選択ブロックに対応する記憶領域
にカウンタ６２のカウント値がセットされる（ＳＴ９
７）。この後、プロテクト動作が実行される。図２５に
おいて、その他の動作は、図２３と同様である。

【０１８９】第５の実施例によれば、不揮発性メモリに
より構成されたＲＯＭブロック６４にカウンタ６２から
のカウント値を記憶するように構成している。このた
め、テスト中に電源が遮断された場合においても、ＲＯ
Ｍブロック６４内に不良が発生した際の書き込み／消去
回数を記憶させておくことができる。したがって、電源
が復旧した後、ＲＯＭブロック６４内の値を利用するこ
とにより、再度同じテストを繰り返す必要がないため、
テストの効率を向上することができる。

【０１９０】尚、前記プロテクトＲＯＭ４０、レジスタ
ブロック６３、ＲＯＭブロック６４は、メモリセルアレ
イのブロック単位にデータを保持するように設定されて
いる。しかし、これに限定されるものではなく、例えば
消去単位であればよい。

【０１９１】（第６の実施例）上述したように、自動消
去モードにおいて、選択された複数のブロックに記憶さ
れたデータを順次消去している際に不良が生じた場合、
デバイスは消去動作を中断し、エラー動作に入る。エラ
ー動作に入った場合、デバイスはこれ以降使用不可能と
なる。この種のフラッシュＥＥＰＲＯＭは、今後一層大
容量化される傾向にある。このため、デバイスの一部の
不良によりデバイス自体を不良とすることは、デバイス
の寿命を考慮した場合、不利なシステムとなる。

【０１９２】そこで、第６の実施例は、消去動作中に不
良が発生した場合、不良救済用の冗長ブロックが残って
いるかどうかを確認し、冗長ブロックが残っている場
合、不良アドレスを記憶するとともに、不良ブロックを
冗長ブロックに自動的に置き換えるように構成してい
る。

【０１９３】図２６は、第６の実施例を示している。図
２６において、図１等と同一部分には同一符号を付し異
なる部分についてのみ説明する。

【０１９４】図２６において、マルチプレクサ１３から
出力されるアドレス信号の一部は、ブロックデコーダ３
２に供給されるとともに、不良アドレス記憶部（ＦＡ
Ｍ）７１及びアドレス比較部７２に供給される。前記不
良アドレス記憶７１は、例えば不揮発性メモリにより構
成され、メモリセルアレイ１１に不良ブロックが発生し
た場合、前記マルチプレクサ１３から供給される不良ブ
ロックのアドレスを記憶する。この不良アドレス記憶部
７１は、例えばリダンダンシーメモリセルアレイ３１の
ブロック数を記憶できる記憶容量を有している。

【０１９５】一方、前記アドレス比較部７２は前記マル
チプレクサ１３から供給されるアドレス信号と前記不良
アドレス記憶部７１から供給されるアドレス信号とを比
較する。この比較の結果、これらアドレス信号が一致し
た場合、アドレス比較部７２はブロックデコーダ３２を
非活性化し、ブロックデコーダ３３を活性化する。この
ため、ロウデコーダ３４、カラムデコーダ３５を介して
リダンダンシーメモリセルアレイ３１が選択される。こ
のように、メモリセルアレイ１１の不良ブロックに対す
るアクセスが指示された場合、メモリセルアレイ１１か
らリダンダンシーメモリセルアレイ３１に置き換えられ
る。

【０１９６】前記不良アドレス記憶部７１、及びブロッ
クデコーダ３２、３３は、前記制御回路２１により制御
されている。

【０１９７】次に、図２７、図２８を参照して、自動消
去モード中にエラーが発生した場合の動作について具体
的に説明する。

【０１９８】図２７において、自動消去動作は、例えば
図２０と同様であるため、詳細な説明は省略する。図２
７に示すプリプログラム（ＳＴ８２）、消去（ＳＴ８
４）、ウィークプログラム（ＳＴ８７）において、予め
設定された回数あるいは時間内に書き込み又は消去が終
了しない場合、これら各サブルーチン内でエラー信号
（ERROR）が“１”に設定される。このようにエラー信
号が“１”に設定された場合、制御回路２１は、そのブ
ロックにおける書き込み又は消去動作を中断し、現ブロ
ックアドレスを不良アドレス記憶部７１に記憶させる動
作に移行される。

【０１９９】ここでは、先ず、不良アドレス記憶部（Ｆ
ＡＭ）７１に空き領域が存在するかどうかを判別する
（ＳＴ１０１）。この判別は、不良アドレス記憶７１の
空き領域に限らず、リダンダンシーメモリセルアレイ３
１の空き領域を判別しても良い。この判別の結果、空き
領域が無い場合、動作不良のため、読み出しセットアッ
プ（ＳＴ９５）を経由した後、書き込み／消去が終了さ
れる。また、空き領域が有る場合、不良アドレス記憶部
７１のプログラム動作が実行される（ＳＴ１０２）。

【０２００】図２８は、不良アドレス記憶部７１に対す
る不良アドレスの書き込み動作を示している。ここで
は、図２６に示すブロックデコーダ３２、３３が強制的
に非選択とされる。この状態において、先ず、タイマ２
５の数値（書き込み回数を示すカウンタ）ＣＹＣがクリ
アされる（ＳＴ１１１）。

【０２０１】この後、電圧発生回路２２において、不良
アドレス記憶部（ＦＡＭ）７１のベリファイ電圧がセッ
トアップされる（ＳＴ１１２）。

【０２０２】次いで、不良アドレス記憶部（ＦＡＭ）７
１のデータが読み出される（ＳＴ１１３）。この読み出
されたデータは、前記ベリファイ電圧と比較される（Ｓ
Ｔ１１４）。このベリファイの結果、メモリセルにデー
タが十分に書き込まれていない場合、不良アドレス記憶
部（ＦＡＭ）７１のメモリセルがプログラムされる（Ｓ
Ｔ１１５〜ＳＴ１１７）。不良アドレス記憶部（ＦＡ
Ｍ）７１に記憶する情報は、不良ブロックアドレスと、
そのブロックの置き換え許可を示す例えば１ビットの置
き換え許可情報である。このプログラム動作は、カウン
タＣＹＣをインクリメントしながら繰り返される。

【０２０３】また、プログラム動作の途中でカウンタＣ
ＹＣの値が規定値に達した場合、書き込みエラー（ＥＲ
ＲＯＲ＝“１”）が設定されて終了される（ＳＴ１１
８）。不良アドレス記憶部（ＦＡＭ）７１のベリファイ
の結果（ＳＴ１１４）、正常である場合、制御が図２７
に示すステップＳＴ１０３に移行する。

【０２０４】ステップＳＴ１０３において、不良アドレ
ス記憶部（ＦＡＭ）７１に対する書き込みエラーが発生
しているかどうが判別される。この判別の結果、エラー
が発生していない場合、信号ＰＶＯＫ、ＥＶＯＫ、ＯＥ
ＶＯＫ、Ａｄｄ、ＥＲＲＯＲがリセットされ（ＳＴ１０
４）、再度消去動作が開始される（ＳＴ８２）。この消
去動作は前記設定されたリダンダンシーメモリセルアレ
イ３１に対して実行される。この消去動作は正常に終了
するか、リダンダンシーメモリセルアレイ３１のブロッ
クが無くなるまで繰り返される。

【０２０５】ステップＳＴ８９において、消去ベリファ
イが正常に終了されたものと判別された場合、選択され
た最終ブロックかどうかが判別され（ＳＴ９３）、最終
ブロックではない場合、ブロックカウンタをインクリメ
ントして消去動作が繰り返される（ＳＴ９４）。また、
前記判別の結果、最終ブロックである場合、動作が終了
される。

【０２０６】上記第６の実施例によれば、自動消去動作
中に不良が発生した場合、不良アドレス記憶部７１又
は、リダンダンシーメモリセルアレイ３１に不良救済用
の冗長ブロックが残っているかどうかを確認し、冗長ブ
ロックが残っている場合、不良ブロックアドレスを不良
アドレス記憶部７１に記憶している。さらに、アドレス
比較部７２は、メモリセルアレイ１１のブロックアドレ
スと不良アドレス記憶部７１に記憶されている不良アド
レスとを比較し、これらが一致した場合、ブロックデコ
ーダ３２を非選択、ブロックデコーダ３３を選択する。
このため、メモリセルアレイ１１の不良ブロックがアク
セスされた場合、この不良ブロックが冗長ブロックに自
動的に置き換える。したがって、製品の出荷後に、不良
ブロックが発生した場合においても、デバイス自体を不
良とすることを回避できる。したがって、デバイスの寿
命を延ばすことができる利点を有している。

【０２０７】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。

【０２０８】

【発明の効果】以上、詳述したように本発明によれば、
セル特性を改善することなく、自動消去に要する時間を
短縮することができ、しかもテスト効率を向上すること
が可能な可能な不揮発性半導体記憶装置とその動作方法
を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図。

【図２】図１に示すベリファイビットレジスタ２７の一
例を示す構成図。

【図３】図１の各種動作と信号の関係を示す図。

【図４】図１の各種動作と信号の関係を示す図。

【図５】図１の各種動作と信号の関係を示す図。

【図６】図１の各種動作と信号の関係を示す図。

【図７】図１に示すメモリセルアレイの一例を示す回路
図。

【図８】各種動作時における各部の電位を示す図。

【図９】図１に示すブロックデコーダ３２と消去レジス
タ３７の構成例を示す回路図。

【図１０】図１に示すブロックデコーダ３３、消去レジ
スタ３８の構成例を示す回路図。

【図１１】本発明の自動消去動作を示すフローチャー
ト。

【図１２】消去レジスタ３７の動作を概略的に示す図。

【図１３】図１１に示すプリプログラム動作の一例を示
すフローチャート。

【図１４】プログラムデータを示す図。

【図１５】図１１に示す消去動作の一例を示すフローチ
ャート。

【図１６】図１１に示す過消去ベリファイ及びウィーク
プログラム動作の一例を示すフローチャート。

【図１７】本発明の第２の実施例を示す構成図。

【図１８】図１７の要部を示す回路図。

【図１９】本発明の第３の実施例を示す構成図。

【図２０】図１９の動作を示すフローチャート。

【図２１】図２０のプロテクト動作を示すフローチャー
ト。

【図２２】本発明の第４の実施例を示す構成図。

【図２３】図２２の動作を示すフローチャート。

【図２４】本発明の第５の実施例を示す構成図。

【図２５】図２４の動作を示すフローチャート。

【図２６】本発明の第６の実施例を示す構成図。

【図２７】図２６の動作を示すフローチャート。

【図２８】図２７の一部の動作を具体的に示すフローチ
ャート。

【図２９】従来の自動消去動作を示すフローチャート。

【符号の説明】

１１…メモリセルアレイ、 １２…アドレスレジスタ、 １４、３４…ロウデコーダ、 ２１…制御回路、 ３１…リダンダンシー（Ｒ／Ｄ）メモリセルアレイ、 ３２、３３…ブロックデコーダ、 ３７、３８…消去レジスタ、 ３７ｈ…ラッチ回路、 ４０…プロテクトＲＯＭ、 ６１…プロテクトＲＯＭデコーダ、 ６２…カウンタ、 ６３…レジスタブロック、 ６４…ＲＯＭブロック、 ７１…不良アドレス記憶部（ＦＡＭ）、 ７２…アドレス比較部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 秀雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD02 AD04 AD05 AD08 AD13 AE05 5L106 AA10 CC04 CC16 CC21 CC36 EE02

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数のブロックを有し、前記各ブロック
   は複数のメモリセルを有するメモリセルアレイと、 消去すべきブロックに応じて消去許可信号を記憶する記
   憶回路と、 消去モード時に、前記記憶回路に記憶された消去許可信
   号に対応する全てのブロックを同時に消去する消去回路
   と、 前記消去回路により消去された各ブロック内の各メモリ
   セルの閾値電圧をベリファイすることにより、各ブロッ
   クの消去が正常に終了したかを判断するベリファイ回路
   と、 前記ベリファイ回路により、消去が正常に終了したブロ
   ックに対応する前記記憶回路の消去許可信号をリセット
   するリセット回路とを具備することを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】 アドレス信号に応じて選択されたブロッ
   クの各メモリセルにデータを書き込み、各メモリセルの
   データを揃えるプリプログラム回路と、 前記プリプログラム回路により書き込みが行われたブロ
   ックに対応する前記記憶回路に、前記消去許可信号をセ
   ットするセット回路とをさらに具備ことを特徴とする請
   求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記プリプログラム回路によるデータの
   書き込みの際、ブロックのアドレスをカウントする第１
   のカウンタと、 前記ベリファイ回路によるベリファイ時に選択されたブ
   ロックのアドレスをカウントする第２のカウンタととさ
   らに具備することを特徴とする請求項１記載の不揮発性
   半導体記憶装置。
4. 【請求項４】 前記ベリファイ回路は、各ブロック内の
   メモリセルが過消去されているか否かを判断する過消去
   ベリファイ回路と、 前記過消去ベリファイ回路により、過消去のメモリセル
   があると判断されたとき、そのメモリセルに対して弱い
   書き込みを行うウィークプログラム回路とをさらに具備
   することを特徴とする請求項１記載の不揮発性半導体記
   憶装置。
5. 【請求項５】 記憶回路に消去すべきブロックに応じて
   消去許可信号をセットする工程と、 前記記憶回路の消去許可信号に対応する最初のブロック
   のメモリセルを消去するとき、前記記憶回路にセットさ
   れた残りの消去許可信号に対応するブロックのメモリセ
   ルを同時に消去する工程と、 前記消去された各ブロック内の各メモリセルの閾値電圧
   をベリファイすることにより、各ブロックの消去が正常
   に終了したかを判断する消去ベリファイ工程と、 前記ベリファイにより、消去が正常に終了したブロック
   に対応する前記記憶回路の消去許可信号をリセットする
   工程とを具備することを特徴とする不揮発性半導体記憶
   装置の動作方法。
6. 【請求項６】 アドレス信号に応じて選択されたブロッ
   クの各メモリセルにデータを書き込み、各メモリセルの
   データを揃える消去前書き込み工程と、 前記消去前書き込み工程により消去されたブロックに対
   応する前記記憶回路に、消去許可信号をセットする工程
   とをさらに具備ことを特徴とする請求項４記載の不揮発
   性半導体記憶装置の動作方法。
7. 【請求項７】 前記消去ベリファイの後、前記各ブロッ
   ク内のメモリセルが過消去されているか否かを判断する
   過消去ベリファイ工程と、 前記過消去ベリファイ工程により、過消去のメモリセル
   があると判断されたとき、そのメモリセルに対して弱い
   書き込みを行うウィークプログラム工程とをさらに具備
   することを特徴とする請求項５記載の不揮発性半導体記
   憶装置の動作方法。
8. 【請求項８】 複数のブロックを有し、前記各ブロック
   は複数のメモリセルを有するメモリセルアレイと、 前記メモリセルアレイにデータを書き込む書き込み回路
   と、 前記メモリセルアレイのデータを所定の消去単位毎に消
   去する消去回路と、 前記メモリセルアレイの各消去単位に対応した記憶領域
   を有し、前記メモリセルアレイに対するデータの書き込
   み、又は消去時に不良メモリセルが発生した場合、前記
   不良メモリセルを有する消去単位に対応した記憶領域に
   プロテクト情報を記憶する記憶回路とを具備することを
   特徴とする不揮発性半導体記憶装置。
9. 【請求項９】 前記不良メモリセルが発生した場合、ア
   ドレスをデコードし、前記記憶回路の対応する記憶領域
   を選択するデコード回路をさらに具備することを特徴と
   する請求項８記載の不揮発性半導体記憶装置。
10. 【請求項１０】 前記書き込み、消去の回数をカウント
    するカウンタと、 前記前記不良メモリセルが発生した場合、前記カウンタ
    のカウント値を消去単位毎に記憶する記憶部とをさらに
    具備することを特徴とする請求項８記載の不揮発性半導
    体記憶装置。
11. 【請求項１１】 前記記憶部は不揮発性メモリであるこ
    とを特徴とする請求項１０記載の不揮発性半導体記憶装
    置。
12. 【請求項１２】 複数のブロックを有し、前記各ブロッ
    クは複数のメモリセルを有するメモリセルアレイと、 複数ブロックを有し、前記各ブロックは複数のメモリセ
    ルを有するリダンダンシーメモリセルアレイと、 前記メモリセルアレイにデータを書き込む書き込み回路
    と、 前記メモリセルアレイのデータを前記ブロック単位に消
    去する消去回路と、 前記消去回路による前記メモリセルアレイの所定のブロ
    ックに対するデータの消去動作時に不良が発生した場
    合、前記ブロックのアドレスを記憶する記憶回路とを具
    備することを特徴とする不揮発性半導体記憶装置。
13. 【請求項１３】 前記メモリセルアレイの前記ブロック
    を選択する第１のブロック選択回路と、 前記リダンダンシーメモリセルアレイの前記ブロックを
    選択する第２のブロック選択回路と、 前記記憶回路に記憶されたブロックのアドレスと前記第
    １のブロック選択回路に供給されるブロックアドレスと
    を比較し、これらが一致した場合、前記第１のブロック
    選択回路を非選択とし、前記第２のブロック選択回路を
    選択する比較回路とをさらに具備することを特徴とする
    請求項１２記載の不揮発性半導体記憶装置。
14. 【請求項１４】 前記消去回路による前記メモリセルア
    レイの所定のブロックに対するデータの消去動作時に不
    良が発生した場合、前記記憶回路又は前記リダンダンシ
    ーメモリセルアレイの空き領域の有無を判別する判別手
    段をさらに具備することを特徴とする請求項１３記載の
    不揮発性半導体記憶装置。