JPH05325576A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】本発明の不揮発性半導体装置はブロック選択手
段２００とブロック消去手段２０１との間に消去情報保
持手段２０１を有する。 【効果】本発明の不揮発性半導体記憶装置は、複数ブロ
ックを同時に消去することが可能であるため消去時間が
従来と比較して短くなる。また、ベリファイ読み出し時
において、全メモリセルのデータを読み出す必要がなく
短いベリファイ時間でブロック消去が終了したかを確認
することができる。これはベリファイ時間までも含めた
消去時間の短縮につながる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体装置に関
する。特に、同時に消去が行われる複数の不揮発性メモ
リセルからなる一括消去ブロックを複数持つＥＥＰＲＯ
Ｍに関する。

【０００２】

【従来の技術】現在、メモリセルサイズを小さくするこ
とが可能な一括消去型ＥＥＰＲＯＭが開発されている。
半導体記憶装置内部に存在する全てのメモリセルを一括
して消去するチップ一括消去型と、メモリセルアレイを
複数個のブロックに分割してブロック単位で独立に消去
が行えるブロック消去型とに分類される。特に後者は種
々の大きさの書き込みデータに対応できるという利点が
あるため、磁気ディスク代替向けとして大いに期待され
ている。

【０００３】［図２８］に従来のブロック消去型のＥＥ
ＰＲＯＭを示す。すなわち、常に同時に消去が行われる
不揮発性メモリセルからなる複数の一括消去ブロック１
０００i （ｉ＝１〜ｎ）と、各々の一括消去ブロックに
対応し一括消去ブロック１０００内のメモリセルのうち
読み出しを行うセルを選択する複数のロウサブデコーダ
１００１i （ｉ＝１〜ｎ）と、内部アドレスＡＩに基づ
いて複数の一括消去ブロック１０００の内の一つを選択
するロウメインデコーダ１００２と、外部から入力され
るアドレスをラッチし内部アドレスを発生させるアドレ
スラッチ回路１００３とからなる。ロウサブデコーダ１
００１は対応するブロックの消去を行う消去手段として
機能する。

【０００４】ブロック消去時に、例えば１番目の一括消
去ブロック１０００1 と２番目の一括消去ブロック１０
００2 を消去する場合には、これらを順に行う必要があ
った。すなわち、一括消去ブロック１０００1 に対応す
るブロックアドレスを外部から入力し、一括消去ブロッ
ク１０００1 の消去を行う。この消去に引き続いて、一
括消去ブロック１０００2 に対応するブロックアドレス
を外部から入力し、一括消去ブロック１０００2 の消去
を行う。

【０００５】このように、ロウメインデコーダ１００２
は一度に一つの一括消去ブロックしか選択することがで
きないため、複数の一括消去ブロックを消去するときに
は順々に消去を繰り返す必要があった。従って、多数の
一括消去ブロックの消去を行う場合には非常に長い時間
がかかるという問題があった。例えば、ｎ個のブロック
消去を行う場合、一回の消去に必要な時間が１０ｍｓｅ
ｃであるとするとｎ×１０ｍｓｅｃの時間が必要とな
る。このため、一括消去ブロック数が多くなるほど従来
例は消去時間が長くなるという問題があった。これは、
チップ一括消去型ＥＥＰＲＯＭにはない問題である。

【０００６】

【発明が解決しようとする課題】上記したように、従来
の不揮発性半導体装置は全ビット一括消去を行う場合に
較べて複数ブロック消去を行うと消去時間が長くなると
いう欠点があった。本発明は、上記欠点を除去し、消去
時間が短い不揮発性半導体装置を提供することを目的と
する。

【０００７】

【課題を解決するための手段】上記欠点を解決するため
に、本発明では、制御電極に消去電圧を印加することに
より消去が同時に行われる複数の不揮発性メモリセルか
らなる複数の一括消去ブロックと、各々の前記一括消去
ブロックに対応して設けられ、この一括消去ブロックの
消去情報を保持する複数の消去情報保持手段と、外部か
ら順次入力される複数のアドレス信号に応答してこのア
ドレス信号に対応する前記消去情報保持手段に前記消去
情報を順次保持させる消去情報入力手段と、各々の前記
一括消去ブロックに対応して設けられ、消去時に対応す
る前記消去情報保持手段に前記消去情報が保持されてい
れば対応する一括消去ブロックの全ての前記不揮発性メ
モリセルの制御電極に消去電圧を印加する複数の消去手
段とを具備することを特徴とする不揮発性半導体記憶装
置を提供する。

【０００８】また、同時に消去が行われる複数の不揮発
性メモリセルからなる複数の一括消去ブロックと、前記
複数の一括消去ブロックのうちの一つを選択するブロッ
ク選択手段と、各々の前記一括消去ブロックに対応して
設けられ、この一括消去ブロックの消去情報を保持する
複数の消去情報保持手段と、前記ブロック選択手段によ
り選択された前記一括消去ブロックに対応する前記消去
情報保持手段に前記消去情報を保持させる消去情報入力
手段と、各々の前記一括消去ブロックに対応して設けら
れ、消去時に対応する前記消去情報保持手段に前記消去
情報が保持されていれば対応する一括消去ブロックの全
ての前記不揮発性メモリセルを消去する複数のブロック
消去手段と、前記消去情報保持手段に前記消去情報がす
でに保持されており前記ブロック選択手段が対応する一
括消去ブロックを選択したときに消去情報保持信号を出
力する消去情報保持信号出力手段とを具備することを特
徴とする不揮発性半導体記憶装置を提供する。

【０００９】また、同時に消去が行われる複数の不揮発
性メモリセルからなる複数の一括消去ブロックと、前記
複数の一括消去ブロックのうちの一つを選択し、各々の
一括消去ブロックに対応するノードにブロック選択信号
を出力するブロック選択手段と、各々の前記一括消去ブ
ロックに対応して設けられ、この一括消去ブロックの消
去情報を保持し、読み出し時には前記ブロック選択信号
を対応する前記一括消去ブロックに伝達する複数の消去
情報保持手段と、前記ブロック選択手段に選択された前
記一括消去ブロックに対応する前記消去情報保持手段に
前記消去情報を保持させる消去情報入力手段と、各々の
前記一括消去ブロックに対応して設けられ、読み出し時
には対応する一括消去ブロック内の前記不揮発性メモリ
セルを選択し、消去時には対応する前記消去情報保持手
段に前記消去情報が保持されていれば対応する一括消去
ブロックの全ての前記不揮発性メモリセルを消去する複
数のメモリセル選択手段とを具備することを特徴とする
不揮発性半導体記憶装置を提供する。

【００１０】また、同時に消去が行われる複数の不揮発
性メモリセルからなる複数の一括消去ブロックと、各々
の前記一括消去ブロックに対応して設けられ、この一括
消去ブロックの消去情報を保持する複数の消去情報保持
手段と、外部から入力される制御信号に応じてアドレス
信号及びブロック個数信号を内部に取り込み、このアド
レス信号に応じた一括消去ブロックとこのブロック個数
信号に応じた数の隣接する複数の一括消去ブロックとに
対応する各々の前記消去情報保持手段に前記消去情報を
保持させる消去情報入力手段と、各々の前記一括消去ブ
ロックに対応して設けられ、消去時に対応する前記消去
情報保持手段に前記消去情報が保持されていれば対応す
る一括消去ブロックの全ての前記不揮発性メモリセルを
消去する複数のブロック消去手段とを具備することを特
徴とする不揮発性半導体記憶装置を提供する。

【００１１】

【作用】本発明で提供する手段を用いると、消去情報入
力手段が外部から順次入力される複数のアドレス信号に
応答して、消去しようとする一括消去ブロックに対応す
る消去情報保持手段に対し、消去情報を順次保持させる
よう制御する。この動作を繰り返すことによって複数の
一括消去ブロックに対応する消去情報保持手段に消去情
報が保持される。続いて、消去情報保持手段に記憶され
た消去情報に基づいてブロック消去手段が動作し、消去
情報が保持されているときには当該一括消去ブロックの
全ての不揮発性メモリセルを消去する。この結果、消去
情報が保持されている消去情報保持手段に対応する一括
消去ブロック全てに対して消去動作が行われ、同時に複
数の一括消去ブロックを消去できる。このように、複数
の一括消去ブロックを同時に消去することが可能である
ため消去時間が従来と比較して非常に短くなる。

【００１２】さらに、消去動作後に一括消去ブロック内
の不揮発性メモリセルが消去されているか否かをチェッ
クするベリファイ動作時に、対応する消去情報保持手段
に消去情報が保持されている一括消去ブロックをブロッ
ク選択手段が選択したときには、消去情報保持信号出力
手段が消去情報保持信号を出力するため、消去を行った
一括消去ブロックか否かを消去情報保持信号によって判
別することができる。この信号を利用してベリファイ動
作は消去情報が保持されているブロックのみについて行
うことができ。したがって、全メモリセルのデータを読
み出す必要がなく短いベリファイ時間でブロック消去が
終了することができ。これはベリファイ時間までも含め
た消去時間の短縮につながる。

【００１３】また、読み出し動作時には消去情報保持手
段がブロック選択信号を対応する一括消去ブロックに伝
達するため消去時のブロック選択デコーダと読み出し時
に用いるデコーダとを一部共通にして構成することが可
能になる。この結果、ブロック選択デコーダのチップ面
積に相当するだけの縮小化が可能になる。

【００１４】また、外部制御信号に応じて、このアドレ
ス信号に応じた一括消去ブロックとこのブロック個数信
号に応じた数の隣接する一括消去ブロックとに対応する
複数の消去情報保持手段に消去情報を保持させる消去情
報入力手段を具備するため、複数のブロックアドレスを
入力する際（特に３ブロック以上を同時に一括消去する
場合）でも二段階の信号取り込み動作で良く、消去する
一括消去ブロックに対応する全てのアドレス信号を入力
する必要がなくなる。

【００１５】

【実施例】以下、本発明の第１の実施例を［図１］〜
［図１３］を参照して説明する。これは本発明をＮＡＮ
Ｄ型ＥＥＰＲＯＭに適用した例である。

【００１６】［図１］は本発明を適用した不揮発性半導
体記憶装置のロウデコーダ周辺部の回路図であり、消去
情報入力手段もしくはブロック選択手段として作用する
ロウメインデコーダ２００と、この出力段に消去情報保
持手段として作用するラッチ回路２０１を付加し、ラッ
チ回路２０１の出力をブロック消去手段として作用する
ロウサブデコーダ２０２の入力とするものである。一括
消去ブロック２０３はＮＡＮＤ型のメモリセルを並べた
ものである。

【００１７】はじめに、一括消去ブロック２０３の構成
及び動作を説明する。［図２］は８個の浮遊ゲート構造
を有するメモリセルがドレイン側にＭＯＳトランジスタ
Ｑ1、Ｑ2 を介してビット線ＢＬに、ソース側にＭＯＳ
トランジスタＱ3 、Ｑ4 を介してソースに接続されて構
成されるＮＡＮＤ束２個を含む一括消去ブロック２０３
の構成を示したものである。読み出し時に選択されたメ
モリセルのコントロール線は低レベル、例えば０Ｖ（以
下、“Ｌ”と略記する）に設定され、ＮＡＮＤ束中残り
の７個のメモリセルのコントロール線は高レベル、例え
ば５Ｖ（以下、“Ｈ”と略記する）に設定される。ま
た、ビット線とＮＡＮＤ束間の選択トランジスタＱ1 、
Ｑ2 のゲートに接続されたドレイン側セレクト線と、Ｇ
ＮＤとＮＡＮＤ束間の選択トランジスタＱ3 、Ｑ4 のゲ
ートに接続されたソース側セレクト線は“Ｈ”に設定さ
れる。ＮＡＮＤ型ＥＥＰＲＯＭでは、［図３］に示すよ
うに、書込まれたメモリセルのしきい値は正に分布する
が、ＮＡＮＤ束中の非選択トランジスタのゲート電圧
（“Ｈ”）より書込み線のしきい値が低い値となるよう
メモリセルの電子の注入量は制御される。このため選択
メモリセルのしきい値電圧が正であれば、ビット線ＢＬ
とＧＮＤ間に電流が流れずビット線は“Ｈ”となる。逆
に、選択メモリセルのしきい値電圧が負であればビット
線とＧＮＤ間に電流が流れビット線は“Ｌ”となる。こ
のビット線の電位をセンスすることにより、メモリセル
データの読み出しを行う。

【００１８】次に、書込み動作について説明する。［図
４］に示すように、選択されたメモリセルの選択ゲート
には２０Ｖ程度の高電圧（Ｖpp）がロウデコーダより供
給され、同じＮＡＮＤ束の他の７個のメモリセルの選択
ゲートには１０Ｖ程度の中間電圧（ＶＰＩ）が供給され
る。また、図示してはいないが他のＮＡＮＤ束の選択ゲ
ートには０Ｖが供給される。このとき選択されたメモリ
セルを含むＮＡＮＤ束とビット線間の選択トランジスタ
のゲート電圧は１２Ｖ（Ｖbsp ）、ＮＡＮＤ束とソース
間の選択トランジスタのゲート電圧は０Ｖに設定され
る。この状態で、ビット線を０Ｖにすると、選択トラン
ジスタにより選択されたＮＡＮＤ束中の全てのメモリセ
ルのドレイン、ソース、及びチャネルの電位は０Ｖとな
るため、選択されたメモリセルの選択ゲートとチャネル
間に２０Ｖの電位差が生じ、基板から電子が浮遊ゲート
に注入される。このとき、同じＮＡＮＤ束中の他の７個
のメモリセルの選択ゲートとチャネル間には１０Ｖの電
位差が生じるが、１０Ｖの電位差では電子の注入がほと
んど生じないように浮遊ゲートとチャンネル間の酸化膜
厚を設定しているため、他の７個のメモリセルには
“０”データが書込まれない。また、ビット線を１０Ｖ
程度の書込み禁止ドレイン電圧（ＶＤＰＩ）にすると選
択されたメモリセルの選択ゲートとチャネル間の電位差
は１０Ｖとなり、書込みが行われない。この様子を、
［図５］に示す。このとき、同じＮＡＮＤ束中の他の７
個のメモリセルの選択ゲートとチャネル間には電位差が
生じないため書込みが行われない。このようにして選択
されたメモリセルに“０”データを書く場合はビット線
に０Ｖを、また“１”データを書く場合はビット線にＶ
ＤＰＩの電圧を供給することにより、データの書込みを
行う。

【００１９】続いて、消去動作について説明する。［図
６］及び［図７］に示すように、消去は基板を２０Ｖ
（Ｖpp）、選択ゲートを０Ｖに設定することにより、浮
遊ゲート中の電子を基板に引抜いて消去が行われる。こ
のとき選択ゲートのゲートストレスを緩和するためセレ
クト線は２０Ｖ（Ｖpp）に設定される。さらに、メモリ
セルアレイ内のＰＮ接合部が順バイアスとならないよ
う、ビット線、ソース線は開放され、ほぼＶppの電位と
なる。

【００２０】以上説明したように、ＮＡＮＤ型ＥＥＰＲ
ＯＭの書き込みはトンネル電流を用いている。このた
め、書込み時にビット線に流れる電流は小さく、数１０
００個のメモリセルを同時に書込むことが可能である。

【００２１】このようなＮＡＮＤ型のＥＥＰＲＯＭでは
選択的に１つのＮＡＮＤ束のすべての選択ゲート線に０
Ｖを供給し、その他の非選択ＮＡＮＤ束の選択ゲート線
にＶppを供給することにより、ブロック消去を行うこと
が可能である。４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの
メモリセルの場合。カラム方向に２５６バイト（約２Ｋ
ビット）配置され、直列に接続された８個のメモリセル
とセレクトゲートトランジスタで構成されるＮＡＮＤ束
がロウ方向に２５６個配置され、４Ｍビットのメモリセ
ルマトリクスを形成している。このようなメモリチップ
で前述のブロック消去を行うと、一度に消去できるメモ
リセルの個数は２５６×８×８で１６３８４（１６Ｋ）
となる。消去動作は電界により浮遊ゲートの電子を基板
に引抜くことにより行われるため、消去時間はファウラ
ーノルトハイム型トンネル電流により決定される。この
結果１ブロックの消去を行う時間と全ビット消去を行う
時間は等しく、酸化膜厚１０ｎｍの場合で１０ｍｓｅｃ
程度となる。

【００２２】続いて、ロウメインデコーダ２００につい
て説明する。ロウメインデコーダは上述のＮＡＮＤ束か
らなる一括消去ブロック２０３のうちの一つを選択する
回路である。外部から入力されるアドレスは図示しない
アドレスラッチ回路によって内部ロウアドレスに変換さ
れ、この内部ロウアドレスによってロウメインデコーダ
は一括消去ブロック２０３のうちの一つを選択する。ロ
ウメインデコーダ２００内部のプリデコーダ出力は［図
８］のように発生される。

【００２３】続いて、ロウサブデコーダ２０２について
説明する。ロウサブデコーダ２０２は消去時には一括消
去ブロック２０３中のメモリセルを消去する際の消去手
段として作用する。このロウサブデコーダ２０２は一括
消去ブロック２０３の個数である２５６個が縦に並んで
いる。この構成を［図９］に示す。入力信号Ａ、Ｂ、
Ｃ、Ｄ、Ｅにはそれぞれ読み出し時、書込み時、消去時
に［図１０］に示す電位が与えられる。また、電源ＶA
、ＶB 、ＶC にはそれぞれ各モードにおいて［図１
０］に示す電圧が供給される。

【００２４】読み出し時、選択されたロウサブデコーダ
２０２の入力ノード（ノード１）の電位は５Ｖ（Ｖc
c）、また非選択のロウサブデコーダ２０２の入力ノー
ドの電位は０Ｖとなっている。読み出し時、信号Ａの電
位が５Ｖ、信号Ｂの電位が０Ｖとなるよう制御されるた
め、ＰチャネルトランジスタとＮチャネルトランジスタ
とからなるスイッチ１０１が導通し、スイッチ１０２が
非導通状態となる。このため、ノード２の電位はノード
１と同電位となる。読み出し時電源ＶA の電位は５Ｖと
なっているからロウメインデコーダ２００により選択さ
れたロウサブデコーダ部のノード３の電位は５Ｖとな
り、ノード４の電位は０Ｖとなる。また、非選択のロウ
メインデコーダ部に選択されたロウサブデコーダ部のノ
ード３の電位は０Ｖとなり、ノード４の電位は５Ｖとな
る。この結果、選択されたロウサブデコーダ部の出力ゲ
ート１１０は導通し、放電Ｎチャネルトランジスタアレ
イ１１１が非導通状態となる。従って、選択されたロウ
サブデコーダでは［図１１］に示すように、選択された
ＣＧ0 の０Ｖの電位がコントロール線０に出力され、そ
の他非選択ＣＧ1 〜ＣＧ7 の５Ｖ（Ｖcc）の電位がそれ
ぞれコントロール線１〜７に出力される。また、非選択
のロウサブデコーダ部の出力ゲート１１０は非導通状態
となり、放電トランジスタアレイ１１１が導通するた
め、非選択のロウサブデコーダではＣＧ0 〜ＣＧ7 の電
位によらず、全てのコントロール線が０Ｖとなる。ま
た、信号Ｃの電位が０Ｖのため、Ｐチャネルトランジス
タＱ121 が導通して、ＮチャネルトランジスタＱ133 、
Ｑ135 が非導通となる。また、信号Ａの電位は５Ｖであ
るため、ＮチャネルトランジスタＱ132 は導通状態とな
る。電源ＶB の電位は５Ｖ（Ｖｃｃ）であるため、選択
されたドレイン側のセレクト線にはノード４の反転信号
が出力される。すなわち、選択されたロウサブデコーダ
のドレイン側セレクト線の電位は５Ｖ（Ｖｃｃ）とな
り、非選択のロウサブデコーダのドレイン側セレクト線
の電位は０Ｖとなる。さらに、信号Ｄの電位が５Ｖで信
号Ｅの電位が０Ｖであるから、Ｎチャネルトランジスタ
Ｑ134 は導通状態となり、ＮチャネルトランジスタＱ13
6 は非導通状態となる。このため、選択されたロウサブ
デコーダのソース側セレクト線の電位はノード１の電位
（５Ｖ）よりＮチャネルトランジスタＱ134 のしきい値
電圧分低い値となる。また、非選択のロウサブデコーダ
のソース側セレクト線の電位はノード１の電位（０Ｖ）
と同じ０Ｖとなる。したがって、選択されたロウサブデ
コーダに接続されたブロック（ＮＡＮＤ束）のうち、こ
の場合はコントロール線０に接続されたメモリセルのデ
ータが読み出される。

【００２５】次に、書込み時の動作について説明する。
書込み時も読み出し時と同様に、信号Ａの電位が５Ｖ、
信号Ｂの電位が０Ｖとなるため、ノード２の電位とノー
ド１の電位が等しくなる。ただし、ＶA の電位は、書込
み電圧２０Ｖ（Ｖpp）となっているため、レベルシフタ
ー回路１４０により、選択ロウサブデコーダのノード３
の電位は２０Ｖ、ノード４の電位は０Ｖとなる。また、
同じくレベルシフター回路１４０により、非選択ロウサ
ブデコーダ２０２のノード３の電位は０Ｖ、ノード４の
電位は２０Ｖとなる。この結果、選択されたロウサブデ
コーダ２０２ではロウサブデコーダ部の出力ゲート１１
０は導通し、ＣＧ０のＶpp（２０Ｖ）の電位がコントロ
ール線０に出力され、ＣＧ１〜７のＶＰＩ（１０Ｖ）の
電位がそれぞれコントロール線１〜７に出力される。ま
た、非選択のロウサブデコーダ２０２では、出力ゲート
１１０は非導通状態となり、放電Ｎチャネルトランジス
タ１１１が導通するため、全てのコントロール線が０Ｖ
となる。また、信号Ａ、Ｃは読み出し時と同様にそれぞ
れＶcc、０Ｖの電位となっているため、選択されたロウ
サブデコーダではＰチャネルトランジスタＱ121 、Ｑ12
2 は導通状態、ＮチャネルトランジスタＱ131 、Ｑ133
は非導通状態となり、ドレイン側セレクト線の電位は電
源ＶB の電位（１０Ｖ）となる。さらに、非選択ロウサ
ブデコーダのノード４の電位は電源ＶA の電位（２０
Ｖ）となるため、ＰチャネルトランジスタＱ122 とＮチ
ャネルトランジスタＱ133 が非導通状態、Ｎチャネルト
ランジスタＱ131 、Ｑ132 が導通状態となり、ドレイン
側セレクト線の電位は０Ｖとなる。したがってコントロ
ール線０〜７のうちコントロール線が選択された場合ロ
ウメインデコーダにより選択された（ノード１が５Ｖ）
ロウサブデコーダから出力されるコントロール線０に接
続されたメモリセルに選択的に書き込みが可能である。

【００２６】続いて、消去動作について説明する。消去
時信号Ａは０Ｖ、信号ＢはＶccの電位となるため、スイ
ッチ１０１が非導通状態、スイッチ１０２が導通状態と
なる。このため、選択されたロウサブデコーダの出力ゲ
ート１１０は非導通状態となり、放電Ｎチャネルトラン
ジスタアレイ１１１は導通状態となる。したがって、コ
ントロール線０〜７に０Ｖが出力される。逆に非選択状
態のロウサブデコーダの出力ゲート１１０は導通状態、
放電Ｎチャネルトランジスタアレイ１１１は非導通状態
となるため、非選択状態のロウサブデコーダのコントロ
ール線０〜７にはＣＧ0 〜7 の電位が出力される。この
ＣＧ0 〜7 の電位は［図１１］に示すようにチップ消去
の場合、全て０Ｖに設定される。この結果、選択された
ロウサブデコーダのコントロール線０〜７と非選択のロ
ウサブデコーダのコントロール線０〜７とに全て０Ｖが
出力される。消去時、メモリセルの基板電位は２０Ｖに
設定されている。したがって、チップ全てのメモリセル
が消去される。

【００２７】また、［図１１］に示すように、ブロック
消去の場合、ＣＧ0 〜7 の電位は全てＶpp（２０Ｖ）に
設定される。この結果、選択された一括消去ブロックの
コントロール線０〜７には０Ｖが出力され、非選択の一
括消去ブロックのコントロール線０〜７には２０Ｖが出
力される。消去時、メモリセルの基板電位は２０Ｖに設
定されているので、ブロック消去の場合、選択されたロ
ウサブデコータのコントロール線が接続されたメモリセ
ルの浮遊ゲート中の電子は基板に引抜かれるが、非選択
のロウサブデコーダのコントロール線が接続されたメモ
リセルの浮遊ゲート中の電子は移動しない。この結果、
ロウサブデコータを選択することにより、その選択され
たロウサブデコーダのコントロール線が接続されたＮＡ
ＮＤ束のみを消去することが可能である。また、消去
時、信号Ａ、Ｂ、Ｃ、Ｄ、Ｅは［図１０］に示す電位に
設定されるため、ＰチャネルトランジスタＱ121 とＮチ
ャネルトランジスタＱ132 、Ｑ134 、Ｑ136 は非導通状
態、ＮチャネルトランジスタＱ133 、Ｑ135 は導通状態
となる。この結果、消去時全てのドレイン側とソース側
のセレクトゲートには電源Ｖppの電位（２０Ｖ）よりＮ
チャネルトランジスタＱ133 またはＱ135 のしきい値分
低い電位が出力され、セレクトゲートトランジスタのゲ
ートと基板の間の電界を緩和している。

【００２８】以上、ロウサブデコーダ２０２の動作につ
いて説明した。続いて、本発明の主題であるメインデコ
ーダに接続されたラッチ回路２０１の動作について説明
する。このラッチ回路２０１は消去情報を保持する消去
情報保持手段として作用する。［図１］の回路を用いブ
ロック消去を行うときのフローチャートを［図１２］
に、タイムチャートを［図１３］に示す。

【００２９】ブロック消去を行う場合、ロウメインデコ
ーダ２００の出力信号をラッチ回路２０１でラッチす
る。このラッチ動作を行う場合、始めに全てのラッチデ
ータを初期化するためＲｅｓｅｔ信号が所定の期間
“Ｈ”から“Ｌ”に変化する。この結果［図８］に示す
プリデコーダ回路のすべての出力信号がこの所定の期間
“Ｈ”になり、信号φ１が“Ｈ”であることにより全て
のロウサブデコーダが選択状態となる。ロウサブデコー
ダ２０２1 に接続されたラッチ回路２０１1 について説
明すると、ノード１２が“Ｌ”、ノード１４が“Ｈ”と
なるのでＰチャネルトランジスタとＮチャネルトランジ
スタからなるスイッチ２４１が導通状態となる。さら
に、このときノード１４が“Ｈ”であり、信号φ３
“Ｈ”であるからＮＡＮＤゲート２５１の出力が“Ｌ”
となり、Ｎチャネルトランジスタ３１２は非導通とな
る。また、このとき信号φ２は“Ｈ”であるからＰチャ
ネルトランジスタ２１１も非導通となる。この様に、ス
イッチ２４１が導通、Ｐチャネルトランジスタ２１１、
Ｎチャネルトランジスタ３１２が非導通状態で、信号φ
５及び信号Ｄinによりノード１１が“Ｌ”に設定される
とスイッチ２４１を通じてノード１６が“Ｌ”になる。
前述したように、全てのロウメインデコーダ２００の出
力が選択状態になっているのでラッチ回路２０１1 と同
様にラッチ回路２０１i （ｉ＝２〜２５６）等も同様な
状態を保っている。

【００３０】その後、Ｒｅｓｅｔ信号が“Ｈ”に変化す
るとともに信号φ１が“Ｌ”に変化するのでノード１２
は“Ｈ”、ノード１４は“Ｌ”に変化し、ＮＡＮＤゲー
ト２５１の出力は“Ｈ”へと変化する。したがってＮチ
ャネルトランジスタＱ312 は導通状態となる。また、こ
のとき信号φ２も“Ｌ”へと変化するため、Ｐチャネル
トランジスタＱ211 も導通状態となる。この結果、Ｐチ
ャネルトランジスタＱ211 、Ｑ212 とＮチャネルトラン
ジスタＱ311 、Ｑ312 とからなるクロックドインバータ
３２１がイネーブル状態となり、ノード１６の“Ｌ”と
ノード１８の“Ｈ”の論理情報が保持される。同様に、
他のラッチ回路２０１i （ｉ＝１〜２５６）もノード１
６、１８に相当するノードが、“Ｌ”、“Ｈ”の論理レ
ベルにリセットされる。

【００３１】リセット動作が終了すると、次にブロック
消去を行うブロックアドレス情報をラッチ回路２０１i
（ｉ＝１〜２５６）に記憶させるブロックアドレスラッ
チ動作を行う。［図１３］のタイミングチャートは一括
消去ブロック２０３1 、２０３2 、２０３n についてブ
ロック消去を行う場合の例を示している。まず、一括消
去ブロック２０３1 を消去するために一括消去ブロック
２０３1 の内部ロウアドレスをチップ内のロウアドレス
発生回路から入力する。データ確定後、所定時間信号φ
１を“Ｈ”に設定する。この結果、プリデコーダ出力信
号により選択されたブロックのロウサブデコーダ２０２
1 及びラッチ２０１1 のノード１２は“Ｌ”、ノード１
４は“Ｈ”となり、スイッチ２４１は導通状態となる。
信号φ２は“Ｌ”であるからＰチャネルトランジスタＱ
211 は導通状態だが、前述のリセット動作によりノード
１８には“Ｈ”が保持されているためＰチャネルトラン
ジスタＱ212 は非導通状態となっている。また、信号φ
３は“Ｈ”であるためＮＡＮＤゲート２５１の出力はノ
ード１４の反転レベルとなり、ノード１４が“Ｈ”とな
っているため、ＮチャネルトランジスタＱ312 は非導通
となる。この様に、ＰチャネルトランジスタＱ212 及び
ＮチャネルトランジスタＱ312 が非導通でスイッチ２４
１が導通状態なのでノード１６にはノード１１のレベル
が転送される。ブロックアドレスラッチ動作時は信号φ
５が“Ｌ”で信号Ｄinが“Ｌ”であるから、ノード１１
は信号Ｄinの反転レベルである“Ｈ”となり、その結
果、ノード１６は“Ｈ”、また、ノード１８は“Ｌ”と
なる。所定時間経過後、信号φ１が“Ｈ”から“Ｌ”に
なると、ノード１２が“Ｈ”に、また、ノード１４が
“Ｌ”へと変化し、スイッチ２４１は非導通状態とな
る。これと同時にクロックトインバータ３２１がイネー
ブルとなりノード１６の“Ｈ”とノード１８の“Ｌ”が
保持される。このように、ラッチ回路２０１1 のノード
１６にブロック消去を行うための“Ｈ”の情報が記憶さ
れる。非選択のブロックのロウサブデコーダ２０２及び
ラッチ２０１は信号φ１が“Ｈ”の期間でもどれかのプ
リデコーダ出力が“Ｌ”となっているためノード１２に
相当するノードは“Ｈ”、ノード１４に相当するノード
は“Ｌ”となったままとなる。したがって、ラッチ回路
２０１に“Ｈ”の情報が書き込まれることはない。この
ように、クロックトインバータ３２２及びロウメインデ
コーダ２００が消去情報入力手段として作用し、一括消
去ブロック２０３がアドレス信号に基づきロウメインデ
コーダ２００により選択され、なおかつクロックトイン
バータ３２２の入力Ｄinが“Ｌ”の時にのみ、ラッチ回
路２０１に消去情報が保持される。

【００３２】次に、ブロックアドレスラッチ２の動作に
入り、外部アドレスが変化し一括消去ブロック２０３２
が選択されると、前述した動作と同様の動作を行い、ノ
ード１３が“Ｌ”、ノード１５が“Ｈ”となり、これに
応じて、ノード１７に“Ｈ”、ノード１９に“Ｌ”が保
持される。

【００３３】同様に、ブロックアドレスラッチ３の動作
で、一括消去ブロック２０３ｎが選択されると前述した
動作とと同様にラッチ回路にブロック消去を行うための
情報が記憶される。

【００３４】続いて、ブロックアドレスラッチ動作が終
了するとデータ消去動作にはいる。前述のブロックアド
レスラッチ動作が終了してデータ消去命令のコマンドが
入力されると、チップはデータ消去を開始する。この
時、信号φ４は“Ｌ”から“Ｈ”へと変化し、前述のラ
ッチデータが各ロウサブデコーダ２０２i （ｉ＝１〜２
５６）に転送される。一括消去ブロック２０３１に接続
されるラッチ回路２０１1 とロウサブデコーダ２０２1
について説明すると、信号φ４が“Ｈ”であるため、Ｎ
チャネルトランジスタとＰチャネルトランジスタとから
構成されるスイッチ２４２が非導通状態となり、スイッ
チ２４３が導通状態となる。この結果、ノード１８の
“Ｌ”がスイッチ２４３を通して転送され、ノード２０
はその反転レベルである“Ｈ”になる。その後、前述し
たようにロウサブデコーダ２０２1 が動作し、一括消去
ブロック２０３1 のメモリセルの消去が行われる。

【００３５】一括消去ブロック２０３1 内のメモリセル
が消去されるのと同時に、先程ブロック消去情報が記憶
されたすべてのラッチ回路２０１に接続されたロウサブ
デコーダ２０２で消去動作が行われ、対応するブロック
のメモリセルが消去される。この場合、一括消去ブロッ
ク２０３1 、一括消去ブロック２０３2 、一括消去ブロ
ック２０３n の三つのブロックが同時に消去される。

【００３６】このように、第１の実施例では、ブロック
アドレスラッチ動作でロウメインデコーダの出力である
選択信号をラッチ回路がラッチし、この動作を繰り返す
ことにより複数の一括消去ブロックに対応するラッチ回
路が消去情報を記憶する。続いて、ラッチに記憶された
消去情報をロウサブデコーダに転送し、消去情報が転送
された複数のロウサブデコーダに接続された複数のブロ
ックを一括して同時に消去する。このように、複数ブロ
ックを同時に消去することが可能であるため消去時間が
従来と比較して短くなる。

【００３７】続いて、消去が十分に行われたかどうかを
確認するためのベリファイ読み出し動作について説明す
る。［図１３］のタイミングチャートに示すように、ベ
リファイ読み出しモードにはいると信号φ３が“Ｈ”か
ら“Ｌ”に変化する。この結果、ラッチ回路２０１1 の
ＮＡＮＤゲート２５１の出力信号はノード１４のレベル
によらず“Ｈ”に設定され、ＮチャネルトランジスタＱ
312 は導通状態となる。また、信号φ２は“Ｌ”である
から、ベリファイ読み出し動作中はクロックトインバー
タ３２１は、イネーブル状態となる。他のブロックに対
応するラッチ回路のクロックトインバータもイネーブル
状態となっている。［図１１］のフローチャートに示す
ように、データ消去前に内部ブロックアドレスは“０”
番地にセットされる。この結果、データ消去後、内部ブ
ロックアドレスは一括消去ブロック２０３1 を選択して
いるため、信号φ１を所定の期間“Ｈ”にするとノード
１２が“Ｌ”、ノード１４が“Ｈ”となり、スイッチ２
４１が導通状態となる。この時、信号φ５は“Ｈ”にな
っているためクロックトインバータ３２２はディスエー
ブルとなっており、ブロックアドレス動作でノード１６
にラッチされた“Ｈ”のブロック消去信号がノード１１
に転送される。また、前述の通り、クロックトインバー
タ３２１はイネーブルとなっているためこのデータ転送
時にラッチデータが破壊されることはない。また、他の
ブロックに対応するラッチ回路２０１i （ｉ＝２〜２５
６）については、どれかのプリデコーダ出力線が“Ｌ”
となっているためノード１２に相当するノードは
“Ｈ”、ノード１４に相当するノードは“Ｌ”となった
ままとなる。したがって、他のブロックのラッチデータ
はノード１１２に出力されない。

【００３８】このとき、信号Ｒｅａｄは“Ｈ”になるた
めノード１１に出力された信号がＮＡＮＤゲート２５５
及びインバータ２５６を通して信号ＳＥＮとして読み出
される。このＮＡＮＤゲート２５５とインバータ２５６
が消去情報保持信号出力手段として作用する。この場合
一括消去ブロック２０３１が選択されているので、
“Ｈ”の信号ＳＥＮが読み出される。この“Ｈ”の信号
ＳＥＮが出力されると、次に、ロウサブデコーダ２０２
1 から出力されたコントロール線０〜７に接続される全
てのメモリセルについてベリファイ読み出し動作を行
う。また、ＳＥＮが“Ｈ”でないときは内部アドレスの
インクリメントのみを行う。この時のフローチャートを
［図１２］に示す。ここで言うブロックアドレスが
“０”番地とは一括消去ブロック２０３1 の内部アドレ
スである。同様に、ブロックアドレスが“１”番地は一
括消去ブロック２０３2 の内部アドレスを示している。
また、ブロック内アドレスとはブロック内のつまり直列
に接続されたメモリセルのアドレスである。また、［図
１２］のフローチャートでは三回消去に失敗するとエラ
ー処理にうつる。［図１２］に示したフローチャートは
チップ内では論理ゲートにより構成されるシーケンサで
組まれる。

【００３９】このように、第１の実施例では、ブロック
消去情報が“Ｌ”レベルの時はブロック内のデータの読
み出しを行わない。すなわち、消去情報保持手段に消去
情報がすでに保持されておりブロック選択手段が対応す
る一括消去ブロックを選択したときに消去情報保持信号
出力手段が消去情報保持信号を出力し、“Ｌ”レベルの
消去情報保持信号を出力する一括消去ブロックに関して
は消去に続くベリファイ動作を行わない。したがって、
全メモリセルのデータを読み出す必要がなく短いベリフ
ァイ時間でブロック消去が終了したかを確認することが
できる。これはベリファイ時間までも含めた消去時間の
短縮につながる。

【００４０】また、本実施例のように消去情報保持信号
を出力することにより、第１のデコーダのテストを行う
ことができる。すなわち、ダイソート工程において、ア
ドレスを変化させ第１のデコーダをまんべんなく動作さ
せることにより、全ての一括消去ブロックに対応するラ
ッチ回路に消去情報を保持させ、引き続き消去情報保持
信号を順次出力させれば良い。ここで、一括消去ブロッ
クに対応する全てのラッチ回路に消去情報を保持させた
後、消去情報保持信号が出力されない一括消去ブロック
があればデコーダ不良である。このときのデコーダの不
良出力に対応するブロックの数が冗長回路で救済できれ
ば、次工程に進み、救済限界を越えていればこれに引き
続く書き込み及び消去テストは行わない。従って、不良
チップをより速く検出することが出来、テストの高速化
に寄与する。

【００４１】また、読み出し動作時には消去情報保持手
段がブロック選択信号を対応する一括消去ブロックに伝
達するため消去時のブロック選択デコーダと読み出し時
に用いるデコーダとを一部共通にして構成することが可
能になる。この結果、ブロック選択デコーダのチップ面
積に相当するだけの縮小化が可能になる。この構成はＮ
ＡＮＤ型、ＮＯＲ型を問わず可能である。

【００４２】次に、別の回路構成でメインロウデコーダ
の出力段をラッチする回路を付加した第２の実施例を
［図１４］〜［図１５］を用いて説明する。［図１４］
に示す回路の消去動作とこれに続くベリファイ動作のタ
イミングチャートを［図１５］に示す。

【００４３】ラッチ回路２０１i （ｉ＝１〜２５６）は
インバータ６４１、６４２、ＮＡＮＤゲート５７１、ス
イッチ５１１、５１２、５１３、５１４、Ｐチャネルト
ランジスタＱ521 、Ｑ522 、Ｑ523 、Ｎチャネルトラン
ジスタＱ621 、Ｑ622 とさらに、Ｐチャネルトランジス
タＱ524 、Ｑ525 とＮチャネルトランジスタＱ623 、Ｑ
624 からなるクロックトインバータ６９１からなる。ラ
ッチは、インバータ６４１とクロックトインバータ６９
１とからなる。

【００４４】ブロック消去動作では、第１の実施例と同
様に、始めにラッチ回路に保持されているデータのリセ
ットを行う。信号φ１２が“Ｈ”から“Ｌ”に変化す
る。このときφ１１は“Ｈ”であるからスイッチ５１１
は非導通状態、また、ＮチャネルトランジスタＱ621 が
導通状態となっている。したがってノード１１３は
“Ｌ”に設定されている。このためＰチャネルトランジ
スタＱ522 、Ｑ523 が導通状態、Ｎチャネルトランジス
タＱ622 、Ｑ624 が非導通状態となるため、ノード１１
５は“Ｈ”に、また、ノード１１７は“Ｌ”にリセット
される。所定時間経過の後、φ１２が“Ｌ”から“Ｈ”
に変化すると、Ｐチャネルトランジスタ５２２は非導通
状態となるが、ノード１１７が“Ｌ”に設定されている
ためＰチャネルトランジスタ５２１が導通状態となりノ
ード１１５にはノード１１３の“Ｌ”の反転レベルであ
る“Ｈ”が保持される。また、このときノード１１７が
“Ｌ”であるからＮチャネルトランジスタＱ623 が非導
通状態となっているため、φ１２が“Ｌ”から“Ｈ”に
変化してもノード１１５から接地電位に電流が流れない
ように構成されている。このリセット動作で全てのブロ
ックに対応するラッチ回路２０１がリセットされる。

【００４５】次に、ラッチ回路２０１にブロック消去信
号をセットするブロックアドレスラッチ動作について説
明する。一括消去ブロック２０３1 を選択する内部アド
レスが確定した後に、信号φ１１が“Ｈ”から“Ｌ”に
なる。この結果、スイッチ５１１が導通状態、Ｎチャネ
ルトランジスタＱ621 が非導通状態となり、ノード１１
３にはノード１１１と同じ“Ｈ”が転送される。前述の
リセット動作後、ＰチャネルトランジスタＱ521 が導通
状態となっているが、ＰチャネルトランジスタＱ523 が
非導通状態、ＮチャネルトランジスタＱ622 が導通状態
となるため、ノード１１５は“Ｈ”から“Ｌ”へと変化
し、ノード１１７は“Ｌ”から“Ｈ”へと変化する。こ
のように、ラッチのノード１１７に“Ｈ”がセットされ
る。他のブロックに対応するラッチ回路はロウメインデ
コーダのプリデコーダ信号のどれか一つが“Ｌ”である
ためスイッチ５１１に対応するスイッチが導通状態とな
ってもノード１１後に対応するノードが“Ｌ”レベルに
セットされることがない。つまり、ロウメインデコーダ
によって選択されたブロックのラッチのみがセットされ
る。

【００４６】この動作を、消去予定ブロックにつき順次
行う。［図１５］のタイミングチャートには一括消去ブ
ロック２０３1 、２０３2 、２０３n の３ブロックを消
去する場合を示している。

【００４７】次にφ１１が“Ｌ”から“Ｈ”へと変化し
た後も、セットされたデータは保持されることを示す。
第２の実施例の回路構成では、ノード１１７の電圧によ
ってＰチャネルトランジスタＱ521 が駆動される。ブロ
ックアドレスラッチ動作でノード１１７が“Ｈ”にラッ
チされると、ＰチャネルトランジスタＱ521 が非導通に
なり、ＰチャネルトランジスタＱ523 とＮチャネルトラ
ンジスタＱ622 からなるインバータがディスエーブルと
なる。このため、ノード１１３の反転信号はノード１１
５に転送されなくなり、つまり、他のブロックがアドレ
スラッチ動作を行っても、非選択ブロックのラッチはデ
ータを保持し続ける。

【００４８】このように、消去したいブロックの数だけ
アドレスラッチ動作を行った後、信号φ１４を所定の期
間“Ｈ”にしてデータ消去を行う。信号φ１４が“Ｈ”
となっている間、スイッチ５１３は非導通状態、スイッ
チ５１２は導通状態となり、ノード１１９にノード１１
７のレベルが転送される。この結果、選択されたロウサ
ブデコーダと接続された選択ブロックのコントロール線
は全て０Ｖに、他の非選択ブロックのコントロール線は
全てＶppとなる。この結果、第１の実施例と同様に、一
括消去と同じ時間で選択された複数のブロックの消去を
行うことが出来る。消去動作が終了すると、信号φ１４
は“Ｌ”に設定され、スイッチ５１２が非導通状態、ス
イッチ５１３が導通状態となり、ノード１１１の電位が
ノード１１９に出力される。読み出し、書込み動作は通
常、この状態で行う。

【００４９】このように、第２の実施例でも第１の実施
例と同様に、ブロックアドレスラッチ動作でロウメイン
デコーダの出力である選択信号をラッチ回路がラッチ
し、この動作を繰り返すことにより複数の一括消去ブロ
ックに対応するラッチ回路が消去情報を記憶する。続い
て、ラッチに記憶された消去情報をロウサブデコーダに
転送し、消去情報が転送された複数のロウサブデコーダ
に接続された複数のブロックを一括して同時に消去す
る。このように、複数ブロックを同時に消去することが
可能であるため消去時間が従来と比較して短くなる。

【００５０】続いて、消去動作に続くベリファイ読み出
し動作の説明を行う。前述の第１の実施例の動作シーケ
ンスと同様に、ラッチリード動作で、Ｒｅａｄ信号によ
って、ノード１２１すなわちノード１１７のレベルがＳ
ＥＮ信号として出力される。ノード１１１のレベルが
“Ｈ”で、信号φ１３が“Ｈ”のとき、スイッチ５１４
が導通状態となり、ノード１１７のラッチデータがノー
ド１２１に出力される。このとき、非選択のブロックに
対応するラッチ回路のスイッチ５１４に相当するスイッ
チは非導通状態なので、ノード１２１に複数のデータが
出力され、ラッチデータが破壊されることはない。

【００５１】ベリファイ読み出し動作はＳＥＮが“Ｈ”
の時だけ、つまり、ラッチデータが“Ｈ”のブロックだ
け行う。［図１２］に示すフローチャートのシーケンス
動作は第１の実施例と同様に、論理ゲートにより構成さ
れるシーケンス回路により実現され、この回路は不揮発
性半導体記憶装置のでチップ内部に構成される。このシ
ーケンスに基づき最終的にブロックアドレスラッチ動作
で指定された全ての一括消去ブロック内のメモリセルが
十分消去されたかが確認される。

【００５２】以上述べたように、第２の実施例も第１の
実施例と同様に、ブロック消去情報が“Ｌ”レベルの時
はブロック内のデータの読み出しを行わない。したがっ
て、全メモリセルのデータを読み出す必要がなく短いベ
リファイ時間でブロック消去が終了したかを確認するこ
とができる。これはベリファイ時間までも含めた消去時
間の短縮につながる。次に、第１の実施例の変形例であ
る第３の実施例を［図１６］、［図１７］を参照して説
明する。

【００５３】［図１６］において、第１の実施例と同様
の素子及びノードには同一の符号を付してある。違い
は、ＰチャネルトランジスタＱ211 のゲートに信号φ２
ではなくＮＡＮＤゲート２５１の出力をインバータ２７
７で反転した信号が入力されていることにある。選択ブ
ロックのラッチ動作において、スイッチ２４１を介して
ノード１１のレベルをノード１６に転送するとき、Ｐチ
ャネルトランジスタＱ211 とＮチャネルトランジスタＱ
312 とを非導通とすることにより、ノード１６に“Ｌ”
でも“Ｈ”でも転送してラッチすることが可能となる。

【００５４】［図１７］はこのように構成された第３の
実施例の回路でブロック消去を行うときのチップ内部動
作を示すフローチャートである。本実施例において、チ
ップ内部動作が［図１２］の場合と異なるのは、データ
消去後にラッチデータ（ブロック消去信号）を読み出
し、そのブロック内の全てのメモリセルが十分消去され
ている場合は、そのブロックに対応するラッチ回路の
“Ｈ”のラッチデータを“Ｌ”に書換える動作を行う点
である。本実施例では、ブロックアドレスの“０”番地
から最終番地まで、消去が終了しているブロックに対応
するラッチ回路に記憶されている“Ｈ”のブロック消去
データを“Ｌ”にリセットする動作を行い、かつ消去不
十分なメモリセルが存在した場合には再度消去を行うよ
うに消去フラグを“１”データセットする動作を行う。
十分消去されているメモリセルを再度消去することがな
くなり、過剰消去を抑えることができる。メモリセルが
過剰消去されると、浮遊ゲートと基板間の電界が大きく
なり、浮遊ゲートと基板間の酸化膜が絶縁破壊を起す問
題がある。このため、［図１７］のフローチャートに従
って、消去不十分の場合はそのブロックのみブロック消
去を行うようにして過剰消去を抑えることは、チップの
信頼性向上につながる。［図１６］の回路構成で、第
１、第２の実施例に示す効果と同様な効果が得られるこ
とは言うまでもない。

【００５５】さらに、テストモードとして、ラッチ回路
の消去情報保持信号を出力することにより、不良となっ
たブロックのアドレスを知ることが出来る。すなわち、
オートイレーズモードにより、複数ブロックを同時に消
去したつもりが、［図１７］のシーケンスにおける「不
良品」となった場合に、消去情報保持信号を順次外部に
出力し、消去フラグに“１”（消去情報）がセットされ
ている一括消去ブロックが不良ブロックである。このよ
うに、消去不良のブロックを検出することが可能とな
る。

【００５６】以上、第１、第２及び第３の実施例を説明
した。これらはみな、一括消去ブロックのブロックアド
レスを入力する際に、対応する全ての一括消去ブロック
のブロックアドレスを外部から入力している。すなわ
ち、５個の一括消去ブロックについて消去を行うときに
は、５回のブロックアドレスを外部から入力する必要が
ある。

【００５７】続いて、本発明の変形例である第４の実施
例を説明する。これは、連続した複数個の一括消去ブロ
ックについて消去を行うときに、先頭ブロックアドレス
と連続するブロックの個数とを順に入力し、これらの情
報から消去を行う例である。

【００５８】［図１８］に、本発明の第４の実施例の回
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ２００と、消去情報を保持するラッ
チ回路２０１と、ラッチ回路２０１に保持された消去情
報の有無により動作が制御されるロウサブデコーダ２０
２と、複数の不揮発性メモリセルからなる一括消去ブロ
ック２０３と、消去しようとする連続した複数の一括消
去ブロックに対応する複数のラッチ回路２０１に消去情
報を保持する際の動作を制御する制御回路５００とから
なる。

【００５９】制御回路５００は、Ｉ／Ｏ端子を介して入
力されるアドレスを保持し、かつカウンタとしても動作
するバイナリカウンタ形式のアドレスラッチ回路５０１
と、Ｉ／Ｏ端子を介して入力される連続したブロックの
個数をラッチするブロック個数ラッチ回路５０２と、こ
れらの回路のラッチタイミングパルスを出力するラッチ
タイミング発生回路５０３と、ラッチ回路２０１に消去
情報を保持した回数を数えるバイナリカウンタ５０４
と、ブロック個数ラッチ回路５０２にラッチされた数と
バイナリカウンタの示す数とを比較して一致の時に
“Ｌ”を不一致の時に“Ｈ”を出力する比較回路５０５
と、Ｉ／Ｏ端子を介して入力されるコマンドを解読する
コマンドデコーダ５０６と、ラッチ回路２０１に消去情
報を保持するタイミングパルス及びアドレスラッチ回路
５０１のラッチデータのカウントアップを行うタイミン
グパルスを出力するタイミング発生手段５０７とからな
る。

【００６０】続いて、第４の実施例の動作を［図１９］
のタイミングチャートを参照して説明する。外部から入
力されるＷＥＢ信号の第一回目の立ち上がりでＩ／Ｏ端
子上のコマンドデータをコマンドデコーダがラッチ及び
デコードする。デコード結果がブロック消去コマンドで
あればカウンタ５０４はリセットされ、比較回路５０５
が動作しφ５１が“Ｈ”に立ち上がる。、第二回目及び
第三回目のＷＥＢ信号の立ち上がりで８ビット以上のブ
ロックアドレスをアドレスラッチ回路５０１がラッチす
る。このブロックアドレス信号はロウメインデコーダの
プリデコーダへ入力され、内部アドレスＡＩに変換され
る。続いて、第四回目のＷＥＢ信号の立ち上がりで消去
ブロック個数Ｎがブロック個数ラッチ回路５０２にラッ
チされる。ここでは例としてＮが４の時を示す。続い
て、タイミング発生回路５０７がφ５２およびφ５３を
交互に出力する。φ５２の最初のパルスでロウメインデ
コーダ２００中のプリデコーダが動作し選択動作を行
う。この結果、内部アドレスＡＩ（Ａｊ）に対応する一
括消去ブロックのラッチ回路２０１に消去情報が保持さ
れる。続いて、φ５３の最初のパルスでカウンタ５０４
はインクリメントされ、アドレスラッチ回路５０１も同
様にインクリメントされ次の一括消去ブロックを指す。
続いて、φ５２の二回目のパルスでロウメインデコーダ
２００中のプリデコーダが動作し再び選択動作を行う。
この結果、内部アドレスＡＩ（Ａｊ＋１）に対応する一
括消去ブロックのラッチ回路２０１に消去情報が保持さ
れる。つづいて、φ５３の二回目のパルスでカウンタ５
０４及びアドレスラッチ回路５０１がインクリメントさ
れ、次の一括消去ブロックを指す。φ５２及びφ５３の
三回目、四回目のパルスに対しても同様の動作を行い、
四回目のφ５３に対応してカウンタ５０４がインクリメ
ントされるとブロック個数ラッチ回路５０２のラッチデ
ータと等しくなり、この結果比較回路５０５はφ５１を
“Ｌ”に立ち下げる。

【００６１】以上のような動作により、連続した複数個
の一括消去ブロックについて消去を行うときに、先頭ブ
ロックアドレスと連続するブロックの個数とを順に入力
し、これらの情報のみから消去を行うことができる。従
ってアドレスを複数回入力する手間が省け、消去時間の
削減に寄与する。

【００６２】続いて、本発明の変形例である第５の実施
例を説明する。これも第４の実施例と同様に、連続した
複数個の一括消去ブロックについて消去を行うときに、
先頭ブロックアドレスと連続するブロックの個数とを順
に入力し、これらの情報から消去を行う例である。

【００６３】［図２０］に、本発明の第５の実施例の回
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ２００と、消去情報を保持するラッ
チ回路２０１と、ラッチ回路に保持された消去情報の有
無により動作が制御されるロウサブデコーダ２０２と、
複数の不揮発性メモリセルからなる一括消去ブロック２
０３と、消去しようとする一括消去ブロックに対応する
ラッチ回路２０１に消去情報を保持する際の動作を制御
する制御回路６００とからなる。

【００６４】制御回路６００は、Ｉ／Ｏ端子を介して入
力されるアドレスをラッチし、かつカウンタとしても動
作するバイナリカウンタ形式のアドレスラッチ回路６０
１と、これらのラッチタイミングパルスを出力するラッ
チタイミング発生回路６０３と、Ｉ／Ｏ端子を介して入
力されるコマンドを解読するコマンドデコーダ６０６
と、ラッチ回路２０１に消去情報を保持するタイミング
パルス及びアドレスラッチ回路６０１のラッチデータの
カウントアップを行うタイミングパルスを出力するタイ
ミング発生回路６０７とからなる。

【００６５】続いて、第５の実施例の動作を［図２１］
のタイミングチャートを参照して説明する。外部から入
力されるＷＥＢ信号の第一回目の立ち上がりでＩ／Ｏ端
子上のコマンドをコマンドデコーダがラッチ及びデコー
ドする。デコード結果がブロック消去コマンドであれば
次のステップに進み、第二回目及び第三回目のＷＥＢ信
号の立ち上がりでブロックアドレスをアドレスラッチ回
路６０１がラッチする。このブロックアドレス信号は内
部アドレスＡＩに変換され、ロウメインデコーダのプリ
デコーダ入力として用いられる。続いて、第四回目以
降、ＷＥＢ信号が立ち上がるたびにタイミング発生回路
６０７がφ６１およびφ６２を順次出力する。４回目の
ＷＥＢ信号の立ち上がりでφ６１の最初のパルスが出力
され、これによりロウメインデコーダ２００中のプリデ
コーダが動作し選択動作を行う。この結果、内部アドレ
スＡＩ（Ａｊ）に対応する一括消去ブロックのラッチ回
路２０１に消去情報が保持される。続いて、φ６２の最
初のパルスが出力され、アドレスラッチ回路６０１がイ
ンクリメントされ、内部アドレスは次の一括消去ブロッ
クを指す。続いて、五回目のＷＥＢ信号の立ち上がりで
φ６１の二回目のパルスが出力され、ロウメインデコー
ダ２００中のプリデコーダが動作し再び選択動作を行
う。この結果、内部アドレスＡＩ（Ａｊ＋１）に対応す
る一括消去ブロックのラッチ回路２０１に消去情報が保
持される。つづいて、φ６２の二回目のパルスでアドレ
スラッチ回路６０１がインクリメントされ、内部アドレ
スは次の一括消去ブロックを指す。六回目以降のＷＥＢ
信号に対応してφ６１及びφ６２の三回目、四回目のパ
ルスが出力され、同様の動作を行う。

【００６６】以上のような動作により、連続した複数個
の一括消去ブロックについて消去を行うときに、先頭ブ
ロックアドレスと連続するブロックの個数に相当するＷ
ＥＢクロック信号とを順に入力し、これらの情報のみか
ら消去を行うことができる。第４の実施例との違いはブ
ロック個数を２進数のビットデータで入力するか、シリ
アルに入力するかの違いである。前者の場合は入力は２
種類のデータをラッチするだけであるためメモリチップ
を制御するＣＰＵの負担は軽くなり、さらに高速になる
が回路構成が複雑になる。後者は連続するブロックの個
数に対応する数のパルスを外部から入力する必要はある
が回路構成は単純になる。いずれにしてもアドレスを複
数回入力する手間が省け、消去時間の削減に寄与する。

【００６７】続いて、連続した複数個の一括消去ブロッ
クについて消去を行うときに、第１のブロックアドレス
と第２のブロックアドレスとを入力し、第１のブロック
アドレス以上であり第２のブロックアドレスより小さい
ブロックアドレスに対応する全ての一括消去ブロックに
対して消去を行う第６の実施例を示す。

【００６８】［図２２］に、本発明の第６の実施例の回
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ２００と、消去情報を保持するラッ
チ回路２０１と、ラッチ回路に保持された消去情報の有
無により動作が制御されるロウサブデコーダ２０２と、
複数の不揮発性メモリセルからなる一括消去ブロック２
０３と、消去しようとする一括消去ブロックに対応する
ラッチ回路２０１に消去情報を保持する際の動作を制御
する制御回路７００とからなる。

【００６９】制御回路７００は、Ｉ／Ｏ端子を介して入
力される第１のアドレスをラッチしかつ、カウンタとし
ても動作するバイナリカウンタ形式のアドレスラッチ回
路７０１と、Ｉ／Ｏ端子を介して入力される第２のアド
レスをラッチするアドレス回路７０２と、これらのラッ
チタイミングパルスを出力するラッチタイミング発生回
路７０３と、アドレスラッチ回路７０１にラッチされた
数とアドレスラッチ回路７０２に示す数とを比較して一
致の時に“Ｌ”を不一致の時に“Ｈ”を出力する比較回
路７０５と、Ｉ／Ｏ端子を介して入力されるコマンドを
解読するコマンドデコーダ７０６と、ラッチ回路２０１
に消去情報を保持するタイミングパルス及びアドレスラ
ッチ回路７０１のラッチデータのカウントアップを行う
タイミングパルスを出力するタイミング発生回路７０７
とからなる。

【００７０】続いて、第６の実施例の動作を［図２３］
のタイミングチャートを参照して説明する。外部から入
力されるＷＥＢ信号の第一回目の立ち上がりでＩ／Ｏ端
子上のコマンドをコマンドデコーダがラッチ及びデコー
ドする。デコード結果がブロック消去コマンドであれば
比較回路７０５が動作しφ７１が“Ｈ”に立ち上がる。
第二回目及び第三回目のＷＥＢ信号の立ち上がりでブロ
ックアドレスをアドレスラッチ回路７０１がラッチす
る。このブロックアドレス信号はロウメインデコーダの
プリデコーダへ入力され、内部アドレスＡＩに変換され
る。続いて、第四回目及び第五回目のＷＥＢ信号の立ち
上がりで第２のブロックアドレスがアドレスラッチ回路
７０２にラッチされる。ここでは例として両者の差が４
の場合を示す。続いて、タイミング発生回路７０７がφ
７２およびφ７３を交互に出力する。φ７２の最初のパ
ルスでロウメインデコーダ２００中のプリデコーダが動
作し選択動作を行う。この結果、内部アドレスＡＩ（Ａ
ｊ）に対応する一括消去ブロックのラッチ回路２０１に
消去情報が保持される。続いて、φ７３の最初のパルス
でアドレスラッチ回路７０１がインクリメントされ内部
アドレスは次の一括消去ブロックを指す。続いて、φ７
２の二回目のパルスでロウメインデコーダ２００中のプ
リデコーダが動作し再び選択動作を行う。この結果、内
部アドレスＡＩ（Ａｊ＋１）に対応する一括消去ブロッ
クのラッチ回路２０１に消去情報が保持される。つづい
て、φ７３の二回目のパルスでアドレスラッチ回路７０
１がインクリメントされ、内部アドレスは次の一括消去
ブロックを指す。φ７２及びφ７３の三回目、四回目の
パルスに対しても同様の動作を行い、四回目のφ７３に
対応して比較回路７０５はアドレスラッチ回路７０１、
７０２のデータの一致を検出してφ７１を“Ｌ”に立ち
下げる。

【００７１】以上のような動作により、連続した複数個
の一括消去ブロックについて消去を行うときに、第１の
ブロックアドレスと第２のブロックアドレスとを入力
し、第１のブロックアドレス以上であり第２のブロック
アドレスより小さいブロックアドレスに対応する全ての
一括消去ブロックに対して消去を行うことができる。

【００７２】以上のように、第４〜第６の実施例におい
てラッチ回路２０１への消去情報の保持方法を説明し
た。ラッチ回路２０１に消去情報が保持された後は第１
〜第３の実施例に示すような方法で複数ブロックの一括
消去を行う。この結果、消去時間の削減につながる。

【００７３】上記したように、第１〜第３の実施例にお
いては、消去ベリファイを行う際には全ての一括消去ブ
ロックを走査するようにアクセスする必要がある。すな
わち、複数ブロックの一括消去が終わった後に、ブロッ
クアドレスの先頭番地から順に対応するラッチ回路に保
持されている消去情報を検知し、当該信号が検知された
ブロックのみについてベリファイ読み出しを行う。この
消去情報は各々のラッチ回路から出力される一致信号を
検出することにより容易に行える。しかし、例えば一括
消去ブロック数が２５６個である場合には検出を２５６
回行う必要がある。これに対し、以下説明する実施例は
この検出を行う必要がない。

【００７４】［図２４］に第７の実施例の回路構成を示
す。すなわち、外部から入力したアドレスをラッチし内
部ブロックアドレスＡＩを出力する外部アドレスラッチ
回路８０１と、内部ブロックアドレスをクロック信号φ
８１〜φ８８によりラッチする８個のレジスタ８１１〜
８１８と、レジスタ８１１〜８１８の出力段に接続され
クロック信号φ９１〜φ９８により導通する伝送ゲート
８２１〜８２８と、ロウメインデコーダ２００と、内部
ブロックアドレスＡＩをクロック信号φ８０によりロウ
メインデコーダ２００に伝送する伝送ゲート８３０と、
複数の一括消去ブロック２０３及びその各々に対応する
ロウサブデコーダ２０２と、各々の一括消去ブロックに
対応するラッチ回路２０１とからなる。レジスタが８個
の例を示してはいるがこれに限る必要はなく、複数個で
あればよく、チップサイズに応じて個数を決定する。伝
送ゲートは入力、出力ともに多ビット構成であり、詳細
を［図２５］に示してある。

【００７５】続いて、第７の実施例の動作を説明する。
動作は第１の実施例で説明したように複数ブロック同時
消去、消去ブロックに対するベリファイ動作の二つのス
テップからなる。ラッチ回路２０１に消去情報を保持す
る間はφ８０は“Ｈ”であり、外部アドレスラッチ回路
８０１とロウメインデコーダ２００は接続されている。
また、これと同時にレジスタ８１１〜８１８に内部ブロ
ックアドレスがラッチされる。ここでは、１番目及び３
番目のブロックに対して一括消去を行う場合について、
説明する。内部アドレスＡＩが１番目のブロックに相当
する０００Ｈである時に、ロウメインデコーダ２００は
１番目のブロックに対する出力ノードを選択し、対応す
るラッチ回路２０１には消去情報が保持される。この間
に、φ８１が“Ｈ”になり、レジスタ８１１にブロック
アドレス０００Ｈが記憶される。続いて、内部アドレス
ＡＩが３番目のブロックに相当する００２Ｈになり、ロ
ウメインデコーダ２００は３番目のブロックに対する出
力ノードを選択し、対応するラッチ回路２０１には消去
情報が保持される。この間にφ８２が“Ｈ”になり、レ
ジスタ８１２にブロックアドレス００２Ｈが記憶され
る。

【００７６】続いて一括消去が行われ、対応するラッチ
回路２０１に消去情報が保持されているブロックのみに
消去が行われる。すなわち、１番目と３番目のブロック
の消去が行われる。

【００７７】続いて消去ベリファイ、すなわち消去が確
実に行われたか否かの検証が行われる。ここで、本実施
例の場合は内部ブロックアドレスＡＩを０００Ｈから最
終番地である１ＦＦＨまで変化させ、全ての対応するラ
ッチ回路２０１に消去情報が保持されているか否かを検
出する必要がなく、レジスタ８１１〜レジスタ８１８に
記憶された内部ブロックアドレスのみを読み出し、この
値に基づいてベリファイ動作を行えば良い。すなわち、
φ８０を“Ｌ”にしてアドレスラッチ回路８０１とロウ
メインデコーダ２００を切り放した後、φ９１を“Ｈ”
にしてレジスタ８１１内の内部ブロックアドレスをロウ
メインデコーダ２００に出力する。すると、対応するブ
ロック（ここでは、１番目のブロック）が選択され、ブ
ロック内の各々のメモリセルについてベリファイ動作が
行われる。ベリファイ動作については上述したのでここ
では省略する。続いて、φ９１が“Ｌ”になった後、φ
９２が“Ｈ”になり、レジスタ８１２内の内部ブロック
アドレスをロウメインデコーダ２００に出力する。する
と、対応するブロック（ここでは、３番目のブロック）
が選択され、各々のメモリセルについてベリファイ動作
が行われる。

【００７８】以上、レジスタの個数が８個である場合に
ついて説明した。しかし、これに限る必要はなく複数個
であれば良い。一括消去するブロックの個数に応じて、
チップサイズとのバランスを取りながら決定する。ま
た、レジスタの個数が８個であるが消去ブロックは２ブ
ロックである例を説明し、消去ブロックの個数に応じた
信号φ９１〜φ９８等を図示しない制御回路によって出
力する例を示した。消去ブロック個数はカウンタなどに
よって記憶されている。

【００７９】以上説明したように、本実施例では消去ブ
ロックの内部ブロックアドレスをレジスタに保持してお
くため、先頭のブロックアドレスから順に走査して消去
ブロックのアドレスを検出する必要がない。従って、ベ
リファイ動作を含めた消去時間の短縮につながる。

【００８０】続いて、第８の実施例を説明する。この実
施例も第７の実施例と同様にベリファイ動作時に先頭ブ
ロックアドレスから消去ブロックのアドレスを検出する
必要がない例である。

【００８１】［図２６］に第８の実施例の回路構成図を
説明する。すなわち、内部ブロックアドレスを記憶する
レジスタ８３１〜８３８からなる。第７の実施例に相当
し、変更の必要がない部分については同一の番号を附
し、説明を省略する。

【００８２】レジスタ８３１〜８３８は互いに接続され
ており、対応する各々のビット毎にシフトレジスタ８５
１が直列に接続されている。この結果、内部アドレスが
順々にレジスタ８３１、８３２、８３３へと転送されて
いく。読み出しはレジスタ８３８方向にデータをシフト
させて行う。これらの構成により、実質的にＦＩＦＯバ
ッファと同様の動作をする。シフトレジスタ８５１の詳
細は［図２７］に記した。

【００８３】続いて、第８の実施例の動作を説明する。
動作は第１の実施例で説明したように複数ブロック同時
消去、消去ブロックに対するベリファイ動作の二つのス
テップからなる。ラッチ回路２０１に消去情報を保持す
る間はφ８０は“Ｈ”であり、外部アドレスラッチ回路
８０１とロウメインデコーダ２００は接続されている。
また、これと同時にレジスタ８３１〜８３８に内部ブロ
ックアドレスがラッチされる。ここでは、１番目及び３
番目のブロックに対して一括消去を行う場合について説
明する。内部アドレスＡＩが１番目のブロックに相当す
る０００Ｈである時に、ロウメインデコーダ２００は１
番目のブロックに対する出力ノードを選択し、対応する
ラッチ回路２０１には消去情報が保持される。この間
に、φ１００パルスが立ち上がり、レジスタ８３１にブ
ロックアドレス０００Ｈが記憶される。続いて、内部ア
ドレスＡＩが３番目のブロックに相当する００２Ｈにな
り、ロウメインデコーダ２００は３番目のブロックに対
する出力ノードを選択し、対応するラッチ回路２０１に
は消去情報が保持される。この間にφ１００パルスが再
び立ち上がり、レジスタ８３１のデータ（０００Ｈ）が
レジスタ８３２に、レジスタ８３１にはブロックアドレ
ス００２Ｈが記憶される。

【００８４】続いて一括消去が行われ、対応するラッチ
回路２０１に消去情報が保持されているブロックのみに
消去が行われる。すなわち、１番目と３番目のブロック
の消去が行われる。

【００８５】続いて消去ベリファイ、すなわち消去が確
実に行われたか否かの検証が行われる。φ８０を“Ｌ”
にしてアドレスラッチ回路８０１とロウメインデコーダ
２００を切り放した後、φ１０１を“Ｈ”にしてレジス
タ８３８内の内部ブロックアドレスをロウメインデコー
ダ２００に出力する。しかし、ｎｉｌデータであるため
２００はどのブロックをも選択しない。続いて、φ１０
０パルスをＳＥＮ信号が“Ｈ”になるまで（すなわち、
一致信号が検出されるまで）繰り返し出力し、ラッチデ
ータを順次にシフトさせてゆき、“Ｈ”になったブロッ
クについてのみベリファイ動作を行う。ベリファイ動作
については上述したのでここでも省略する。以下同様
に、φ１００パルスを出力し、対応するブロックについ
てベリファイ動作が行われる。

【００８６】以上、レジスタの個数が８個である場合に
ついて説明した。しかし、これに限る必要はなく複数個
であれば良い。一括消去するブロックの個数に応じて、
チップサイズとのバランスを取りながら決定する。

【００８７】以上説明したように、本実施例では消去ブ
ロックの内部ブロックアドレスをレジスタに保持してお
くため、先頭のブロックアドレスから順に走査して消去
ブロックのアドレスを検出する必要がない。従って、ベ
リファイ動作を含めた消去時間の短縮につながる。

【００８８】以上、第１〜第８の実施例をＮＡＮＤ型の
フラッシュＥＥＰＲＯＭについて説明してきたが、コン
トロールゲートの電位によって選択的にブロック消去を
行う型のフラッシュＥＥＰＲＯＭであれば、ＮＡＮＤ、
ＮＯＲ型に限らず、また、消去動作においてゲートに０
Ｖをかける型、負電圧をかける型に限らず適用可能であ
ることは言うまでもない。

【００８９】

【発明の効果】本発明により、消去時間の短い不揮発性
半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を表した回路図。

【図２】従来例を表した回路図。

【図３】従来例のメモリセルのしきい値分布。

【図４】従来例を表した回路図。

【図５】従来例のメモリセルの断面図。

【図６】従来例を表した回路図。

【図７】従来例のメモリセルの断面図。

【図８】本発明の第１の実施例を表した回路図。

【図９】本発明の第１の実施例を表した回路図。

【図１０】本発明の第１の実施例の信号、電源電圧表。

【図１１】本発明の第１の実施例を表した動作状態表。

【図１２】本発明の第１の実施例を表したブロック消去
フローチャート。

【図１３】本発明の第１の実施例を表したタイミングチ
ャート。

【図１４】本発明の第２の実施例を表した回路図。

【図１５】本発明の第２の実施例を表したタイミングチ
ャート。

【図１６】本発明の第３の実施例を表した回路図。

【図１７】本発明の第３の実施例を表したブロック消去
フローチャート。

【図１８】本発明の第４の実施例を表した回路図。

【図１９】本発明の第４の実施例を表したタイミングチ
ャート。

【図２０】本発明の第５の実施例を表した回路図。

【図２１】本発明の第５の実施例を表したタイミングチ
ャート。

【図２２】本発明の第６の実施例を表した回路図。

【図２３】本発明の第６の実施例を表したタイミングチ
ャート。

【図２４】本発明の第７の実施例を表した回路図。

【図２５】本発明の第７の実施例を表した回路図。

【図２６】本発明の第８の実施例を表した回路図。

【図２７】本発明の第８の実施例を表した回路図。

【図２８】従来例のブロック消去可能な不揮発性半導体
記憶装置のブロック構成。

【符号の説明】

Ｑ121 、Ｑ122 Ｗｅｌｌ電位が読みだし時Ｖｃｃ、
書き込み時、消去時ＶｐｐのＰチャネルトランジスタ Ｑ211 、Ｑ212 Ｗｅｌｌ電位がＶｃｃのＰチャネル
トランジスタ Ｑ311 、Ｑ312 Ｎチャネルトランジスタ ３２１ クロックトインバータ ２５１、２５２ ＮＡＮＤゲート ２４１、２４２、２４３ スイッチ ２５３ インバータ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年６月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の第１の実施例を表した回路図。

【図２】従来例を表した回路図。

【図３】従来例のメモリセルのしきい値分布。

【図４】従来例を表した回路図。

【図５】従来例のメモリセルの断面図。

【図６】従来例を表した回路図。

【図７】従来例のメモリセルの断面図。

【図８】本発明の第１の実施例を表した回路図。

【図９】本発明の第１の実施例を表した回路図。

【図１０】本発明の第１の実施例の信号、電源電圧図
表。

【図１１】本発明の第１の実施例を表した動作状態図
表。

【図１２】本発明の第１の実施例を表したブロック消去
フローチャート。

【図１３】本発明の第１の実施例を表したタイミングチ
ャート。

【図１４】本発明の第２の実施例を表した回路図。

【図１５】本発明の第２の実施例を表したタイミングチ
ャート。

【図１６】本発明の第３の実施例を表した回路図。

【図１７】本発明の第３の実施例を表したブロック消去
フローチャート。

【図１８】本発明の第４の実施例を表した回路図。

【図１９】本発明の第４の実施例を表したタイミングチ
ャート。

【図２０】本発明の第５の実施例を表した回路図。

【図２１】本発明の第５の実施例を表したタイミングチ
ャート。

【図２２】本発明の第６の実施例を表した回路図。

【図２３】本発明の第６の実施例を表したタイミングチ
ャート。

【図２４】本発明の第７の実施例を表した回路図。

【図２５】本発明の第７の実施例を表した回路図。

【図２６】本発明の第８の実施例を表した回路図。

【図２７】本発明の第８の実施例を表した回路図。

【図２８】従来例のブロック消去可能な不揮発性半導体
記憶装置のブロック構成。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 弘人 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内 (72)発明者 加藤 秀雄 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内 (72)発明者 徳重 芳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 制御電極に消去電圧を印加することによ
   り消去が同時に行われる複数の不揮発性メモリセルから
   なる複数の一括消去ブロックと、 各々の前記一括消去ブロックに対応して設けられ、この
   一括消去ブロックの消去情報を保持する複数の消去情報
   保持手段と、 外部から順次入力される複数のアドレス信号に応答して
   このアドレス信号に対応する前記消去情報保持手段に前
   記消去情報を順次保持させる消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、消去
   時に対応する前記消去情報保持手段に前記消去情報が保
   持されていれば対応する一括消去ブロックの全ての前記
   不揮発性メモリセルの制御電極に消去電圧を印加する複
   数の消去手段とを具備することを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 同時に消去が行われる複数の不揮発性メ
   モリセルからなる複数の一括消去ブロックと、 前記複数の一括消去ブロックのうちの一つを選択するブ
   ロック選択手段と、 各々の前記一括消去ブロックに対応して設けられ、この
   一括消去ブロックの消去情報を保持する複数の消去情報
   保持手段と、 前記ブロック選択手段により選択された前記一括消去ブ
   ロックに対応する前記消去情報保持手段に前記消去情報
   を保持させる消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、消去
   時に対応する前記消去情報保持手段に前記消去情報が保
   持されていれば対応する一括消去ブロックの全ての前記
   不揮発性メモリセルを消去する複数のブロック消去手段
   と、 前記消去情報保持手段に前記消去情報がすでに保持され
   ており前記ブロック選択手段が対応する一括消去ブロッ
   クを選択したときに消去情報保持信号を出力する消去情
   報保持信号出力手段とを具備することを特徴とする不揮
   発性半導体記憶装置。
3. 【請求項３】 同時に消去が行われる複数の不揮発性メ
   モリセルからなる複数の一括消去ブロックと、 前記複数の一括消去ブロックのうちの一つを選択し、各
   々の一括消去ブロックに対応するノードにブロック選択
   信号を出力するブロック選択手段と、 各々の前記一括消去ブロックに対応して設けられ、この
   一括消去ブロックの消去情報を保持し、読み出し時には
   前記ブロック選択信号を対応する前記一括消去ブロック
   に伝達する複数の消去情報保持手段と、 前記ブロック選択手段に選択された前記一括消去ブロッ
   クに対応する前記消去情報保持手段に前記消去情報を保
   持させる消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、読み
   出し時には対応する一括消去ブロック内の前記不揮発性
   メモリセルを選択し、消去時には対応する前記消去情報
   保持手段に前記消去情報が保持されていれば対応する一
   括消去ブロックの全ての前記不揮発性メモリセルを消去
   する複数のメモリセル選択手段とを具備することを特徴
   とする不揮発性半導体記憶装置。
4. 【請求項４】 同時に消去が行われる複数の不揮発性メ
   モリセルからなる複数の一括消去ブロックと、 各々の前記一括消去ブロックに対応して設けられ、この
   一括消去ブロックの消去情報を保持する複数の消去情報
   保持手段と、 外部から入力される制御信号に応じてアドレス信号及び
   ブロック個数信号を内部に取り込み、このアドレス信号
   に応じた一括消去ブロックとこのブロック個数信号に応
   じた数の隣接する複数の一括消去ブロックとに対応する
   各々の前記消去情報保持手段に前記消去情報を保持させ
   る消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、消去
   時に対応する前記消去情報保持手段に前記消去情報が保
   持されていれば対応する一括消去ブロックの全ての前記
   不揮発性メモリセルを消去する複数のブロック消去手段
   とを具備することを特徴とする不揮発性半導体記憶装
   置。