KR960003400B1 - 불휘발성 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치

제1도, 제2도 및 제3도는 본 발명의 제1실시예를 나타낸 회로도.

제4도는 본 발명의 제1실시예의 신호, 전원전압표.

제5도는 본 발명의 제1실시예를 나타낸 동작상태표.

제6도는 본 발명의 제1실시예를 나타낸 블럭소거 플로우차트.

제7도는 본 발명의 제1실시예를 나타낸 타이밍차트.

제8도는 본 발명의 제2실시예를 나타낸 회로도.

제9도는 본 발명의 제2실시예를 나타낸 타이밍차트.

제10도는 본 발명의 제3실시예를 나타낸 회로도.

제11도는 본 발명의 제3실시예를 나타낸 블럭소거 플로우차트.

제12도는 종래예를 나타낸 회로도.

제13도는 종래예의 메모리셀의 문턱치 분포도.

제14도는 다른 종래예를 나타낸 회로도.

제15도는 다른 종래예의 메모리셀의 단면도.

제16도는 또 다른 종래예를 나타낸 회로도.

제17도는 또 다른 종래예의 메모리셀의 단면도.

제18도는 종래예의 블럭소거가 가능한 불휘발성 반도체 기억장치의 블럭 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

121,122 : 웰전위가 독출시에 Vcc, 기록ㆍ소거시에 Vpp인 P채널 트랜지스터

211,212 : 웰전위가 Vcc인 P채널 트랜지스터

311,312 : N채널 트랜지스터 321 : 클럭제어형 인버터

251,252 : NAND 게이트 241,242,243 : 스위치

253 : 인버터

[산업상의 이용분야]

본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 특히 플래시형 EEPROM (flash type Electrically Erasable Programmable Read Only Memmory)에 관한 것이다.

[종래의 기술 및 그 문제점]

현재 메모리셀의 사이즈를 작게 하는 것이 가능한 플래시형 EEPROM이 개발되고 있는데, 그중에서도 부유 게이트를 갖춘 메모리셀을 복수개 직렬로 접속시켜서 구성되는 NAND형 EEPROM이 개발되고 있다. 이 NAND형 EEPROM은, 이미 4M비트의 기억용량을 갖춘 것이 실용화되어 있다(1989-ISSCC An Experimental 4Mb EEPROM with a NAND Structured Cell).

제12도는 8개의 부유게이트구조를 갖춘 메모리셀(MC)이 비트선과 소스간에 접속되어 구성되는 NAND군 2개의 구성을 나타낸 것으로, 독출시 선택된 메모리셀의 선택게이트는 저레벨(이하, “L”로 약기한다)로 설정되고, NAND군중 나머지 7개의 메모리셀의 선택게이트는 고레벨 (이하, “H”로 약기한다)로 설정된다. 또, 비트선과 NAND군간의 선택 트렌지스터의 게이트[독출선(WL)]와, GND와 NAND군간의 선택 트랜지스터의 게이트 [선택선(SL)]는 “H”로 설정된다. NAND구조의 불휘발성 반도체 메모리에서는, 제13도에 나타낸 바와같이 기록된 메모리셀의 문턱치는 정(正)으로 분포하지만, NAND군중 선택되지 않은 트랜지스터의 게이트전압(“H”)보다 기록선의 문턱치가 낮은 값으로 되도록 메모리셀의 전자의 주입량이 제어된다. 이 때문에, 선택메모리셀의 문턱치전압이 정이라면, 비트선(BL)과 GND간에 전류가 흐르지 않으므로 비트선은 “H”로 되고, 반대로 선택메모리셀의 문턱치전압이 부(負)라면, 비트선과 GND간에 전류가 흘러 비트선은 “L”로 된다. 이 비트선의 전위를 감지함으로써, 메모리셀 데이터의 독출을 수행하게 된다.

이어서, 기록동작에 관하여 설명한다. 제14도에 나타낸 바와같이, 선택된 메모리셀의 선택게이트에는 20V 정도의 고전압(Vpp)이 행디코더(row decoder)에 의해 공급되고, 동일한 NAND군과 다른 7개의 메모리셀의 선택게이트에는 10V정도의 중간전압(VPI)이 공급된다. 또, 다른 NAND군의 선택게이트에는 0V가 공급된다. 이때, 선택된 메모리셀을 포함하는 NAND군과 비트선간의 선택 트랜지스터의 게이트전압은 12V로 설정되고, NAND군과 소스간의 선택 트랜지스터의 게이트전압은 0V로 설정된다. 이 상태에서 비트선을 0V로 하면, 선택 트랜지스터에 의해 선택된 NAND군중의 모든 메모리셀의 드레인, 소스 및 채널의 전위가 0V로 되므로, 선택된 메모리셀의 선택게이트와 채널간의 20V의 전위차가 생겨 기판으로부터 전자가 부유게이트로 주입되게 된다. 이때, 동일한 NAND군중의 다른 7개의 메모리셀의 선택게이트와 채널간에는 10V의 전위차가 생기지만, 10V의 전위차에서는 전자의 주입이 거의 생기지 않도록 부유게이트와 채널간의 산화막의 두께를 설정하고 있기 때문에, 다른 7개의 메모리셀에는 “0”데이터가 기록되지 않게 된다. 또, 비트선을 10V 정도의 기록금지 드레인전압(VDPI)으로 하면 선택된 메모리셀의 선택게이트와 채널간의 전위차는 10V로 되어 기록이 이루어지지 않게 된다. 이 상태를 제15도에 나타낸다. 이때, 동일한 NAND군중의 다른 7개의 메모리셀의 선택게이트와 채널간에는 전위차가 생기지 않기 때문에 기록이 이루어지지 않는다. 이와 같이 해서 선택된 메모리셀에 “0”데이터를 기록하는 경우에는 비트선에 0V를 공급하고, 또 “1” 데이터를 기록하는 경우에는 비트선에 VDPI의 전압을 공급함으로써, 데이터의 기록을 수행하게 된다.

계속해서, 소거동작에 관하여 설명한다. 제16도 및 제17도에 나타낸바와 같이, 소거는 기판을 20V(Vpp), 선택게이트를 0V로 설정하고, 부유게이트내의 전자를 기판으로 인출함으로써 수행된다. 이때, 선택게이트의 게이트 스트레스(gate stress)를 완화시키기 위해 선택선은 20V(Vpp)로 설정된다. 더욱이, 메모리셀 어레이(memory cell array)내의 PN접합부가 순바이어스로 되지 않도록 비트선, 소스선은 개방되어 거의 Vpp전위로 된다.

이와 같이, 터널전류에 의해 기록이 수행되는 NAND형 EEPROM에서는, 기록시에 비트선에 흐르는 전류가 작기 때문에 수 1000개의 메모리셀을 동시에 기록할 수 있게 된다.

이러한 NAND형 EEPROM에서는 선택적으로 1개의 NAND군의 모든 선택게이트선에 0V를 공급하고, 그 밖의 선택되지 않은 NAND군의 선택게이트선에는 Vpp를 공급함으로써, 블럭소거를 수행할 수 있게 된다. 제18도는 4M비트의 NAND형 EEPROM의 메모리셀의 구성도를 나타내고 있다. 열방향으로 256바이트(약 2K비트) 배치되고, 직렬로 접속된 8개의 메모리셀과 선택게이트 트랜지스터로 구성되는 NAND군 행방향으로 256개 배치되어, 4M비트의 메모리셀 매트릭스(memory cellmatrix)를 형성하고 있다. 이러한 메모리칩에서 상술한 블럭소거를 수행하면, 1번에 소거할 수 있는 메모리셀의 개수는 256×8×8=16384(16K)로 된다. 소거동작은 전계에 의해 부유게이트의 전자를 기판으로 인출함으로써 이루어지기 때문에, 소거시간은 파울러노드하임(Fowler Nordheim)형 터널전류에 의해 결정되게 된다. 그결과, 1블럭의 소거를 수행하는 시간과 모든 비트의 소거를 수행하는 시간이 같아지게 되는 바, 산화막 두께가 10nm인 경우에는 10msec정도로 된다. 그런데, 종래의 EEPROM의 디코더는 1번에 1블럭밖에 선택할 수가 없기 때문에, 이 메모리칩에서 다수의 블럭을 소거할 경우에는 소거시간이 대단히 길어지게 된다. 예컨대, n개의 블럭을 소거하는 경우(16K×n비트소거), 1회의 소거에 필요한 시간이 10msec이므로 n×10msec의 시간이 필요하게 된다. 이 때문에, 소거 블럭수가 많아질수록 종래예에서는 소거시간이 길어진다는 문제점이 있었다.

상기한 바와 같이, 종래의 불휘발성 반도체 기억장치는 전비트 일괄소거를 수행하는 경우와 비교해서 복수개의 블럭소거를 수행하면 소거시간이 길어진다는 결점이 있었다.

[발명의 목적]

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 소거시간이 짧은 불휘발성 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명은, 동시에 소거되는 복수의 불휘발성 메모리셀로 이루어진 복수의 블럭과, 이 복수의 블럭에 각각 대응해서 설치되고, 상기 복수의 블럭 중 1개의 블럭을 선택하는 선택수단, 상기 복수의 블럭에 각각 대응해서 설치되고, 대응하는 블럭을 소거하는가의 여부의 정보를 기억하는 소거정보기억수단, 상기 복수의 블럭에 각각 대응해서 설치되고, 독출시에 상기 선택수단의 출력정보에 응답한 소정 전압 신호를 블럭내의 불휘발성 메모리셀의 제어게이트에 공급하며, 소거시에 상기 소거정보기억수단의 출력정보에 응답한 소정 전압 신호를 블럭내의 불휘발성 메모리셀의 제어게이트에 공급하는 전압공급수단 및, 독출시에는 상기 소거정보기억수단과 상기 전압공급수단을 논리적으로 분리하고, 상기 선택수단의 출력신호를 상기 전압공급수단에 전달하는 논리수단을 구비하고, 선택된 상기 복수의 블럭의 불휘발성 메모리셀을 일괄하여 소거하는 기능을 갖춘 것을 특징으로 한다.

[작용]

본 발명에서 제공하는 수단을 이용하면, 블럭어드레스 래치동작에 의해 행메인디코더의 출력인 선택신호를 래치회로가 래치하고, 이 동작을 반복함으로써 복수개의 블럭에 대응하는 래치가 소거정보를 기억한다. 계속해서, 래치에 기억된 소거정보를 행 서브디코더에 전송하고, 이 소거정보가 전송된 복수개의 행 서브디코더에 접속된 복수개의 블럭을 일괄해서 동시에 소거한다. 이와같이, 복수개의 블럭을 동시에 소거하는 것이 가능하기 때문에 소거시간이 종래와 비교해서 단축되게 된다.

또한, 검증독출시에 있어서 블럭소거정보가 “L”레벨(즉, 소거정보가 없다)인 때에는 행 메인디코더가 블럭을 선택해도 대응하는 래치와 신호가 일치하지 않기 때문에, 일치신호가 출력되지 않게 된다. 즉, 이때에는 블럭내의 데이터의 독출을 수행하지 않게 된다. 따라서, 모든 메모리셀의 데이터를 독출할 필요없이 짧은 검증시간으로 블럭소거가 종료했는지의 여부를 확인할 수 있게 된다. 이것은 검증시간까지도 포함한 소거시간의 단축으로 이어지게 된다.

[실시예]

이하, 본 발명은 제1실시예를 제1도 내지 제7도를 참조해서 상세히 설명한다.

제1도는 본 발명을 적용한 불휘발성 반도체 기억장치의 행디코더부의 회로도로서, 행 메인디코더(row main decoder)의 전단에 프리디코더(predecoder)를 설치하고, 그 출력단에 래치를 부가하여 래치의 출력을 서브디코더(subdecoder)의 입력으로 한 것이다. 프리디코더는 제2도에 나타낸 바와 같이 내부 행어드레스를 디코드한다.

행 서브디코더(RSDi ; i=1~256)의 구성을 제3도에 나타낸다. 입력신호(A,B,C,D,E)에는 각각 독출시, 기록시, 소거시에 제4도에 나타낸 전위가 인가된다. 또, 전원(V_A,V_B,V_C)에는 각각 각 모드에 있어서 제4도에 나타낸 전압이 공급된다.

독출시, 선택된 행 서브디코더의 입력노드(노드1)의 전위는 5V(Vcc)로 되어 있고, 선택되지 않은 행 서브디코더의 입력노드의 전위는 0V로 되어 있다. 독출시, 신호(A)의 전위가 5V, 신호(B)의 전위가 0V로 되도록 제어되기 때문에, P채널 트랜지스터와 N채널 트랜지스터로 이루어진 스위치(101)가 도통상태로 되고, 스위치(102)가 비도통상태로 된다. 이 때문에, 노드2의 전위는 노드1의 전위와 동일한 전위로 된다. 독출시 전원(V_A)의 전위는 5V로 되어 있기 때문에, 행 메인디코더에 의해 선택된 행 서브디코더부의 노드3의 전위는 5V로 되고, 노드4의 전위는 0V로 된다. 또, 선택되지 않은 행 메인디코더부에 의해 선택된 행 서브디코더부의 노드3의 전위는 0V로 되고, 노드4의 전위는 5V로 된다. 그 결과, 선택된 행 서브디코더부의 출력게이트(110)는 도통상태로 되고, 방전 N채널 트랜지스터(111)가 비도통상태로 되기 때문에, 선택된 행 서브디코더(RSD)에서는 제5도에 나타낸 바와 같이 선택된 CG0의 0V의 전위가 제어게이트0에 출력되고 , 그 밖의 선택되지 않은 CG1~CG7의 5V(V_CC)의 전위가 각각 제어게이트1~제어게이트7에 출력된다. 또, 선택되지 않은 행 서브디코더부의 출력게이트(110)는 비도통상태로 되고, 방전 트랜지스터(111)가 도통상태로 되기 때문에, 선택되지 않은 행 서브디코더(RSD)에서는 CG0~CG7의 전위에 관계없이 모든 제어게이트가 0V로 된다. 또, 신호(C)의 전위가 0이기 때문에, P채널 트랜지스터(121)가 도통상태로 되고, N채널 트랜지스터(133,135)는 비도통상태로 된다. 또, 신호(A)의 전위가 5V이기 때문에, N채널 트랜지스터(132)는 도통상태로 된다. 또한, 전원(V_B)의 전위가 5V(Vcc)이기 때문에, 선택된 드레인측의 선택게이트에는 노드4의 반전신호가 출력되므로, 선택된 행 서브디코더(RSD)의 드레인측 선택게이트의 전위는 5V(Vcc)로 되고, 선택되지 않은 행 서브디코더(RSD)의 드레인측 선택게이트의 전위는 0V로 된다. 더욱기, 신호(D)의 전위가 5V이고, 신호(E)의 전위가 0V이기 때문에, N채널 트랜지스터(134)가 도통상태로 되고, N채널 트랜지스터(136)는 비도통상태로 된다. 이 때문에, 선택된 행 서브디코더블럭(RSD)의 소스측 선택게이트의 전위는 노드1의 전위(5V)보다 N채널 트랜지스터(134)의 문턱치전압 만큼 낮은 값으로 된다. 또, 선택되지 않은 행 서브디코더(RSD)의 소스측 선택게이트의 전위는 노드1의 전위(0V)와 동일한 0V로 된다. 따라서, 선택된 행 서브디코더에 접속된 블럭(NAND군)중, 이 경우는 제어게이트0에 접속된 메모리셀의 데이터가 독출된다.

다음에는, 기록시의 동작에 관하여 설명한다.

기록시에도 독출시와 마찬가지로, 신호(A)의 전위가 5V, 신호(B)의 전위가 0V로 되기 때문에, 노드2의 전위와 노드1의 전위가 같아지게 된다. 다만, V_A의 전위는 기록전압(20V ; Vpp)으로 되어 있기 때문에, 레벨시프터회로(level shifter circuit ; 140)에 의해 선택된 행 서브디코더(RSD)의 노드3의 전위는 20V, 노드4의 전위는 0V로 된다. 또, 동일한 레벨시프터회로(140)에 의해 선택되지 않은 행 서브디코더(RSD)의 노드3의 전위는 0V, 노드4의 전위는 20V로 된다. 그 결과, 선택된 행 서브디코더부의 출력게이트(110)가 도통상태로 되므로, 선택된 행 서브디코더(RSD)에서는 제5도에 나타낸 바와 같이 선택된 CG0의 Vpp(20V)의 전위가 제어게이트0에 출력되고, 그 밖의 선택되지 않은 CG1~CG7의 VPI(10V)의 전위가 각각 제어게이트1~제어게이트7에 출력되게 된다. 또, 선택되지 않은 행 서브디코더부의 출력게이트(110)는 비도통상태로 되고, 방전 N채널 트랜지스터(111)가 도통상태로 되기 때문에, 선택되지 않은 행 서브디코더(RSD)에서는 CG0~CG7의 전위에 관계없이 모든 제어게이트가 0V로 된다. 또, 신호(A,C)는 독출시와 마찬가지로 각각 Vcc, 0V의 전위로 되어 있기 때문에, P채널 트랜지스터(121,122)는 도통상태, N채널 트랜지스터(131,133)는 비도통상태로 되므로, 선택된 행 서브디코더(RSD)의 드레인측 선택게이트의 전위는 전원(V_B;10V)으로 된다. 더욱이, 선택되지 않은 행 서브디코더의 노드4의 전위는 전원(V_A)의 전위(20V)로 되기 때문에, P채널 트랜지스터(122)와 N채널 트랜지스터(133)가 비도통상태, N채널 트랜지스터(131,133)가 도통상태로 되므로, 선택되지 않은 행 디코더블럭의 드레인측 선택게이트의 전위는 0V로 된다. 따라서, 이 경우에는 행 메인디코더에 의해 선택된 (노드1이 5V) 행 서브디코더로부터 출력되는 제어게이트0에 접속된 메모리셀에 선택적으로 기록이 가능하게 된다.

계속해서, 소거동작에 관하여 설명한다. 소거시, 신호(A)는 0V, 신호(B)는 Vcc의 전위로 되기 때문에, 스위치(101)가 비도통상태, 스위치(102)가 도통상태로 된다. 이 때문에, 선택된 행 서브디코더의 출력게이트(110)가 비도통상태로 되고, 방전 N채널 트랜지스터(111)는 도통상태로 된다. 따라서, 제어게이트0~제어게이트7에 0V가 출력된다. 반대로, 선택되지 않은 상태의 행 서브디코더의 출력게이트(110)는 도통상태, 방전 N채널 트랜지스터(111)는 비도통상태로 되므로, 선택되지 않은 상태의 행 서브디코더(RSD)의 제어게이트0~제어게이트7에는 CG0~CG7의 전위가 출력된다.

이 CG0~CG7의 전위는 제5도에 나타낸 바와 같이 칩소거시에는 모두 0V로 설정된다. 그 결과, 선택된 행 서브디코더(RSD)의 제어게이트0~제어게이트7와 선택되지 않은 행 디코더블럭(RD)의 제어게이트0~제어게이트7에 모두 0V가 출력된다. 소거시, 메모리셀의 기판전위는 20V로 설정되어 있다. 따라서, 칩의 모든 메모리셀이 소거되게 된다.

또, 제5도에 나타낸 바와 같이 블럭소거시 CG0~CG7의 전위는 모두 Vpp(20V)로 설정된다. 그 결과, 선택된 행 디코더블럭(RE)의 제어게이트0~제어게이트7에는 0V가 출력되고, 선택되지 않은 행 디코더블럭(RD)의 제어게이트0~제어게이트7에는 20V가 출력된다. 소거시, 메모리셀의 기판전위는 20V로 설정되어 있기 때문에, 블럭소거인 경우, 선택된 행 디코더블럭의 제어게이트가 접속된 메모리셀의 부유게이트내의 전자가 기판으로 인출되지만, 선택되지 않은 상태의 행 디코더블럭의 제어게이트가 접속된 메모리셀의 부유게이트내의 전자는 이동하지 않게 된다. 그 결과, 행 서브디코더(RSD)를 선택함으로써, 그 선택된 행 서브디코더의 제어게이트가 접속된 NAND군만을 소거할 수 있게 된다. 또 소거시, 신호(A,B,C,D,E)는 제5도에 나타낸 전위로 설정되므로, P채널 트랜지스터(121)와 N채널 트랜지스터(132,134,136)는 비도통상태, N채널 트랜지스터(133,135)는 도통상태로 된다. 그 결과, 소거시 모든 드레인측과 소스측의 선택게이트에는 전원(Vcc)의 전위(20V)보다 N채널 트랜지스터(133 또는 135)의 문턱치만큼 낮은 전위가 출력되어, 선택게이트 트랜지스터의 게이트와 기판간의 전계를 완화시키게 된다.

이상, 행 서브디코더(RSD)의 동작에 관해서 설명했다. 계속해서, 본 발명의 주제인 메인디코더에 접속된 래치회로의 동작에 관해서 설명한다. 제1도의 회로를 이용하여 블럭소거를 수행하는 경우의 플로우차트를 제6도에, 타이밍차트를 제7도에 나타낸다.

블럭소거를 수행하는 경우, 행 메인디코더(RMD)의 출력신호를 래치회로에 의해 래치시킨다. 이 래치동작을 수행하는 경우, 개시시에 모든 래치데이터를 초기화하기 위한 리세트신호가 소정의 기간동안 “H”로부터 “L”로 변화한다. 그 결과, 제2도에 나타낸 프리디코더회로의 모든 출력신호가 이 소정의 기간동안 “H”로 되고, 이 출력신호(ψ1)가 “H”로 됨으로써 모든 행 서브디코더가 선택상태로 되게 된다. 행 서브디코더(RSD1)에 접속된 래치회로(L1)에 관하여 설명하면, 노드12가 “L”, 노드14가 “H”로 되므로, P채널 트랜지스터와 N채널 트랜지스터로 이루어진 스위치(241)가 도통상태로 된다. 더욱이, 이때 노드14가 “H”이고, 신호(ψ3)가 “H”이므로, NAND게이트(251)의 출력이 “L”로 되어 N채널 트랜지스터(312)는 비도통상태로 된다. 또한, 이 경우 신호(ψ2)는 “H”이므로, P채널 트랜지스터(211)도 비도통상태로 된다. 이와 같이, 스위치(241)가 도통상태, P채널 트랜지스터(211), N채널 트랜지스터(312)가 비도통상태이고, 신호(ψ5) 및 신호(Din)에 의해 노드11이 “L”로 설정되면 스위치(241)를 통해서 노드16이 “L”로 된다. 상술한 바와 같이, 모든 행 메인디코더(RMD)의 출력이 선택상태로 되어 있기 때문에, 래치회로(L1)와 마찬가지로 래치회로(Li ; i=2~256) 등도 동일한 상태를 유지하게 된다.

그후, 리세트신호가 “H”로 변화함과 더불어 신호(ψ)가 “L”로 변화하기 때문에, 노드12는 “H”, 노드14는 “L”로 변화하고, NAND 게이트(251)의 출력은 “H”로 변화한다. 따라서, N채널 트랜지스터(312)는 도통상태로 된다. 또, 이때 신호(ψ2)도 “L”로 변화하기 때문에, P채널 트랜지스터(211)도 도통상태로 된다. 그 결과, P채널 트랜지스터(211,212)와 N채널 트랜지스터(311,312)로 이루어진 클럭제어형 인버터(clocked invertor ; 321)가 이네이블상태(enable 狀態)로 되므로, 노드16의 “L”과 노드18의 “H”가 유지되게 된다. 마찬가지로, 다른 래치회로(Li ; i=1~256)도 노드16, 노드18에 상당하는 노드가 “L”, “H”로 되게 된다.

리세트동작이 종료하면, 이어서 블럭소거를 수행하는 블럭 어드레스정보를 래치회로(Li ; i=1~256)에 기억시키는 블럭어드레스 래치동작을 수행한다. 제7도의 타이밍차트는 블럭(RD1,RD2,RDn)에 대해서 블럭소거를 수행하는 경우의 예를 나타내고 있다. 먼저, 블럭(RD1)을 소거하기 위해 블럭(RD1)의 내부 행어드레스를 칩내의 행 어드레스 발생회로부터 입력한다. 데이터가 확정된 후, 소정의 시간동안 신호(ψ1)를 “H”로 설정한다. 그 결과, 프리디코더 출력신호에 의해 선택된 블럭의 행 서브디코더(RSD1) 및 래치(L1)의 노드12가 “L”, 노드14가 “H”로 되므로, 스위치(241)는 도통상태로 된다. 신호(ψ2)는 “L”이므로 P채널 트랜지스터(211)는 도통상태이지만, 상술한 리세트동작에 의해 노드18에는 “H”가 유지되고 있으므로 P채널 트랜지스터(212)는 비도통상태로 되어 있다. 또, 신호(ψ3)는 “H”이므로 NAND 게이트(251)의 출력은 노드14의 반전레벨로 되고, 노드14가 “H”로 되어 있기 때문에 N채널 트랜지스터(312)는 비도통상태로 된다. 이와 같이, P채널 트랜지스터(212) 및 N채널 트랜지스터(312)가 비도통상태이고, 스위치(241)가 도통상태로 되기 때문에, 노드16에는 노드11의 레벨이 전송된다. 블럭어드레스 동작시는, 신호(ψ5)가 “L”이고 신호(Din)가 “L”이므로, 노드11은 신호(Din)의 반전레벨인 “H”로 되고, 그 결과 노드16이 “H”, 또 노드18은 “L”로 된다. 소정의 시간이 경과된 후, 신호(ψ1)가 “H”로부터 “L”로 되면, 노드12가 “H”로, 또 노드14가 “L”로 변화하므로, 스위치(241)는 비도통상태로 된다. 이와 동시에 클럭제어형 인버터(321)가 이네이블상태로 되어 노드16의 “H”와 노드18의 “L”이 유지된다. 이와 같이 래치회로(L1)의 노드16에 블럭소거를 수행하기 위한 “H”의 정보가 기억되게 된다. 선택되지 않은 블럭의 행 서브디코더(RSD) 및 래치(L)는 신호(ψ1)의 레벨에 관계없이 모든 프리디코더의 출력이 “L”로 되어 있기 때문에, 노드12에 상당하는 노드는 “H”, 노드14에 상당하는 노드는 “L”을 유지하게 된다. 따라서, 래치회로에 “H”의 정보가 기록되지 않게 된다.

이어서, 블럭 어드레스래치(2)의 동작으로 들어가서, 외부 어드레스가 변화해서블럭(RD2)이 선택되면, 상술한 동작과 동일한 동작을 수행하는 노드13이 “L”, 노드15가 “H”로 됨으로써, 노드17에 “H”, 노드19에 “L”이 유지되게 된다.

마찬가지로, 블럭 어드레스래치(3)의 동작에 의해 블럭(RDn)이 선택되면 상술한 동작과 마찬가지로 래치회로에 블럭소거를 수행하기 위한 정보가 기억되게 된다.

계속해서, 데이터 소거동작으로 들어간다. 상술한 블럭어드레스 래치 동작이 종료해서 데이터 소거명령의 지령(command)이 입력되면, 칩은 데이터소거를 개시한다. 이때, 신호(ψ4)는 “L”로부터 “H”로 변화하고, 상술한 래치데이터가 각 행 서브디코더(RSDi ; i=1~256)로 전송된다. 블럭(RD1)에 접속되는 래치회로(L1)과 행 서브디코더(RSD1)에 관해서 설명하면, 신호(ψ4)가 “H”이므로 N채널 트랜지스터와 P채널 트랜지스터로 구성되는 스위치(242)가 비도통상태로 되고, 스위치(243)가 도통상태로 된다. 그 결과, 노드18의 “L”이 스위치(243)를 통해서 전송되므로, 노드20은 반전레벨인 “H”로 된다. 그후, 상술한 바와 같이 행 서브디코더(RSD1)가 동작해서, 블럭(RD1)내의 메모리셀의 소거가 수행된다.

블럭(RD1)내의 메모리셀의 소거됨과 동시에, 조금전 블럭소거정보가 기억된 래치회로에 접속된 행 서브 디코더에서는 소거동작이 수행되어, 대응하는 블럭의 메모리셀이 소거된다. 이 경우, 3개의 블럭(RD1,RD2,RD_n)이 동시에 소거된다.

이와 같이, 제1실시예에서는 블럭어드레스 래치동작에 의해 행 메인디코더의 출력인 선택신호를 래치회로가 래치하고, 이 동작을 반복함으로써 복수개의 블럭에 대응하는 래치가 소거정보를 기억한다. 이어, 래치에 기억된 소거정보를 행 서브디코더에 전송하고, 이 소거정보가 전송된 복수개의 행 서브디코더에 접속된 복수개의 블럭을 일괄해서 동시에 소거한다. 이와 같이, 복수개의 블럭을 동시에 소거할 수 있기 때문에 소거시간이 종래와 비교해서 단축되게 된다.

이어서, 소거가 충분히 수행됐는지의 여부를 확인하기 위한 검증독출동작에 관하여 설명한다. 제7도의 타이밍차트에 나타낸 바와 같이, 검증독출모드로 들어가면, 신호(ψ3)가 “H”로 부터 “L”로 변화 한다. 그 결과, 래치회로(L1)의 NAND게이트(251)의 출력신호가 노드14의 레벨에 관계없이 “H”로 설정되므로, N채널 트랜지스터(312)는 도통상태로 된다. 또, 신호(ψ2)가 “L”이기 때문에, 노드14의 레벨에 관계없이 검증독출동작중에는 클럭제어형 인버터(321)는 이네이블상태로 된다. 다른 블럭에 대응하는 래치회로의 클럭제어형 인버터도 이네이블상태로 되어 있다. 데이터소거전에, 내부 블럭어드레스는 블럭(RD1)을 선택하고 있기 때문에, 신호(ψ1)를 소정의 기간동안 “H”로 하면 노드12가 “L”, 노드14가 “H”로 되어, 스위치(241)가 도통상태로 된다. 이때, 신호(ψ5)가 “H”로 되어 있기 때문에 클럭제어형 인버터(322)는 디스에이블상태(disable ; 기능억제)로 되어있고, 블럭어드레스 동작에 의해 노드16에 래치된 “H”의 블럭소거신호가 노드(11)로 전송된다. 또, 상술한 바와 같이, 클럭제어형 인버터(321)가 이네이블상태로 되어 있으므로 데이터전송에 의해 래치데이터가 파괴되지 않게 된다. 또한, 다른 블럭에 대응하는 래치회로(Li ; i=1~256)에 있어서는, 선택되지 않은 블럭의 행 서브디코더(RSD) 및 래치(L)는, 신호(ψ1)의 레벨에 관계없이 모든 프리디코더의 출력이 “L”로 되어 있기 때문에 노드12에 상당하는 노드는 “H”, 노드14에 상당하는 노드는 “L”를 유지하게 된다. 따라서, 데이터가 출력되지 않게 된다.

이때, 신호(Read)가 “H”로 되므로 노드11에 출력된 신호가 NAND게이트(255) 및 인버터(256)를 통해서 신호(SEN)로서 독출되게 된다. 이 경우에는 블럭(RD1)이 선택되어 있으므로, “H”의 신호(SEN)가 독출되게 된다. 이 “H”의 신호(SEN)가 출력되면, 이어서 행 서브디코더(RSD1)로부터 출력된 제어게이트0~제어게이트7에 접속되는 모든 메모리셀에 대하여 독출동작을 수행하게 된다. 또, 신호(SEN)가 “H”가 아닌 때에는 내부 어드레스의 증가(increment)만을 수행한다. 이때의 플로우차트를 제6도에 나타낸다. 여기에서 언급하는 블럭어드레스가, “0”번지라고 하는 것은 블럭(RD1)의 내부 어드레스를 나타내고 있고, 블럭어드레스가, “1”번지라고 하는 것은 블럭(RD2)의 내부 어드레스를 나타내고 있다. 또, 블럭내의 어드레스라고 하는 것은 블럭내의 즉 직렬로 접속된 메모리셀의 어드레스이다. 또한, 제6도의 플로우차트에서는 3회 소거에 실패하면 에러처리로 이동한다. 제6도에 나타낸 플로우차트는 칩내에서는 시퀀서(sequencer)로 편성된다.

이와 같이, 제1실시예에서는 블럭소거정보가 “L”레벨인 때에는 블럭내의 데이터의 독출을 수행하지 않는다. 따라서, 모든 메모리셀의 데이터를 독출할 필요없이 짧은 검증시간으로 블럭소거가 종료했는지의 여부를 확인할 수 있게 된다. 이것은 검증시간까지도 포함한 소거시간의 단축으로 연결된다.

이어서, 별도의 회로구성으로 행 메인디코더의 출력단을 래치하는 회로를 부가한 제2실시예를 제8도 및 제9도를 참조해서 설명한다. 제8도에 나타낸 회로의 소거동작과 이에 이어지는 검증동작의 타이밍차트를 제9도에 나타낸다.

래치회로(Li ; i=1~256)는 인버터(641,642), NAND게이트(571), 스위치(511,512,513,514), P채널 트랜지스터(521,522,523), N채널 트랜지스터(621,622), P채널 트랜지스터(524,525)와 N채널 트랜지스터(623,624)로 이루어진 클럭제어형 인버터(691)로 구성되고, 그중 래치는 인버터(641)와 클럭제어형 인버터(691)로 구성된다.

블럭소거동작에서는, 제1실시예와 마찬가지로 개시시에 래치회로에 유지되어 있는 데이터의 리세트를 수행한다. 신호(ψ12)가 “H”로부터 “L”로 변화한다. 이때 신호(ψ11)가 “H”이므로 스위치(511)는 비도통상태, N채널 트랜지스터(621)가 도통상태로 되어 있다. 따라서, 노드113은 “L”로 설정되어 있다. 이 때문에, P채널 트랜지스터(522,523)가 도통상태, N채널 트랜지스터(622,624)가 비도통상태로 되므로, 노드115는 “H”로, 노드117은 “L”로 리세트 된다. 소정의 시간이 경과된 후, 신호(ψ12)가 “L”로부터 “H”로 변화하면, P채널 트랜지스터(522)는 비도통상태로 되지만, 노드117이 “L”로 설정되어 있기 때문에 P채널 트랜지스터(521)가 도통상태로 되어 노드115에는 노드113의 “L”의 반전레벨인 “H”가 유지된다. 또, 이때 노드117이 “L”로 되고 나서 N채널 트랜지스터(623)가 비도통상태로 되고 있기 때문에, 신호(ψ12)가 “L”로부터 “H”로 변화하더라도 노드115로부터 접지전위로 전류가 흐르지 않도록 구성되어 있다. 이 리세트동작에 의해 모든 블럭에 대응하는 래치가 리세트된다.

이어서, 래치에 블럭소거신호를 세트하는 블럭 어드레스 스위치동작에 관하여 설명한다. 블럭(RD1)을 선택하는 내부 어드레스가 확정된 때에, 신호(ψ11)가 “H”로부터 “L”로 된다. 그 결과, 스위치(511)가 도통상태, N채널 트랜지스터(621)가 비도통상태로 되므로, 노드113에는 노드111과 같은 “H”가 전송된다. 상술한 리세트동작후, P채널 트랜지스터(521)가 도통상태로 되어 있기 때문에, 노드115는 “H”로부터 “L”로 변화하고, 노드117은 “L”로부터 “H”로 변화하게 된다. 이와 같이, 래치의 노드117에 “H”가 세트되게 된다. 다른 블럭에 대응하는 래치회로는 행 메인디코더의 프리디코더신호중 어느 하나가 “L”이기 때문에, 대응하는 스위치(511)가 도통상태이더라도 세트되지 않게 된다. 즉, 행 메인디코더에 의해 선택된 블럭의 래치만이 세트되게 된다.

이 동작을 소거예정블럭에 대해 순차적으로 수행한다. 제9도의 타이밍차트에는 3개의 블럭(RD1,RD2,RD_n)을 소거하는 경우를 나타내고 있다.

다음으로, 신호(ψ11)가 “L”로부터 “H”로 변화한 후에도, 세트된 데이터는 유지되는 것을 나타낸다. 제2실예의 회로구성에서는 노드117의 전압에 의해 P채널 트랜지스터(521)가 구성된다. 이것은 즉, 노드117이 “H”로 래치되면 P채널 트랜지스터(521)가 비도통상태로 되므로, P채널 트랜지스터(523)와 N채널 트랜지스터(622)로 이루어진 인버터가 디스에이블상태로 되어 노드113의 반전신호가 노드115에 전송되지 않게 된다는 것을 의미한다. 즉, 다른 블럭이 어드레스래치동작을 수행하고 있을 때, 선택되지 않은 블럭의 래치는 데이터를 계속 유지하게 된다.

이와 같이, 소거하고자 하는 블럭의 수 만큼 어드레스 래치동작을 수행한 후, 신호(ψ14)를 소정의 기간동안 “H”로 해서 데이터소거를 수행한다. 신호(ψ14)가 “H”로 되어 있는 동안, 스위치(513)는 비도통상태, 스위치(512)가 도통상태로 되므로 노드119에 노드117의 레벨이 전송되게 된다. 그 결과, 선택된 행 서브디코더와 접속된 선택블럭의 제어게이트가 모두 0V로, 다른 선택되지 않은 블럭의 제어게이트가 모두 Vpp로 되게 된다. 그 결과, 제1실시예와 마찬가지로, 일괄소거와 동일한 시간으로 선택된 복수개의 블럭의 소거를 수행할 수 있게 된다. 소거동작이 종료하면 신호(ψ14)는 “L”로 설정되어, 스위치(512)가 비도통상태, 스위치(513)가 도통상태로 되므로, 노드111의 전위가 노드(119)에 출력되게 된다. 독출ㆍ기록등 작은 통상 이 상태에서 수행된다.

이와 같이, 제2실시예에서도 제1실시예와 마찬가지로 블럭어드레스 래치동작에 의해 행 메인디코더의 출력인 선택신호를 래치회로가 래치하고, 이동작을 반복함으로써 복수개의 블럭에 대응하는 래치가 소거정보를 기억한다. 이어서, 래치에 기억된 소거정보를 행 서브디코더에 전송하고, 소거정보가 전송된 복수개의 행 서브디코더에 접속된 복수개의 블럭을 일괄해서 동시에 소거한다. 이와 같이, 복수개의 블럭을 동시에 소거할 수 있기 때문에 소거시간이 종래와 비교해서 단축되게 된다.

이어서, 소거동작에 이어지는 검증독출동작에 관하여 설명한다. 상술한 제1실시예의 동작시퀀스와 마찬가지로, 래치독출동작에서 독출신호에 의해 노드121, 즉 노드117의 레벨이 신호(SEN)로서 출력된다. 노드111의 레벨이 “H”이고, 신호(ψ13)가 “H”일 때, 스위치(514)가 도통상태로 되므로, 노드117의 래치데이터가 노드121로 출력되게 된다. 이때, 선택되지 않은 블럭에 대응하는 래치회로의 스위치(514)에 상당하는 스위치가 비도통상태로 되므로, 노드121에 복수개의 데이터가 출력됨으로써 래치데이터가 파괴되지 않게 된다.

검증독출동작은 신호(SEN)가 “H”일 때만, 즉 래치 데이터가 “H”인 블럭만 수행한다. 제6도에 나타낸 플로우차트는 제1실시예와 마찬가지로, 논리회로로 이루어진 시퀀스회로로 칩내부에 구성한다. 이와 같이, 최종적으로 블럭 어드레스래치동작에 의해 지정된 모든 소거블럭내의 메모리셀이 충분히 소거됐는지의 여부를 확인할 수 있게 된다.

이상 설명한 바와 같이, 제2실시예에서도 제1실시예와 마찬가지로 블럭소거정보가 “L”레벨일 때는 블럭내의 데이터의 독출을 수행하지 않게 된다. 따라서, 모든 메모리셀의 데이터를 독출할 필요없이 짧은 검증시간으로 블럭소거가 종료했는지의 여부를 확인할 수 있게 된다. 이것은 검증시간까지도 포함한 소거시간의 단축으로 연결된다.

다음에는 제1실시예의 변형예인 제3실시예를 제10도, 제11도를 참조해서 설명한다.

제10도에 있어서, 제1실시예와 동일한 소자 및 노드에는 동일한 참조부호를 병기하고 있다. 다른점은, P채널 트랜지스터(211)가 신호(ψ2)가 아니라 NAND게이트(251)의 출력을 인버터(277)에 의해 반전시킨 신호에 의해 구동되고 있다는 점이다. 이와 같이 구성함으로써, 선택블럭의 래치회로에 있어서 스위치(241)를 매개하여 노드11의 레벨을 노드16에 전송하는 경우, P채널 트랜지스터(211)와 N채널 트랜지스터(312)가 비도통상태로 되므로, 노드16에 “L”도, “H”도 전송하여 래치시킬 수 있게 된다.

제11도는 이와 같이 구성된 제3실시예의 회로에서 블럭소거를 수행하는 경우의 칩내부동작을 나타낸 플로우차트이다. 본 실시예에 있어서 칩내부의 동작이 제6도와 다른 것은, 데이터소거후에 래치데이터(블럭소거신호)를 독출하고, 그 블럭내의 모든 메모리셀이 충분히 소거되어 있는 경우에는, 그 블럭에 대응하는 래치회로의 “H”의 래치데이터를 “L”로 갱신하는 동작을 수행한다는 점이다. 이와 같이 해서, 블럭어드레스의 “0”번지로부터 최종번지까지 소거가 종료되어 있는 블럭에 대응하는 래치회로에 기억되어 있는 “H”의 블럭소거 데이터를 “L”로 리세트시키는 동작을 수행하는 한편, 소거가 불충분한 메모리셀이 존재하는 경우에는 다시 소거를 수행하도록 내부 시퀀서가 칩동작을 제어한다. 따라서, 충분히 소거되어 있는 메모리셀을 다시 소거하지 않게 되어, 과잉소거를 억제할 수 있게 된다. 메모리셀이 과잉소거되면, 부유게이트와 기판간의 전계가 커지게 되어, 부유게이트와 기판간의 산화막이 절연파괴를 일으키게 된다. 이 때문에, 제11도의 플로우차트에 따라 소거가 불충분한 경우에는 그 블럭만 블럭소거를 수행하도록 해서 과잉소거를 억제하는 것은 칩의 신뢰성 향상으로 연결된다.

제10도의 회로구성에 의해서도, 제1 및 제2실시예에 나타낸 효과와 동일한 효과가 얻어지게 된다.

이상 제1, 제2, 제3실시예를 NAND형 플래시 EEPROM에 관하여 설명했지만, 제어게이트의 전위에 의해 선택적으로 블럭소거를 수행하는 형의 플래시 EEPROM이라면, NAND, NOR형에 한정되지 않고, 또 소거동작에 있어서 게이트에 0V를 거는 형, 부전압을 거는 형에 한정되지 않고 적용할 수 있는 것이다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예로 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 소거시간이 짧은 불휘발성 반도체기억장치를 제공할 수 있게 된다.

Claims (7)

1. 동시에 소거되는 복수의 불휘발성 메모리셀로 이루어진 복수의 블럭(RD1,RD2)과, 이 복수의 블럭(RD1,RD2)에 각각 대응해서 설치되고, 상기 복수의 블럭(RD1,RD2) 중 1개의 블럭을 선택하는 선택수단(252), 상기 복수의 블럭(RD1,RD2)에 각각 대응해서 설치되고, 대응하는 블럭을 소거하는가의 여부의 정보를 기억하는 소거정보기억수단(253,321), 상기 복수의 블럭(RD1,RD2)에 각각 대응해서 설치되고, 독출시에 상기 선택수단(252)의 출력정보에 응답한 소정 전압 신호를 블럭내의 불휘발성 메모리셀의 제어게이트에 공급하며, 소거시에 상기 소거정보기억수단(253,321)의 출력정보에 응답한 소정 전압 신호를 블럭내의 불휘발성 메모리셀의 제어게이트에 공급하는 전압공급수단(RSD1,RSD2) 및, 독출시에는 상기 소거정보기억수단(253,321)과 상기 전압공급수단(RSD1,RSD2) 을 논리적으로 분리하고, 상기 선택수단(252)의 출력신호를 상기 전압공급수단(RSD1,RSD2)에 전달하는 논리수단(242,243)을 구비하고, 선택된 상기 복수의 불휘발성 메모리셀을 일괄하여 소거하는 기능을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
2. 제1항에 있어서, 상기 선택수단(252)의 출력정보에 응답해서 선택된 블럭의 상기 소거정보기억수단(253,321)의 기억정보를 독출하는 독출수단(241,322,255,256)을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
3. 제2항에 있어서, 상기 독출수단(241,322,255,256)의 독출정보를 기초로 소거한 블럭에 대해서만 소거 후에 베리파이독출을 수행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
4. 제3항에 있어서, 소거동작 후에 베리파이 독출을 하여, 블럭내의 메모리셀이 정상으로 소거되어 있는 것으로 판단되는 경우, 그 블럭의 대응하는 상기 소거정보기억수단의 정보를 교체하고, 추가 소거하는 경우에는 그 블럭이 소거되지 않도록 한 것을 특징으로 하는 불휘발성 반도체 기억장치.
5. 각각 동시 소거가 가능한 다수의 불휘발성 메모리셀로 이루어진 다수의 배치소거블럭과 ; 이 다수의 배치소거블럭중 하나를 선택하고, 각 배치소거블럭의 대응하는 노드에 블럭선택신호를 출력하기 위한 블럭선택수단 ; 각 배치소거블럭에 대해 제공되고, 각 배치소거블럭의 소거정보를 유지함과 더불어 독출동작에서 블럭선택신호를 대응하는 배치소거블럭에 전송하기 위한 다수의 소거정보유지수단 ; 상기 블럭선택수단에 의해 선택된 상기 배치소거블럭에 대응하는 상기 소거정보유지수단에 의해 유지되도록 소거정보를 허용하는 소거정보 입력수단 및 ; 상기 각 배치소거블럭에 대해 제공되고, 독출동작에서 노드상의 블럭선택신호에 응답하여 대응하는 배치소거블럭에서 불휘발성 메모리셀을 선택하며, 소거동작에서 소거정보가 상기 대응하는 소거정보유지수단에 의해 유지될 때 대응하는 배치소거블럭의 모든 불휘발성 메모리셀을 소거하기 위한 다수의 메모리셀선택수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
6. 제5항에 있어서, 상기 각 배치소거블럭이 행방향으로 배열된 다수의 NAND군을 갖추고, 상기 메모리셀선택수단이 상기 각 NAND군의 메모리셀을 선택하기 위한 저전압 제어게이트신호를 제공함과 더불어 상기 독출동작에서 상기 NAND군의 다른 메모리셀에 대해 고전압 제어게이트신호를 제공하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
7. 상기 메모리셀선택수단은 소거정보가 소거동작에서 상기 대응하는 소거정보유지수단에 의해 유지될때마다 소거전압을 배치소거블럭의 각 메모리셀의 제어전극에 인가하는 것을 특징으로 하는 불휘발성 반도체 기억장치.