JP3448365B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、ブロック単位でデータの消去を行なう
不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】電気的に書換可能な不揮発性半導体記憶
装置の１つとしてフラッシュメモリがある。フラッシュ
メモリは、バイト単位での書換えはできないが、チップ
一括（全ビット同時）消去またはブロック（チップを複
数のブロックに分割しその中の１つのブロック）消去が
可能である。また、フラッシュメモリは、１つのメモリ
トランジスタにより１ビットを構成することができるた
め、安価な不揮発性半導体記憶装置となり得る。

【０００３】以下、上記に説明した従来の不揮発性半導
体記憶装置であるフラッシュメモリについて図面を参照
しながら説明する。図１７は、フラッシュメモリのメモ
リトランジスタの構造を示す図である。

【０００４】図１７を参照して、メモリトランジスタ
は、Ｐ型基板１、ドレインまたはソースとなるＮ⁺ 拡散
層２、３、コントロールゲート４、フローティングゲー
ト５、絶縁膜６、７を含む。

【０００５】Ｎ⁺ 拡散層２は、ドレインとして用いら
れ、Ｎ⁺ 拡散層３はソースとして用いられる。ドレイン
２は、メモリセルアレイ内ではビット線と接続される。
ソース３はソース線に接続される。コントロールゲート
４はワード線と接続される。フローティングゲート５は
書込動作時に電子を捕獲し、電源をオフしても書込後の
状態を保持する。また、フローティングゲート５は消去
時には電子を放出する。絶縁膜６は、フローティングゲ
ート−基板間の絶縁膜であり、トンネル酸化膜と呼ばれ
る。これは、消去時、トンネル現象を用いて、フローテ
ィングゲート５内の電子をドレイン２またはソース３に
放出するためである。絶縁膜７は、ゲート−フローティ
ングゲート間の絶縁膜であり、通常、２００Å程度の酸
化膜で形成される。

【０００６】次に、メモリトランジスタのゲート電圧と
ドレイン電流の関係について説明する。図１７に示すよ
うに、ドレイン２、ソース３、コントロールゲート４に
印加する電圧をそれぞれＶ_D 、Ｖ_S 、Ｖ_G とし、ドレイ
ン２とソース３間に流れる電流をＩ_D とする。図１８
は、メモリトランジスタのＶ_G −Ｉ_D 特性を示す図であ
る。

【０００７】メモリトランジスタに書込を行なう場合、
ドレイン２およびコントロールゲート４に正の高電圧を
与え、ソース３には接地電位を与える。このとき、ドレ
イン２とソース３間にチャネルが形成され、電流が流れ
るとともにドレイン２の空乏層内でホットエレクトロン
が発生する。また、コントロールゲート４に加えた正の
電圧により発生する電界により、フローティングゲート
５にホットエレクトロンが引張られ捕獲される。フロー
ティングゲート５内に捕獲された電子により、書込後の
メモリトランジスタのしきい値Ｖ_thは高い方へシフト
し、図１７に示すＶ_thP となる。

【０００８】一方、メモリトランジスタを消去する場
合、ソース３に正の高電圧を与える。このとき、コント
ロールゲート４は接地電位を受け、ドレイン２をフロー
ティング状態にすると、ソース３とフローティング５間
の電界によるトンネル現象により、フローティングゲー
ト５に捕獲された電子は、ソース３に放出され、消去後
のメモリトランジスタのしきい値Ｖ_thは、低い方へシフ
トし、図１８に示すようにＶ_thE となる。上記のよう
に、フラッシュメモリは、メモリトランジスタのしきい
値Ｖ_thの状態の変化に対応してデータの書込または消去
を行なうことが可能となる。

【０００９】次に、上記のようなメモリトランジスタを
具備する従来のフラッシュメモリについて詳細に説明す
る。図１９は、従来のフラッシュメモリの構成を示すブ
ロック図である。

【００１０】図１９を参照して、フラッシュメモリは、
ロウアドレスバッファＲＡＢ、ロウデコーダＲＤ、コラ
ムアドレスバッファＣＡＢ、コラムデコーダＣＤ、メモ
リアレイブロックＭＢ０〜ＭＢ７、消去回路ＥＥ０ａ〜
ＥＥ７ａ、ＥＥ０ｂ〜ＥＥ７ｂ、コラムゲートＣＧ０ａ
〜ＣＧ７ａ、ＣＧ０ｂ〜ＣＧ７ｂ、センスアンプＳＡ０
ａ〜ＳＡ７ａ、ＳＡ０ｂ〜ＳＡ７ｂ、次パルス制御回路
ＮＣ０ａ〜ＮＣ７ａ、ＮＣ０ｂ〜ＮＣ７ｂ、出力切換回
路ＯＳ０〜ＯＳ７、入出力バッファＩＯＢ０〜ＩＯＢ７
を含む。

【００１１】メモリセルアレイブロックＭＢ０〜ＭＢ７
は、１Ｍビットのメモリセルを１Ｋ×１Ｋ（１Ｋ＝１０
２４ビット）のアレイ状に配置し、ワード線およびビッ
ト線をそれぞれ１Ｋ本有している。メモリセルアレイブ
ロックＭＢ０〜ＭＢ７は、入出力データＤ０〜Ｄ７にそ
れぞれ対応している。メモリセルアレイブロックＭＢ０
〜ＭＢ７の各々は、たとえば、２つのブロックに分割さ
れ、メモリセルアレイブロックＭＢ０は、ブロックＢ０
ａおよびＢ０ｂに分割されている。ブロックＢ０ａ〜Ｂ
７ａ、Ｂ０ｂ〜Ｂ７ｂの各々に対応して、消去回路ＥＥ
０ａ〜ＥＥ７ａ、ＥＥ０ｂ〜ＥＥ７ｂ、コラムゲートＣ
Ｇ０ａ〜ＣＧ７ａ、ＣＧ０ｂ〜ＣＧ７ｂ、センスアンプ
ＳＡ０ａ〜ＳＡ７ａ、ＳＡ０ｂ〜ＳＡ７ｂ、次パルス制
御回路ＮＣ０ａ〜ＮＣ７ａ、ＮＣ０ｂ〜ＮＣ７ｂがそれ
ぞれ設けられている。また、入出力データＤ０〜Ｄ７に
対応して入出力バッファＩＯＢ０〜ＩＯＢ７、出力切換
回路ＯＳ０〜ＯＳ７がそれぞれ設けられている。

【００１２】アドレス信号は１７本あり、アドレス信号
Ａ０〜Ａ７の１０本がロウアドレスバッファＲＡＢを介
してロウデコーダＲＤに入力され、ロウデコーダＲＤの
出力により複数のワード線の中から１つのワード線ＷＬ
だけが選択状態となる。残り７本のアドレス信号Ａ１０
〜Ａ１６は、コラムアドレスバッファＣＡＢを介してコ
ラムデコーダＣＤへ入力され、コラムデコーダＣＤの出
力により入出力データＤ０〜Ｄ７に対応して複数のコラ
ムゲートＣＧ０ａ〜ＣＧ７ａ、ＣＧ０ｂ〜ＣＧ７ｂの中
から１つのコラムゲートが導通状態となり、導通状態と
なったコラムゲートに対応したビット線が選択される。

【００１３】書込時、８ビットの入力データＤ０〜Ｄ７
が入出力バッファＩＯＢ０〜ＩＯＢ７を介して書込回路
とてしの機能を有するセンスアンプＳＡ０ａ〜ＳＡ７
ａ、ＳＡ０ｂ〜ＳＡ７ｂに入力され、入力データに応じ
て選択されたメモリセルにデータが書込まれる。つま
り、書込みたいメモリセルのビット線の電位を高電圧に
し、書込みたくないメモリセルのビット線を低電圧たと
えば接地電位にすることにより所望のデータを書込むこ
とが可能となる。このとき、選択されたワード線の電位
は高電圧にされ、非選択のワード線の電位は接地電位に
設定される。この結果、書込前すなわち消去後は“１”
のデータが記憶され、書込後は“０”のデータが記憶さ
れる。

【００１４】読出時は、書込時と同様に、１つのワード
線と各データＤ０〜Ｄ７に対して１つのビット線が選択
される。選択されたワード線の電圧は、読出用電源電圧
Ｖ_CC（通常５Ｖ）となり、センスアンプＳＡ０ａ〜ＳＡ
７ａ、ＳＡ０ｂ〜ＳＡ７ｂのうち対応するセンスアンプ
が動作状態になる。図１８を用いて説明したように、ワ
ード線がＶ_CCつまりＶ_G ＝Ｖ_CCのとき、消去状態のメモ
リセルのしきい値Ｖ_thは、Ｖ_thＥ＜Ｖ_CCとなり、ドレイ
ン電流Ｉ_D が流れる。また、書込状態のメモリセルのし
きい値Ｖ_thは、Ｖ_thＰ＞Ｖ_CCとなり、ドレイン電流Ｉ_D
は流れない。したがって、センスアンプＳＡ０ａ〜ＳＡ
７ａ、ＳＡ０ｂ〜ＳＡ７ｂがドレイン電流Ｉ_D が流れる
か否かを検知し、検知結果が出力切換回路ＯＳ０〜ＯＳ
７を介して入出力バッファＩＯＢ０〜ＩＯＢ７へ出力さ
れ、出力データＤ０〜Ｄ７が出力される。

【００１５】消去時、消去回路ＥＥ０ａ〜ＥＥ７ａ、Ｅ
Ｅ０ｂ〜ＥＥ７ｂを介してメモリセルのソースに高電圧
を印加する。消去回路は、入出力データごとに複数個、
この例では２個具備されており、同様に、コラムゲー
ト、センスアンプが具備されている。また、センスアン
プの各々には次パルス制御回路が接続されており、次パ
ルス制御回路の出力信号Ｎ０ａ〜Ｎ７ａ、Ｎ０ｂ〜Ｎ７
ｂが対応する消去回路にフィードバックされている。各
センスアンプの出力Ｓ０ａ〜Ｓ７ａ、Ｓ０ｂ〜Ｓ７ｂ
は、対応する出力切換回路へ入力され、出力切換回路の
出力は入出力バッファ２に入力される。消去命令が実行
されると、第１回目の消去が行なわれ、その後に消去で
きたか否かのチェックを行なう消去ベリファイモードに
入る。このとき、各データごとに具備されたすべてのセ
ンスアンプＳＡｉａ、ＳＡｉｂ（ｉ＝０〜７）が活性化
され、コラムゲートＣＧｉａ、ＣＧｉｂも選択され、そ
れぞれ対応するメモリセルからデータが読出される。つ
まり、選択されたワード線１本に対して消去回路に対応
したコラムゲートが選択されるようになっている。この
例では、２個のコラムゲートが選択され、それぞれのメ
モリセルのデータが対応するセンスアンプを介して読出
され、対応する次パルス制御回路に入力される。

【００１６】次に、次パルス制御回路についてさらに詳
細に説明する。図２０は、図１９に示す次パルス制御回
路の構成を示す回路図である。図２０を参照して、次パ
ルス制御回路は、ＮＯＲ回路Ｇ１０１、Ｇ１０２を含
む。

【００１７】ＮＯＲ回路Ｇ１０１の出力端はＮＯＲ回路
Ｇ１０２の一方の入力端と接続され、ＮＯＲ回路Ｇ１０
２の出力端はＮＯＲ回路１０１の一方の出力端と接続さ
れる。ＮＯＲ回路Ｇ１０１の他方の入力端にはセンスア
ンプ出力信号Ｓｉが入力され、ＯＲ回路Ｇ１０２の入力
端には消去ベリファイスタート信号ＥＢＳＳが入力され
る。上記の構成により、ＮＯＲ回路Ｇ１０１およびＧ１
０２はフリップフロップ回路を構成している。消去ベリ
ファイスタート信号ＥＢＳＳは、消去ベリファイスター
ト時に出力される“Ｈ”レベルのワンショットパルスで
あり、センスアンプ出力信号Ｓｉは、メモリセルを構成
するトランジスタのデータが“１”のとき“Ｈ”レベル
となり、“０”のとき“Ｌ”レベルとなる信号である。

【００１８】消去ベリファイが開始されると、消去ベリ
ファイスタート信号ＥＢＳＳが“Ｈ”レベルで入力さ
れ、フリップフロップ回路の出力Ｎｉは“Ｌ”レベルに
固定される。次に、この状態で、メモリセルのデータに
応じてセンスアンプから出力されるセンスアンプ出力信
号Ｓｉが入力される。たとえば、メモリセルのデータが
“０”つまり未だ消去されていない状態であるとする
と、出力Ｎｉは変化せず、未消去ということになり、次
の消去時には、消去回路が活性化され、消去動作が実行
される。一方、メモリセルのデータが“１”つまり消去
が完了したと判断されると、出力Ｎｉは“Ｈ”レベルと
なり、次の消去時には消去回路は非活性状態となり、消
去動作は行なわれない。つまり、消去回路は、次パルス
制御回路の出力Ｎｉに応じて、活性または非活性とな
る。

【００１９】次に、出力切換回路についてさらに詳細に
説明する。図２１は、図１９に示す出力切換回路の構成
を示す回路図である。図２１を参照して、出力切換回路
は、ＮＡＮＤ回路Ｇ１０３、インバータＧ１０４、ＰＭ
ＯＳトランジスタＱ１０１、Ｑ１０２、ＮＭＯＳトラン
ジスタＱ１０３、Ｑ１０４を含む。

【００２０】センスアンプ出力信号Ｓｉｂ、たとえば、
センスアンプＳＡ０ｂの出力信号Ｓ０ｂ、およびセンス
アンプ出力信号Ｓｉａ、たとえば、センスアンプＳＡ０
ａの出力信号Ｓ０ａは、トランジスタＱ１０１およびＱ
１０３で構成されるトランスミッションゲートへ入力さ
れる。トランジスタＱ１０１のゲートには制御信号ＥＶ
が入力され、トランジスタＱ１０３のゲートには制御信
号／ＥＶが入力される。ここで、制御信号ＥＶとは、消
去ベリファイ時に“Ｈ”レベルになり、その他のときに
は“Ｌ”レベルになる信号であり、制御信号／ＥＶはそ
の反転信号である（以下、“／”は反転信号を示す）。
センスアンプ出力信号ＳｉｂおよびＳｉａはＮＡＮＤ回
路Ｇ１０３へ入力される。ＮＡＮＤ回路Ｇ１０３はイン
バータＧ１０４と接続される。インバータＧ１０４は、
トランジスタＱ１０２およびＱ１０４で構成されるトラ
ンスミッションゲートに接続される。トランジスタＱ１
０２のゲートには制御信号／ＥＶが入力され、トランジ
スタＱ１０４のゲートには制御信号ＥＶが入力される。
トランジスタＱ１０１およびＱ１０３から構成されるト
ランスミッションゲートおよびトランジスタＱ１０２お
よびＱ１０４から構成されるトランスミッションゲート
から出力信号Ｏｉが出力される。

【００２１】上記の構成により、各入出力データＤ０〜
Ｄ７に複数（この例では２個）あるセンスアンプの出力
信号は、それぞれ対応する次パルス制御回路へ入力され
ると同時に、対応する１つの出力切換回路へ入力され
る。消去ベリファイ時、制御信号ＥＶが“Ｈ”レベルに
あり、制御信号／ＥＶが“Ｌ”にあるので、トランジス
タＱ１０２およびＱ１０４で構成されるトランスミッシ
ョンゲートがオンし、ＮＡＮＤ回路Ｇ１０３から出力さ
れた信号がインバータＧ１０４を介して出力バッファへ
入力される。すなわち、複数のセンスアンプの出力がと
もに“Ｈ”レベル（消去されたと判断された場合）のと
きにのみ出力信号Ｏｉが“Ｈ”レベルとなり、消去され
たことがわかる。一方、複数個のセンスアンプのうち１
つでも“Ｌ”レベル（未消去と判断された場合）であれ
ば、出力信号ｉは“Ｌ”レベルで出力され、チップ全体
では結局未消去の状態となり、次の消去動作が行なわれ
る。ここで、次パルス制御回路において、各センスアン
プの出力は各々別個に判定されており、消去されたと判
定されたメモリセルに接続されている消去回路は活性化
されず、余分な消去は行なわれていない。

【００２２】フラッシュメモリには、上述した消去手順
を外部からコントロールする方式と、すべての動作をチ
ップ内部でコントロールするオートチップ消去方式とい
う２の方式がある。すなわち、オートチップ消去方式で
は、消去→消去ベリファイ→消去…という処理が順次チ
ップ内部で行なわれ、全アドレスに対して消去ベリファ
イがパスするまで上記動作が行なわれる。

【００２３】

【発明が解決しようとする課題】上記のように従来のフ
ラッシュメモリは構成されているので、消去ベリファイ
時、消去回路ごとに消去されたか否かを判定し、１つの
消去回路でも未消去のものがあれば、消去ベリファイを
中止し、再び消去動作を行なっていた。次に、消去後、
消去ベリファイを行ない、消去できたと判定された後に
次のアドレスに進むため、他の消去回路につながったメ
モリセルに未消去のものがあってもこの時点では見つけ
ることができず、そのアドレスにきたときに未消去と判
定され、ようやく消去パルスが印加されるようになって
いた。したがって、未消去のメモリセルのアドレスが異
なるたびに、該当する消去回路のみを用いて消去するの
で、トータルの消去時間が長くなるという問題点があっ
た。

【００２４】本発明は上記課題を解決するためのもので
あって、消去時間を短縮することができる不揮発性半導
体記憶装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】請求項１に記載の不揮発
性半導体記憶装置は、入出力データごとに対応して設け
られたメモリセルアレイブロックを含む不揮発性半導体
記憶装置であって、メモリセルアレイブロックは、複数
のブロックに分割され、上記不揮発性半導体記憶装置
は、消去パルスを出力する消去パルス出力手段と、消去
パルスの数をカウントし、消去パルスの数が消去動作に
使用される高電圧の値に応じて予め設定された初期消去
上限値になったとき、消去ベリファイ動作の許可を指令
するための消去ベリファイイネーブル信号を出力するカ
ウント手段と、消去ベリファイイネーブル信号に応じ
て、消去ベリファイ信号を出力する消去ベリファイ信号
出力手段と、複数のブロックごとに対応して設けられ、
消去ベリファイ信号に応答して、対応するブロック内の
データに対して消去ベリファイを行なう複数の消去ベリ
ファイ手段と、複数のブロックごとに対応して設けら
れ、消去パルスに応じて、対応するブロック内のデータ
を消去する複数の消去手段とを含む。

【００２６】請求項２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
え、上記カウント手段は、直列に接続された複数の分周
カウンタを含み、上記カウント手段は、消去パルスを順
次分周し、消去ベリファイイネーブル信号を出力する。

【００２７】請求項３記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成に加
え、さらに、消去ベリファイイネーブル信号が消去ベリ
ファイ動作の許可を指令していないとき、消去パルスに
応答して消去パルス制御信号を出力し、消去ベリファイ
イネーブル信号が消去ベリファイ動作の許可を指令して
いるとき、消去ベリファイ手段のベリファイ結果に応じ
て消去パルス制御信号を出力する消去パルス制御手段を
含み、上記消去パルス出力手段は、消去パルス制御信号
に応答して消去パルスを出力する。

【００２８】請求項４記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
え、上記カウント手段は、外部から装置内部に供給され
る高電圧のレベルに応じて、初期消去上限値を可変す
る。

【００２９】請求項５記載の不揮発性半導体記憶装置
は、データを記憶するための複数の不揮発性メモリセル
を含むメモリセルアレイと、消去パルスを出力する消去
パルス出力回路と、消去パルスの数が初期消去上限値に
なったとき、消去ベリファイ動作の許可を指令するため
の消去ベリファイイネーブル信号を出力するカウント手
段と、消去ベリファイイネーブル信号に応じて消去ベリ
ファイ信号を出力する消去ベリファイ信号出力手段と、
メモリセルアレイ内のデータに対して消去ベリファイを
行なう消去ベリファイ手段と、消去パルスに応じてメモ
リセルアレイ内のデータを消去する消去手段とを含み、
上記カウント手段は、外部から装置内部に供給され消去
動作に用いられる高電圧のレベルに応じて初期消去上限
値を可変する。

【００３０】請求項６記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成に加
え、上記カウント手段は、直列に接続された複数の分周
カウンタと、高電圧のレベルを検出するレベル検出手段
と、レベル検出手段の検出値に応じて、複数の分周カウ
ンタの中から所定の分周カウンタの出力を消去ベリファ
イイネーブル信号として出力する出力手段とを含む。

【００３１】請求項７記載の不揮発性半導体記憶装置
は、入出力データごとに対応して設けられたメモリセル
アレイブロックを含む不揮発性半導体記憶装置であっ
て、メモリセルアレイブロックは、複数のブロックに分
割され、上記不揮発性半導体記憶装置は、消去パルスを
出力する消去パルス出力手段と、複数のブロックごとに
対応して設けられ、対応するブロック内のデータに対し
消去ベリファイを行なう複数の消去ベリファイ手段と、
複数のブロックごとに対応して設けられ、消去パルスに
応じて対応するブロック内のデータを消去する複数の消
去手段と、消去ベリファイ手段により複数のブロックの
うち１つのブロックのみが未消去と判定されても消去ベ
リファイ手段に消去ベリファイ動作を継続させ、消去ベ
リファイ手段により複数のブロックのすべてが未消去と
判定されたときのみ、消去パルスを制御する消去パルス
制御信号を出力する消去パルス制御手段とを含み、上記
消去パルス出力手段は、消去パルス制御信号に応じて消
去パルスを出力する。

【００３２】請求項８記載の不揮発性半導体記憶装置
は、請求項７記載の不揮発性半導体記憶装置の構成に加
え、さらに、消去パルスをカウントし、消去パルスの数
が初期消去上限値になったとき、通常の消去動作を指令
する指令信号を出力するカウント手段を含み、上記消去
パルス制御手段は、指令信号が通常の消去動作を指令し
ていない状態で、消去ベリファイ手段により複数のブロ
ックのうち１つのブロックのみが未消去と判定されても
消去ベリファイ手段に消去ベリファイ動作を継続させ、
消去ベリファイ手段により複数のブロックのすべてが未
消去と判定されたときのみ、消去パルス制御信号を出力
し、指令信号が通常の消去動作を指令している状態で、
消去ベリファイ手段により複数のブロックのうち１つで
も未消去と判定されたとき、各ブロックごとの消去ベリ
ファイ結果に応じて、消去パルス制御信号を出力する。

【００３３】請求項９記載の不揮発性半導体記憶装置
は、入出力データごとに対応して設けられたメモリセル
アレイブロックを含む不揮発性半導体記憶装置であっ
て、メモリセルアレイブロックは、複数のブロックに分
割され、上記不揮発性半導体記憶装置は、消去パルスを
出力する消去パルス出力回路と、複数のブロックごとに
対応して設けられ、対応するブロック内のデータに対し
て消去ベリファイを行なう複数の消去ベリファイ手段
と、複数のブロックごとに対応して設けられ、消去パル
スに応じて対応するブロックのデータを消去する複数の
消去手段と、複数のブロックのうち消去速度が最も速い
最速消去ブロックを特定する特定手段と、特定手段によ
り特定された最速消去ブロックの消去が完了するまで、
複数の消去ベリファイ手段のうち最速消去ブロックに対
応する消去ベリファイ手段の判定結果のみに応じて、消
去パルス制御信号を出力する消去パルス制御手段とを含
み、上記消去パルス出力手段は、消去パルス制御信号に
応じて、消去パルスを出力する。

【００３４】請求項１０記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置の構成に加
え、上記特定手段は、複数のブロックごとに対応して設
けられた複数の不揮発性記憶素子を含み、複数の不揮発
性記憶素子のうち最速消去ブロックに対応する不揮発性
記憶素子にのみデータが書込まれ、複数の消去ベリファ
イ手段は、所定の制御信号に応じて活性化され、上記消
去パルス制御手段は、複数の不揮発性記憶素子のデータ
と制御信号とに応じて消去ベリファイ手段を活性化させ
る活性化手段を含む。

【００３５】

【作用】請求項１ないし請求項４記載の不揮発性半導体
記憶装置においては、消去パルスの数が初期消去上限値
になったとき消去ベリファイイネーブル信号を出力し、
出力された消去ベリファイイネーブル信号に応答して複
数の消去ベリファイ手段が対応するブロック内のデータ
に対して消去ベリファイ動作を行なうので、消去パルス
の数が初期消去上限値になるまで消去ベリファイ動作が
行なわれず、消去手段による消去動作のみが行なわれ
る。

【００３６】請求項５および請求項６記載の不揮発性半
導体記憶装置においては、外部から供給される高電圧の
レベルに応じて初期消去上限値を可変しているので、高
電圧のレベルに応じて消去動作のみを行なう回数を最適
化することができる。

【００３７】請求項７および請求項８記載の不揮発性半
導体記憶装置においては、複数のブロックのすべてが未
消去と判定されたときにのみ消去パルス制御信号を出力
し、出力した消去パルス制御信号に応じて消去パルスが
出力されているので、複数のブロックすべてが未消去と
判定されるまで消去ベリファイ動作が継続される。

【００３８】請求項９および請求項１０記載の不揮発性
半導体記憶装置においては、最速消去ブロックの消去が
完了するまで、他のブロックに対応した消去ベリファイ
手段の判定結果によらず、最速消去ブロックに対応した
消去ベリファイ手段の判定結果のみに応じて消去パルス
制御信号が出力され、出力された消去パルス制御信号に
応答して消去パルスが出力されているので、最速消去ブ
ロックの消去ベリファイ結果のみに応じて消去動作が行
なわれる。

【００３９】

【実施例】以下、本発明の一実施例の不揮発性半導体記
憶装置であるフラッシュメモリについて図面を参照しな
がら説明する。図１は、本発明の一実施例のフラッシュ
メモリの構成を示すブロック図である。

【００４０】図１を参照して、フラッシュメモリは、ロ
ウアドレスバッファＲＡＢ、ロウデコーダＲＤ、コラム
アドレスバッファＣＡＢ、コラムデコーダＣＤ、消去回
路ＥＣ０ａ〜ＥＣ７ａ、ＥＣ０ｂ〜ＥＣ７ｂ、メモリセ
ルアレイブロックＭＢ０〜ＭＢ７、コラムゲートＣＧ０
ａ〜ＣＧ７ａ、ＣＧ０ｂ〜ＣＧ７ｂ、センスアンプＳＡ
０ａ〜ＳＡ７ａ、ＳＡ０ｂ〜ＳＡ７ｂ、制御回路ＣＣ、
消去パルス発生回路ＥＰＧ、内部タイマＴＭ、消去パル
スカウンタＥＰＣ、消去ベリファイ信号発生回路ＥＢ
Ｇ、消去パルス制御回路ＥＰＣＣ、出力切換回路ＯＳ０
〜ＯＳ７、入出力バッファＩＯＢ０〜ＩＯＢ７を含む。

【００４１】メモリセルアレイブロックＭＢ０〜ＭＢ７
は、入出力データＤ０〜Ｄ７の各々に対応して設けられ
ている。メモリセルアレイブロックＭＢ０〜ＭＢ７の各
々は、２つのブロックＢ０ａ〜Ｂ７ａ、Ｂ０ｂ〜Ｂ７ｂ
に分割されている。ブロックＢ０ａ〜Ｂ７ａ、Ｂ０ｂ〜
Ｂ７ｂの各々に対応して、消去回路ＥＣ０ａ〜ＥＣ７
ａ、ＥＣ０ｂ〜ＥＣ７ｂ、コラムゲートＣＧ０ａ〜ＣＧ
７ａ、ＣＧ０ｂ〜ＣＧ７ｂ、センスアンプＳＡ０ａ〜Ｓ
Ａ７ａ、ＳＡ０ｂ〜ＳＡ７ｂ、がそれぞれ設けられてい
る。また、入出力データＤ０〜Ｄ７の各々に対応して、
入出力切換回路ＯＳ０〜ＯＳ７、入出力バッファＩＯＢ
０〜ＩＯＢ７が設けられている。本実施例では、１つの
メモリセルアレイブロックを２つのブロックに分割した
例を示しているが、他の分割数により分割した場合で
も、分割されたブロックごとに消去回路、コラムゲー
ト、センスアンプを具備するものであれば、本発明を同
様に適用することができる。

【００４２】図１に示すロウアドレスバッファＲＡＢ、
ロウデコーダＲＤ、コラムアドレスバッファＣＡＢ、メ
モリセルアレイブロックＭＢ０〜ＭＢ７、コラムゲート
ＣＧ０ａ〜ＣＧ７ａ、ＣＧ０ｂ〜ＣＧ７ｂ、センスアン
プＳＡ０ａ〜ＳＡ７ａ、ＳＡ０ｂ〜ＳＡ７ｂ、出力切換
回路ＯＳ０〜ＯＳ７、入出力バッファＩＯＢ０〜ＩＯＢ
７は図１９に示す従来のフラッシュメモリと同様の構成
を有し、同様に動作するので、以下詳細な説明を省略す
る。

【００４３】制御回路ＣＣには、外部からオートチップ
消去を指令するオートチップ消去信号ＯＣＥが入力され
る。制御回路ＣＣは、オートチップ消去信号ＯＣＥに応
答して消去動作の開始を指令する消去スタート信号ＣＳ
を消去パルス発生回路ＥＰＧへ出力する。消去パルス発
生回路ＥＰＧには、内部タイマＴＭから所定周期のクロ
ック信号ＣＫが入力される。消去パルス発生回路ＥＰＧ
は、消去スタート信号ＣＳおよびクロック信号ＣＫに応
答して消去パルスＥＰを消去パルス制御回路ＥＰＣＣ、
消去パルスカウンタＥＰＣ、消去ベリファイ信号発生回
路ＥＢＧ、各消去回路ＥＣ０ａ〜ＥＣ７ａ、ＥＣ０ｂ〜
ＥＣ７ｂへ出力する。消去パルスカウンタＥＰＣは、消
去パルスＥＰの数をカウントし、消去パルスＥＰの数が
所定の回数すなわち初期消去上限値を越えた場合、消去
ベリファイイネーブル信号ＢＥおよび消去ベリファイイ
ネーブル信号の反転信号／ＢＥを消去パルス制御回路Ｅ
ＰＣＣおよび消去ベリファイ信号発生回路ＥＢＧへそれ
ぞれ出力する。消去パルス制御回路ＥＰＣＣは、消去パ
ルスＥＰおよび消去ベリファイイネーブル信号ＢＥに応
答して、消去パルス制御信号ＥＣＳを消去パルス発生回
路ＥＰＧへ出力するとともに、消去パルス制御信号ＥＣ
Ｓの反転信号／ＥＣＳをを消去ベリファイ信号発生回路
ＥＢＧへ出力する。消去ベリファイ信号発生回路ＥＢＧ
は、消去パルスＥＰ、消去ベリファイイネーブル信号／
ＢＥ、消去パルス制御信号／ＥＣＳに応答して、消去ベ
リファイ信号ＥＢＳを各センスアンプＳＡ０ａ〜ＳＡ７
ａ、ＳＡ０ｂ〜ＳＡ７ｂへ出力する。

【００４４】各消去回路ＥＣ０ａ〜ＥＣ７ａ、ＥＣ０ｂ
〜ＥＣ７ｂには、対応するセンスアンプＳＡ０ａ〜ＳＡ
７ａ、ＳＡ０ｂ〜ＳＡ７ｂからセンスアンプ出力信号Ｓ
０ａ〜Ｓ７ｂ、Ｓ０ｂ〜Ｓ７ｂが出力される。各消去回
路ＥＣ０ａ〜ＥＣ７ａ、ＥＣ０ｂ〜ＥＣ７ｂは、消去パ
ルスＥＰおよびセンスアンプ出力信号Ｓｉ（ｉ＝１ａ〜
７ａ、１ｂ〜７ｂ）に応答して、対応するブロックＢｉ
の消去動作を行なう。

【００４５】次に、上記のように構成されたフラッシュ
メモリ消去動作およびベリファイ動作について説明す
る。消去動作およびベリファイ動作は、各メモリセルア
レイブロックＭＢ０〜ＭＢ７ごとに実行されるため、以
下の説明では、メモリアレイブロックＭＢ０について消
去動作およびベリファイ動作を説明する。他のメモリセ
ルアレイブロックＭＢ１〜ＭＢ７も以下の説明と同様で
ある。

【００４６】まず、外部からオートチップ消去信号ＯＣ
Ｅが制御回路ＣＣへ入力されると、消去動作の前の書込
動作が完了したとき、消去スタート信号ＣＳが活性化さ
れ、消去パルス発生回路ＥＰＧへ入力される。消去スタ
ート信号ＣＳが入力されると、消去パルス発生回路は、
１回目の消去パルスＥＰを消去ベリファイ信号発生回路
ＥＢＧ、消去パルス制御回路ＥＰＣＣ、消去パルスカウ
ンタＥＰＣおよび２つの消去回路ＥＣ０ａ、ＥＣ０ｂへ
出力される。消去回路ＥＣ０ａおよびＥＣ０ｂは、ブロ
ックＢ０ａおよびＢ０ｂ内のメモリトランジスタのソー
スに入力した消去パルスＥＰを印加し、消去動作が行な
われる。このとき、消去パルスカウンタＥＰＣは、入力
された消去パルスＥＰをカウントし、１回のパルスが発
生したことがカウントされる。

【００４７】１回目の消去が完了すると、従来のフラッ
シュメモリでは、消去動作の完了を受けて、消去ベリフ
ァイ信号がセンスアンプＳＡ０ａおよびＳＡ０ｂに入力
され、消去ベリファイ動作が行なわれる。しかし、本実
施例では、消去パルスカウンタＥＰＣから出力される消
去ベリファイイネーブル信号／ＢＥが消去ベリファイ信
号発生回路ＥＢＧに入力されており、消去パルスＥＰの
数が所定回数に達しなければ、消去ベリファイイネーブ
ル信号／ＢＥは消去ベリファイ動作を許可せず、消去ベ
リファイ信号発生回路ＥＢＧは非活性の状態になってい
る。また、消去パルス制御回路ＥＰＣＣには、消去パル
スカウンタＥＰＣから消去ベリファイイネーブル信号Ｂ
Ｅが入力されており、消去パルスの数が所定回数に達し
ていなければ、消去ベリファイイネーブル信号ＢＥは消
去ベリファイ動作を許可していない。このとき、消去パ
ルス制御回路ＥＰＣＣは、入力した消去パルスＥＰに応
じて、消去パルス発生回路ＥＰＧに次の消去パルスを発
生するように指示する消去パルス制御信号ＥＣＳを出力
する。

【００４８】上記のように、消去ベリファイ動作を行な
わず、消去動作のみを所定回数だけ行ない、消去パルス
発生回路ＥＰＧから出力された消去パルスＥＰの数が所
定回数を超えた場合、消去パルスカウンタＥＰＣから出
力される消去ベリファイイネーブル信号ＢＥ、／ＢＥは
消去ベリファイ動作の許可を指示する。したがって、消
去ベリファイ信号発生回路ＥＢＧが活性化され、消去ベ
リファイ信号ＥＢＳがセンスアンプＳＡ０ａおよびＳＡ
０ｂへ出力される。このとき、センスアンプＳＡ０ａお
よびＳＡ０ｂが活性化され、消去ベリファイ動作を実行
する。すなわち、センスアンプＳＡ０ａおよびＳＡ０ｂ
は、カラムゲートＣＧ０ａおよびＣＧ０ｂを介して、ブ
ロックＢ０ａおよびＢ０ｂ内のデータをベリファイし、
ベリファイ結果をセンスアンプ出力信号Ｓ０ａおよびＳ
０ｂとして消去回路ＥＣ０ａおよびＥＣ０ｂ、および消
去パルス制御回路ＥＰＣＣへ出力する。消去パルス制御
回路ＥＰＣＣは、ベリファイした結果が１ビットでも消
去されていないことを示している場合、消去パルス制御
信号ＥＣＳを消去パルス発生回路ＥＰＧへ出力する。消
去パルス発生回路ＥＰＧは、入力した消去パルス制御信
号ＥＣＳに応答して、消去パルスＥＰを消去回路ＥＣ０
ａおよびＥＣ０ｂへ出力する。消去回路ＥＣ０ａは、セ
ンスアンプ出力信号Ｓ０ａが消去が完了していないこと
を示している場合、入力した消去パルスＥＰをブロック
Ｂ０ａへ出力し、消去動作が行なわれ、消去されている
ことを示している場合、入力した消去パルスＥＰを出力
せず、消去動作は行なわれない。消去回路ＥＣ０ｂも消
去回路ＥＣ０ａと同様に動作する。以上の動作により、
ベリファイした結果がすべてのデータが消去されている
ことを示している場合、消去動作が完了する。

【００４９】次に、図１に示す消去パルス発生回路につ
いてさらに詳細に説明する。図２は、図１に示す消去パ
ルス発生回路の構成を示す回路図である。

【００５０】図２を参照して、消去パルス発生回路は、
ＮＡＮＤ回路Ｇ１〜Ｇ３、インバータＧ４〜Ｇ９、ＮＯ
Ｒ回路Ｇ１０、Ｇ１１を含む。

【００５１】ＮＡＮＤ回路Ｇ１には、内部タイマＴＭか
ら出力されるクロック信号ＣＫが入力される。ＮＡＮＤ
回路Ｇ１は、インバータＧ４と接続される。インバータ
Ｇ４は、インバータＧ５およびＮＯＲ回路Ｇ１０と接続
さる。インバータＧ５はインバータＧ６と接続される。
インバータＧ６はインバータＧ７と接続される。インバ
ータＧ７はＮＯＲ回路Ｇ１０と接続される。ＮＯＲ回路
Ｇ１０はインバータＧ８と接続される。インバータＧ８
はＮＡＮＤ回路Ｇ２と接続される。ＮＡＮＤ回路Ｇ２の
出力端はＮＡＮＤ回路Ｇ３の一方の入力端と接続され
る。ＮＡＮＤ回路Ｇ３の出力端はＮＡＮＤ回路Ｇ２の一
方の入力端と接続される。したがって、ＮＡＮＤ回路Ｇ
２およびＧ３によりラッチ回路が構成される。ＮＯＲ回
路Ｇ１１には、制御回路ＣＣから出力される消去スター
ト信号ＣＳ、および消去パルス制御回路ＥＰＣＣから出
力される消去パルス制御信号ＥＣＳが入力される。ＮＯ
Ｒ回路Ｇ１１の出力端はＮＡＮＤ回路Ｇ３の入力端と接
続される。ＮＡＮＤ回路Ｇ２の出力端はインバータＧ９
と接続される。インバータＧ９はＮＡＮＤ回路Ｇ１の入
力端と接続される。インバータＧ９の出力端から消去パ
ルスＥＰが出力される。

【００５２】次に、上記のように構成された消去パルス
発生回路の動作について説明する。図３は、図２に示す
消去パルス発生回路の動作を説明するためのタイミング
チャートである。

【００５３】図３を参照して、消去スタート信号ＣＳが
“Ｌ”から“Ｈ”レベルに立上がると、ＮＡＮＤ回路Ｇ
２およびＧ３で構成されるラッチ回路の入力ノード（Ｎ
ＯＲ回路Ｇ１１の出力）は、“Ｌ”となり、ラッチ回路
の出力ノード（ＮＡＮＤ回路Ｇ２の出力）は“Ｌ”レベ
ルとなり、消去パルスＥＰは“Ｈ”レベルになる。この
とき、クロック信号ＣＫが所定時間（約１０ｍｓ）経過
した後、“Ｈ”から“Ｌ”に立下がると、ラッチ回路の
もう一方の入力ノード（インバータＧ８の出力）が
“Ｌ”になり、ラッチ回路の出力が反転し、消去パルス
ＥＰは、“Ｌ”レベルになる。以上の動作により、消去
パルスＥＰが１パルス出力される。また、上記と同様
に、消去パルス制御回路から出力される消去パルス制御
信号ＥＣＳが“Ｌ”から“Ｈ”に立上がると（消去パル
スＥＰが所定回数出力されていない場合）、消去パルス
ＥＰが１パルス出力される。以上の動作により、消去パ
ルス発生回路は、消去スタート信号ＣＳに応答して最初
の消去パルスＥＰを１回出力し、以降、消去パルスＥＰ
の数が所定回数に満たない場合、消去パルス制御信号Ｅ
ＣＳに応答して消去パルスＥＰを出力する。

【００５４】次に、図１に示す消去パルスカウンタにつ
いてさらに詳細に説明する。図４は、図１に示す消去パ
ルスカウンタの構成を示すブロック図である。

【００５５】図４を参照して、消去パルスカウンタは、
カウンタＣ１〜Ｃｎ、インバータＧ１５を含む。カウン
タＣ１には、消去パルスＥＰが入力されるとともに、イ
ンバータＧ１５を介して消去パルスＥＰの反転信号／Ｅ
Ｐが入力される。カウンタＣ１は、入力した消去パルス
ＥＰを分周し、互いに相補な出力信号をカウンタＣ２へ
出力する。カウンタＣ２は、入力した相補信号を分周
し、分周した相補信号を出力する。以降同様にカウンタ
Ｃ３〜Ｃｎが動作し、最終的に、消去パルスＥＰを２ⁿ
分の１に分周した消去ベリファイイネーブル信号ＢＥお
よび／ＢＥが出力される。

【００５６】次に、図４に示すカウンタについてさらに
詳細に説明する。図５は、図４に示すカウンタの構成を
示す回路図である。すなわち、図４に示す消去パルスカ
ウンタは、図５に示すカウンタがＮ個直流に接続され構
成される。

【００５７】図５を参照して、カウンタは、ＰＭＯＳト
ランジスタＱ１〜Ｑ４、ＮＭＯＳトランジスタＱ５〜Ｑ
８、インバータＧ２１、Ｇ２２、ＮＡＮＤ回路Ｇ２３、
Ｇ２４を含む。また、入力信号ＩＮは消去パルスＥＰま
たは前段のカウンタの出力信号であり、入力信号／ＩＮ
は入力信号ＩＮの反転信号であり、制御信号ＣＥＮはカ
ウンタの活性または非活性を制御する信号であり、
“Ｌ”レベルでカウンタが非活性となり、“Ｈ”レベル
でカウンタが活性状態となる。

【００５８】入力信号ＩＮは、ＮＭＯＳトランジスタＱ
５およびＱ８、ＰＭＯＳトランジスタＱ２およびＱ３の
各ゲートへ入力される。入力信号／ＩＮは、ＰＭＯＳト
ランジスタＱ１およびＱ４、ＮＭＯＳトランジスタＱ６
およびＱ７の各ゲートへ入力される。制御信号ＣＥＮは
ＮＭＯＳ回路２３およびＧ２４へ入力される。ＰＭＯＳ
トランジスタＱ１およびＮＭＯＳトランジスタＱ５は、
インバータＧ２１、およびＰＭＯＳトランジスタＱ２お
よびＮＭＯＳトランジスタＱ６と接続される。インバー
タＧ２１は、ＮＡＮＤ回路Ｇ２３、およびＰＭＯＳトラ
ンジスタＱ３およびＮＭＯＳトランジスタＱ７と接続さ
れる。ＮＡＮＤ回路Ｇ２３は、ＰＭＯＳトランジスタＱ
２およびＮＭＯＳトランジスタＱ６と接続される。ＰＭ
ＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ７
は、ＮＡＮＤ回路Ｇ２４、およびＰＭＯＳトランジスタ
Ｑ４およびＮＭＯＳトランジスタＱ８と接続される。Ｐ
ＭＯＳトランジスタＱ４およびＮＭＯＳトランジスタＱ
８は、ＰＭＯＳトランジスタＱ８およびＮＭＯＳトラン
ジスタＱ５と接続される。ＮＡＮＤ回路Ｇ２４は、出力
信号ＯＵＴを出力するとともに、インバータＧ２２を介
して出力信号ＯＵＴの反転信号／ＯＵＴを出力する。

【００５９】次に、図５に示すカウンタの動作について
説明する。図６は、図５に示すカウンタの動作を説明す
るためのタイミングチャートである。

【００６０】図６を参照して、カウンタは、制御信号Ｃ
ＥＮが“Ｌ”から“Ｈ”に立上がると、活性化される。
つまり、入力信号ＩＮ、／ＩＮを２分の１分周した出力
信号ＯＵＴ、／ＯＵＴを出力する。上記の動作が各カウ
ンタにおいて行なわれ、図４に示す消去パルスカウンタ
は、消去パルスＥＰを２ⁿ 分の１に分周した消去ベリフ
ァイイネーブル信号ＢＥ、／ＢＥを出力する。すなわ
ち、消去パルスＥＰが２ ⁿ 回出力されると、消去ベリフ
ァイイネーブル信号ＢＥは“Ｌ”から“Ｈ”へ立上が
り、消去ベリファイイネーブル信号／ＢＥは“Ｈ”から
“Ｌ”へ立下がる。したがって、消去ベリファイイネー
ブル信号ＢＥは、“Ｈ”の状態のとき消去ベリファイ動
作を許可し、消去ベリファイイネーブル信号／ＢＥは、
“Ｌ”のとき消去ベリファイ動作を許可する。

【００６１】次に、図１に示す消去ベリファイ信号発生
回路についてさらに詳細に説明する。図７は、図１に示
す消去ベリファイ信号発生回路の構成を示す回路図であ
る。

【００６２】図７を参照して、消去ベリファイ信号発生
回路は、インバータＧ３１〜Ｇ３６、ＮＯＲ回路Ｇ３
７、Ｇ３８、ＮＡＮＤ回路Ｇ３９、Ｇ４０を含む。

【００６３】インバータＧ３１およびＮＯＲ回路Ｇ３７
には消去パルスＥＰが入力される。インバータＧ３１は
インバータＧ３２と出力される。インバータＧ３２はイ
ンバータＧ３３と接続される。インバータＧ３３はＮＯ
Ｒ回路Ｇ３７と接続される。ＮＯＲ回路Ｇ３７はインバ
ータＧ３４と接続される。インバータＧ３４はＮＡＮＤ
回路Ｇ３９と接続される。ＮＡＮＤ回路Ｇ３９の出力端
はＮＡＮＤ回路Ｇ４０の入力端と接続される。ＮＡＮＤ
回路Ｇ４０の出力端は、ＮＡＮＤ回路Ｇ３９の入力端と
接続される。ＮＡＮＤ回路Ｇ４０の他方の入力端には消
去パルス制御回路ＥＰＣＣから出力される消去パルス制
御信号／ＥＣＳが入力される。ＮＡＮＤ回路Ｇ３９およ
びＧ４０は上記の接続によりラッチ回路を構成する。Ｎ
ＯＲ回路Ｇ３８には、消去ベリファイイネーブル信号／
ＢＥおよびＮＡＮＤ回路Ｇ４０の出力信号が入力され
る。ＮＯＲ回路Ｇ３８はインバータＧ３５と接続され
る。インバータＧ３５はインバータＧ３６と接続され
る。インバータＧ３６は消去ベリファイ信号ＥＢＳを出
力する。

【００６４】次に、上記のように構成された消去ベリフ
ァイ信号発生回路の動作について説明する。図８は、図
７に示す消去ベリファイ信号発生回路の動作を説明する
ためのタイミングチャートである。

【００６５】図８を参照して、消去ベリファイイネーブ
ル信号／ＢＥが“Ｈ”の状態にあるとき、すなわち、消
去ベリファイ動作が許可されていないとき、消去ベリフ
ァイ信号ＥＢＳは“Ｌ”の状態にあり、消去ベリファイ
動作は行なわれない。次に、消去ベリファイイネーブル
信号／ＢＥが“Ｈ”から“Ｌ”に立下がり、消去パルス
ＥＰが“Ｈ”から“Ｌ”に立下がると、インバータＧ３
４から“Ｌ”のパルスが出力され、ＮＡＮＤ回路Ｇ３９
およびＧ４０で構成されるラッチ回路にラッチされ、消
去ベリファイ信号ＥＢＳが“Ｌ”から“Ｈ”へ立上が
る。次に、消去パルス制御信号／ＥＣＳが次の消去動作
を指令するため“Ｈ”から“Ｌ”に立下がると、ラッチ
回路が出力信号を反転させ、消去ベリファイ信号ＥＢＳ
が“Ｈ”から“Ｌ”に立下がる。以上の動作により、消
去ベリファイイネーブル信号／ＢＥが“Ｌ”のとき、消
去パルスＥＰおよび消去パルス制御信号／ＥＣＳに応答
して、消去ベリファイ信号ＥＢＳが“Ｈ”の状態で出力
され、消去ベリファイ動作が行なわれる。

【００６６】次に、図１に示す消去パルス制御回路につ
いてさらに詳細に説明する。図９は、図１に示す消去パ
ルス制御回路の構成を示す回路図である。

【００６７】図９を参照して、消去パルス制御回路は、
インバータＧ４１〜Ｇ４６、Ｇ４ａ〜Ｇ４ｂ、ＮＯＲ回
路Ｇ４７〜Ｇ４９、ＯＲ回路Ｇ５０を含む。

【００６８】インバータＧ４１およびＮＯＲ回路Ｇ４７
には消去パルスＥＰが入力される。インバータＧ４１は
インバータＧ４２と接続される。インバータＧ４２はイ
ンバータＧ４３と接続される。インバータＧ４３はＮＯ
Ｒ回路Ｇ４７と接続される。ＮＯＲ回路Ｇ４７はインバ
ータＧ４４と接続される。インバータＧ４４はＮＯＲ回
路Ｇ４８と接続される。ＮＯＲ回路Ｇ４８には、消去ベ
リファイイネーブル信号ＢＥが入力される。ＮＯＲ回路
Ｇ４８はＮＯＲ回路Ｇ４９と接続される。インバータＧ
０ａ〜Ｇ７ｂには、センスアンプＳＡ０ａ〜ＳＡ７ａ、
ＳＡ０ｂ〜ＳＡ７ｂから出力されるセンスアンプ出力信
号Ｓｉが入力される。インバータＧ０ａ〜Ｇ７ｂはＯＲ
回路Ｇ５０と接続される。ＯＲ回路Ｇ５０からベリファ
イ結果信号ＢＳがＮＯＲ回路Ｇ４９へ入力される。ここ
で、ベリファイ結果信号ＢＳは、センスアンプ出力信号
Ｓｉのうち１つの信号でも消去動作が完了していないこ
とを示す場合（“Ｌ”の状態）のとき、“Ｈ”で出力さ
れる信号である。すなわち、消去パルスが印加され消去
ベリファイが行なわれた後、さらに再消去が必要な場合
“Ｈ”の状態で出力され、再消去が不要の場合“Ｌ”で
出力される信号である。ＮＯＲ回路Ｇ４９はＧ４５と接
続される。インバータＧ４５は消去パルス制御信号ＥＣ
Ｓを出力するとともに、インバータＧ４６を介して消去
パルス制御信号ＥＣＳの反転信号／ＥＣＳを出力する。

【００６９】次に、上記のように構成された消去パルス
制御回路の動作について説明する。図１０は、図９に示
す消去パルス制御回路の動作を説明するためのタイミン
グチャートである。

【００７０】図１０を参照して、消去ベリファイイネー
ブル信号が“Ｌ”にあるとき、すなわち、消去ベリファ
イ動作が許可されていないとき、消去パルスＥＰが
“Ｈ”から“Ｌ”に立下がると、消去パルス制御信号Ｅ
ＣＳが“Ｈ”の状態で１パルス出力される。次に、消去
ベリファイイネーブル信号ＢＥが“Ｈ”の状態にあると
き、すなわち、消去ベリファイ動作が許可されていると
き、センスアンプ出力信号Ｓｉのうち１つの信号でも再
消去が必要であることを示している場合、ベリファイ結
果信号ＢＳが“Ｈ”で出力され、消去パルス制御信号Ｅ
ＣＳが“Ｈ”の状態で１パルス出力される。すなわち、
消去パルスカウンタＥＰＣの消去パルスのカウント数が
所定の数を超え、消去ベリファイイネーブル信号ＢＥが
消去ベリファイ動作を許可したとき、センスアンプ出力
信号Ｓｉが有効となり、消去パルス制御信号／ＥＣＳ
は、再消去が必要な場合は消去パルス制御信号ＥＣＳが
“Ｈ”で出力され、再消去が不要の場合は“Ｌ”で出力
される。

【００７１】次に、上記のように構成されたフラッシュ
メモリの消去時間の短縮の効果について説明する。図１
１は、図１に示すフラッシュメモリの消去時間の短縮の
効果を説明するための図である。

【００７２】図１１の（ａ）は図１９に示す従来のフラ
ッシュメモリの消去動作を示しており、（ｂ）は図１に
示すフラッシュメモリの消去動作を示している。図１９
に示す従来のフラッシュメモリでは、図１１の（ａ）に
示すように、最初の消去動作ＥＣ１が行なわれた後、ベ
リファイ動作ＢＣ１が行なわれる。以降同様に消去動作
およびベリファイ動作が順次繰り返される。また、この
とき、消去パルスの印加回数の増加に伴いパスするビッ
トが増え、ベリファイ時間が長くなっている。

【００７３】一方、図１に示すフラッシュメモリでは、
たとえば、消去パルスカウンタのカウント数すなわち初
期消去上限値を２回と設定すると、図１１（ｂ）に示す
ように、２回の消去動作ＥＣ１およびＥＣ２のみが続け
て実行され、次に、３回目の消去動作ＥＣ３が実行され
る。各消去動作の間にはベリファイ動作は行なわれな
い。３回目の消去動作ＥＴ３が終了した後、１回目のベ
リファイ動作ＢＣ１が行なわれる。以降完全に消去され
るまで消去動作およびベリファイ動作が繰り返される。
したがって、本実施例のフラッシュメモリでは、消去時
間が２回のベリファイ動作分だけ短縮される。上記説明
では、消去パルスカウンタＥＰＣがカウントするカウン
ト値を２回として説明したが、この数は、消去動作に使
用される外部から供給される高電圧の値等に応じて任意
の値に設定することができる。

【００７４】次に、図１に示す消去パルスカウンタの第
２の具体例について説明する。図１２は、図１に示す消
去パルスカウンタの第２の具体例の構成を示す図であ
る。図１２に示す消去パルスカウンタは、外部から供給
される高電圧ＶＰＰのレベルに応じて消去動作のみを行
なう初期消去上限値を可変し、可変した初期消去上限値
に応じて消去ベリファイイネーブル信号ＥＥを出力する
ものである。

【００７５】図１２を参照して、消去パルスカウンタ
は、ＰＭＯＳトランジスタＱ１１〜Ｑ１５、ＮＭＯＳト
ランジスタＱ１６〜Ｑ２２、インバータＧ５１〜Ｇ５
７、ＡＮＤ回路Ｇ５８〜Ｇ６０、カウンタＣ１〜Ｃｎを
含む。

【００７６】ＮＭＯＳトランジスタＱ１７のゲートに
は、消去動作時に外部から与えられる高電圧ＶＰＰが入
力される。ＮＭＯＳトランジスタＱ１７の一端は接地電
位を受け、他端はＮＭＯＳトランジスタＱ１６の一端と
インバータＧ５１と接続される。ＮＭＯＳトランジスタ
Ｑ１６の他端はＰＭＯＳトランジスタＱ１１の一端と接
続され、そのゲートはＮＭＯＳトランジスタＱ１６とＰ
ＭＯＳトランジスタＱ１１との接続点と接続される。Ｐ
ＭＯＳトランジスタＱ１１の他端は電源電位Ｖ_CCを受
け、そのゲートは接地電位を受ける。また、ＮＭＯＳト
ランジスタＱ１７は、高電圧ＶＰＰのレベルが１２．６
Ｖより大きくなったときオン状態になるようにそのゲー
ト幅等が設定されている。上記の構成により、高電圧Ｖ
ＰＰが１２．６Ｖより大きくなったとき、ＮＭＯＳトラ
ンジスタＱ１７がオンし、インバータＧ５１から“Ｈ”
の信号が出力され、高電圧ＶＰＰが１２．６Ｖ以下のと
き“Ｌ”の信号が出力される。

【００７７】ＰＭＯＳトランジスタ１２、ＮＭＯＳトラ
ンジスタＱ１８およびＱ１９、インバータＧ５３も上記
と同様に構成され、ＮＭＯＳトランジスタＱ１９は、高
電圧ＶＰＰが１１．３Ｖより大きいときオンするように
そのゲート幅等が設定されている。したがって、高電圧
ＶＰＰが１１．３Ｖより大きいときインバータＧ５３は
“Ｈ”の信号を出力し、１１．３Ｖ以下のとき“Ｌ”の
信号を出力する。

【００７８】インバータＧ５１は、ＡＮＤ回路Ｇ５８と
接続される。また、インバータＧ５１は、インバータＧ
５２を介してＡＮＤ回路Ｇ５９およびＧ６０と接続され
る。インバータＧ５３は、ＡＮＤ回路Ｇ５８およびＧ５
９と接続される。また、インバータＧ５３は、インバー
タＧ５４を介してＡＮＤ回路Ｇ６０と接続される。ＡＮ
Ｄ回路Ｇ５８は、ＰＭＯＳトランジスタＱ２０のゲート
と接続され、さらに、インバータＧ５５を介してＰＭＯ
ＳトランジスタＱ１３のゲートと接続される。ＡＮＤ回
路Ｇ５９は、ＮＭＯＳトランジスタＱ２１のゲートと接
続され、さらに、インバータＧ５６を介してＰＭＯＳト
ランジスタＱ１４のゲートと接続される。ＡＮＤ回路Ｇ
６０は、ＮＭＯＳトランジスタＱ２２のゲートと接続さ
れ、さらに、インバータＧ５７を介してＰＭＯＳトラン
ジスタＱ１５のゲートと接続される。

【００７９】カウンタＣｎ−２の出力は、ＰＭＯＳトラ
ンジスタＱ１３およびＮＭＯＳトランジスタＱ２０で構
成されるトランスミッションゲートを介して消去ベリフ
ァイイネーブル信号ＢＥとして出力される。カウンタＣ
ｎ−１の出力は、ＰＭＯＳトランジスタＱ１４およびＮ
ＭＯＳトランジスタＱ２１から構成されるトランスミッ
ションゲートを介して消去ベリファイイネーブル信号／
ＢＥとして出力される。カウンタＣｎの出力は、ＰＭＯ
ＳトランジスタＱ１５およびＮＭＯＳトランジスタＱ２
２から構成されるトランスミッションゲートを介して消
去ベリファイイネーブル信号ＢＥとして出力される。各
カウンタＣ１〜Ｃｎは、直列に接続される。

【００８０】上記の構成により、ＶＰＰ＞１２．６Ｖの
とき、ＰＭＯＳトランジスタＱ１３およびＮＭＯＳトラ
ンジスタＱ２０がオンし、カウンタＣｎ−２の出力が消
去ベリファイイネーブル信号ＢＥとして出力される。ま
た、１２．６≧ＶＰＰ＞１１．２Ｖのとき、ＰＭＯＳト
ランジスタＱ１４およびＮＭＯＳトランジスタＱ２１が
オンし、カウンタＣｎ−１の出力信号が消去ベリファイ
イネーブル信号ＢＥとして出力される。さらに、１１．
３Ｖ＞ＶＰＰのとき、ＰＭＯＳトランジスタＱ１５およ
びＮＭＯＳトランジスタＱ２２がオンし、カウンタＣｎ
の出力が消去ベリファイイネーブル信号ＢＥとして出力
される。以上の動作により、高電圧ＶＰＰの値に応じ
て、カウンタの出力を切換えることがき、消去ベリファ
イイネーブル信号ＢＥが消去ベリファイを許可する消去
パルスカウンタのカウント数すなわち初期消去上限値を
可変することが可能となる。

【００８１】たとえば、カウンタとして４段のカウンタ
を用い、各カウンタに図５に示す分周カウンタを用いた
場合、ＶＰＰ＞１２．６Ｖのとき消去パルスが４回カウ
ントされた後、消去ベリファイイネーブル信号ＢＥが消
去ベリファイ許可の状態（“Ｈ”の状態）で出力され、
１２．６Ｖ≧ＶＰＰ＞１１．３Ｖのとき、消去パルスＥ
Ｐを８回カウントした後、消去ベリファイイネーブル信
号ＢＥが消去ベリファイ動作を許可する状態で出力さ
れ、１１．３Ｖ≧ＶＰＰのとき、消去パルスが１６回カ
ウントされた後、消去ベリファイイネーブル信号ＢＥが
“Ｈ”の状態で出力される。

【００８２】フラッシュメモリの場合、完全にメモリセ
ルを消去するために必要な消去パルスの数は、外部から
供給される高電圧ＶＰＰのレベルにより変化する。すな
わち、高電圧ＶＰＰが高い場合は、必要な消去パルスの
数は少なく、高電圧ＶＰＰのレベルが低い場合は消去パ
ルスの数は多くなる。したがって、上記の消去パルスカ
ウンタを図１に示すフラッシュメモリに適用することに
より、高電圧ＶＰＰのレベルに応じて消去ベリファイ動
作を行なわず消去動作のみを行なう初期消去の回数を可
変することができるので、無駄な消去動作がなくなり、
消去時間をさらに短縮することが可能となる。

【００８３】また、上記実施例では、３つのカウンタの
出力を高電圧ＶＰＰのレベルに応じて選択的に出力した
が、任意の消去パルスのカウント数に応じて消去ベリフ
ァイイネーブル信号ＢＥを出力するようにしてもよい
し、高電圧ＶＰＰのレベルをさらに他の複数の範囲に分
割し、各範囲に応じて初期消去上限値を可変するように
してもよい。

【００８４】次に、本発明の第２の実施例のフラッシュ
メモリについて図面を参照しながら説明する。図１３
は、本発明の第２の実施例のフラッシュメモリの構成を
示すブロック図である。図１３に示すフラッシュメモリ
と図１に示すフラッシュメモリとで異なる点は、消去ベ
リファイ信号発生回路、消去パルス制御回路、および消
去パルスカウンタが変更された点であり、その他の点は
図１に示すフラッシュメモリと同一であるので、同一部
分には同一符号を付し以下その説明を省略する。

【００８５】消去パルスカウンタＥＰＣａは、入力した
消去パルスＥＰを所定回数すなわち初期消去上限値だけ
カウントし、消去パルスＥＰが所定回数を超えたとき、
消去ベリファイイネーブル信号ＢＥを消去パルス制御回
路ＥＰＣＣａへ出力する。消去パルス制御信号ＥＰＣＣ
ａは、消去パルスＥＰおよび消去パルスイネーブル信号
ＢＥに応答して消去パルス制御信号ＥＣＳを消去パルス
発生回路ＥＰＧへ出力する。消去ベリファイ信号発生回
路ＥＢＧａは、消去パルスＥＰに応答して消去ベリファ
イ信号ＥＢＳを各センスアンプＳＡ０ａ〜ＳＡ７ａ、Ｓ
Ａ０ｂ〜ＳＡ７ｂへ出力する。

【００８６】次に、上記のように構成されたフラッシュ
メモリの消去動作および消去ベリファイ動作について説
明する。以下の説明では、メモリセルアレイブロックＭ
Ｂ０を消去する場合について説明する。他のメモリアレ
イブロックＭＢ０〜ＭＢ７を消去する場合も下記と同様
の動作である。

【００８７】まず、オートチップ消去信号ＯＣＥが入力
され、制御回路ＣＣから消去スタート信号ＣＳが消去パ
ルス発生回路ＥＰＧへ入力される。消去パルス発生回路
ＥＰＧは、消去スタート信号ＣＳおよび内部タイマＴＭ
から出力されるクロック信号ＣＫに応答して最初の消去
パルスＥＰを、消去回路ＥＣ０ａおよびＥＣ０ｂ、消去
ベリファイ信号発生回路ＥＢＧａ、消去パルス制御回路
ＥＰＣＣａ、消去パルスカウンタＥＰＣａへ出力する。
消去パルスＥＰを受けた消去回路ＥＣ０ａおよびＥＣ０
ｂは、ブロックＢ０ａおよびＢ０ｂの消去を行なう。

【００８８】消去後、ブロックＢ０ａおよびＢ０ｂのデ
ータがコラムゲートＣＧ０ａおよびＣＧ０ｂを介してセ
ンスアンプＳＡ０ａおよびＳＡ０ｂへ出力され、消去ベ
リファイ動作が行なわれる。センスアンプＳＡ０ａおよ
びＳＡ０ｂは、消去ベリファイ結果してセンスアンプ出
力信号Ｓ０ａおよびＳ０ｂを消去パルス制御回路ＥＰＣ
Ｃａへ出力する。消去パルス制御回路ＥＰＣＣａは、セ
ンスアンプ出力信号Ｓ０ａおよびＳ０ｂにより各ブロッ
クＢ０ａ、Ｂ０ｂの消去状態を検知し、すべてのブロッ
クにおいて未消去と判定された場合にのみ消去パルス制
御信号ＥＣＳを出力する。したがって、各ブロックＢ０
ａ、Ｂ０ｂにおいて未消去のメモリセルが検出された場
合でも、すべてのブロックにおいて未消去と判定される
までアドレスが順次進められ消去ベリファイ動作が継続
される。

【００８９】次に、消去パルス発生回路ＥＰＧは、入力
した消去パルス制御信号に応じて次の消去パルスＥＰを
上記と同様に出力し、同様の動作が繰り返される。した
がって、本実施例のフラッシュメモリでは、消去を行な
うすべてのブロックにおいて、未消去と判定された場合
にのみ次の消去パルスを印加するようにしているため、
１つのブロックのみが未消去と判定されても、アドレス
が順次進められ消去ベリファイ動作が継続される。した
がって、消去動作において無駄な消去パルスが印加され
ることがなくなり、消去時間を短縮することができる。

【００９０】また、消去パルス制御信号ＥＰＣＣａに
は、消去パルスカウンタＥＰＣａから消去ベリファイイ
ネーブル信号ＢＥが入力されている。消去ベリファイイ
ネーブル信号ＢＥは、図１に示すフラッシュメモリと同
様に、消去パルス発生回路ＥＰＧから出力される消去パ
ルスＥＰの数が所定回数を超えたとき、“Ｈ”で出力さ
れる信号である。消去パルス制御回路ＥＰＣＣａは、消
去ベリファイイネーブル信号ＢＥが“Ｌ”のときすなわ
ち、消去パルスＥＰが所定回数を超えていない場合、上
記の動作を継続するが、消去ベリファイイネーブル信号
ＢＥが“Ｈ”になったとき、すなわち、消去パルスＥＰ
が所定回数を超えた場合、消去パルス制御回路ＥＰＣＣ
ａは上記動作を停止し、センスアンプＳＡ０ａおよびＳ
Ａ０ｂのうち１つでも未消去を示す消去ベリファイ結果
を出力した場合、消去パルス制御信号ＥＣＳを出力す
る。消去パルス制御信号ＣＣＳに応答して、消去パルス
発生回路ＥＰＧは次の消去パルスＥＰを出力し消去動作
が実行される。

【００９１】上記の動作により、消去パルスの数が所定
の初期消去上限値を超えるまでは、すべてのブロックに
おいて未消去と判断された場合にのみ消去パルスが印加
され、所定の初期消去上限値を超えた場合各ブロックご
との消去ベリファイ結果に応じて消去動作を行なうこと
ができる。したがって、無駄な消去パルスが発生される
ことがなく、消去時間を短縮することが可能となる。

【００９２】なお、図１３に示す消去ベリファイ信号発
生回路ＥＢＧａは、図１に示す消去ベリファイ信号発生
回路ＥＢＧとほぼ同様の構成を有し、消去パルスＥＰに
応じて消去ベリファイ信号ＥＰＳを出力する回路であ
り、また、消去パルスカウンタＥＰＣａは、図１に示す
消去パルスカウンタＥＰＣと同様の構成を有し、消去ベ
リファイイネーブル信号ＢＥのみを出力する回路である
ため、詳細な説明は省略する。

【００９３】次に、図１３に示す消去パルス制御回路Ｅ
ＰＣＣａについてさらに詳細に説明する。図１４は、図
１３に示す消去パルス制御信号の構成を示す回路図であ
る。

【００９４】図１４を参照して、消去パルス制御信号
は、インバータＧ６１〜Ｇ６８、ＮＯＲ回路Ｇ６９〜Ｇ
７３を含む。

【００９５】インバータＧ６１およびＮＯＲ回路Ｇ６９
には消去パルスＥＰが入力される。インバータＧ６１は
インバータＧ６２と接続される。インバータＧ６２はイ
ンバータＧ６３と接続される。インバータＧ６３はＮＯ
Ｒ回路Ｇ６９と接続される。ＮＯＲ回路Ｇ６９はインバ
ータＧ６４と接続される。インバータＧ６４はインバー
タＧ６５と接続される。インバータＧ６５はＮＯＲ回路
Ｇ７０と接続される。

【００９６】ＮＯＲ回路Ｇ７１には、複数のセンスアン
プ出力信号Ｓｉおよび消去ベリファイイネーブル信号Ｂ
Ｅが入力される。ＮＯＲ回路Ｇ７２は、センスアンプ出
力信号Ｓｉの反転信号／Ｓｉおよび消去ベリファイイネ
ーブル信号ＢＥの反転信号／ＢＥが同様に入力される。
ＮＯＲ回路Ｇ７２はインバータＧ６８と接続される。イ
ンバータＧ６８およびＮＯＲ回路Ｇ７１は、ＮＯＲ回路
Ｇ７３と接続される。ＮＯＲ回路Ｇ７３はインバータＧ
６７と接続される。インバータＧ６７はＮＯＲ回路Ｇ７
０と接続される。ＮＯＲ回路Ｇ７０はインバータＧ６６
と接続される。インバータＧ６６は消去パルス制御信号
ＥＣＳを出力する。

【００９７】次に、上記のように構成された消去パルス
制御回路の動作について説明する。消去パルスイネーブ
ル信号ＢＥが“Ｌ”のとき、すなわち、消去パルスの数
が所定の初期消去上限値に達していないとき、複数のセ
ンスアンプ出力信号Ｓｉがすべて“Ｌ”のとき、すなわ
ち、すべてのブロックにおいて未消去と判定されたとき
にのみ、消去パルス制御信号ＥＣＳが“Ｈ”の状態で出
力される。一方、消去パルスの数が初期消去上限値に達
した場合、消去ベリファイイネーブル信号ＢＥは“Ｈ”
になり、複数のセンスアンプ出力信号Ｓｉのうち１つで
も“Ｌ”の状態、すなわち、１つのブロックでも未消去
と判定された場合、消去パルス制御信号は“Ｈ”の状態
で１パルス出力される。上記の動作により、消去パルス
の数が初期消去上限値に満たず、かつ、すべてのブロッ
クにおいて未消去と判定された場合にのみ消去パルス制
御信号ＥＣＳが出力され、初期上限値に達した後は、複
数のブロックのうち１つでも未消去と判定された場合消
去パルス制御信号ＥＣＳが出力される。

【００９８】次に、本発明の第３の実施例のフラッシュ
メモリについて図面を参照しながら説明する。図１５
は、本発明の第３の実施例のフラッシュメモリの構成を
示すブロック図である。図１５に示すフラッシュメモリ
と図１に示すフラッシュメモリとで異なる点は、センス
アンプが後述するセンスアンプ部ＳＰ０ａ〜ＳＰ７ａ、
ＳＰ０ｂ〜ＳＰ７ｂに変更された点であり、その他の点
は図１に示すフラッシュメモリと同一であるので、同一
部分には同一符号を付し以下の説明を省略する。

【００９９】図１５に示すフラッシュメモリでは、各セ
ンスアンプ部ＳＰ０ａ〜ＳＰ７ａ、ＳＰ０ｂ〜ＳＰ７ｂ
ごとに不揮発性メモリ素子を具備している。チップの製
造が完了し、チップテストを行なう段階において、たと
えば、メモリセルアレイブロックＭＢ０の場合、各ブロ
ックＢ０ａ、Ｂ０ｂごとに消去スピードを測定し、最も
消去スピードの速いブロックに対応している不揮発性メ
モリ素子にのみデータの書込を行なう。各センスアンプ
部ＳＰ０ａ、ＳＰ０ｂでは、不揮発性メモリ素子のデー
タに応じて、活性化時、すなわち、最も消去スピードの
速い最速消去ブロックに対応しているセンスアンプ部の
みが消去ベリファイ結果を消去パルス制御回路ＥＰＣＣ
へ出力する。消去パルス制御回路ＥＰＣＣは、最速消去
ブロックの消去が完了するまで、最速消去ブロックに対
応したセンスアンプ部から出力される消去ベリファイ結
果のみに応じて消去パルス制御信号ＥＣＳを出力する。
通常、最速消去ブロックの消去が完了するまで、他のブ
ロックは消去が完了するはずがなく、最速消去ブロック
のみの消去ベリファイ結果に応じて消去動作を継続する
ことにより、全ブロックに対して消去ベリファイ動作を
行なう必要がなく、消去時間を短縮することができる。

【０１００】また、本実施例では、消去パルスカウンタ
ＥＰＣから消去ベリファイイネーブル信号ＢＥが消去パ
ルス制御回路ＥＰＣＣに入力されており、消去パルスの
数が初期消去上限値に達するまでは、図１に示すフラッ
シュメモリと同様に、消去ベリファイを行なわず消去パ
ルスのみを印加し続け、消去パルスの数が初期消去上限
値を超えた場合に、上記の最速消去ブロックの消去ベリ
ファイ結果による消去動作を行なっているので、さらに
消去時間を短縮することができる。

【０１０１】次に、図１５に示すセンスアンプ部につい
てさらに詳細に説明する。図１６は、図１５に示すセン
スアンプ部の構成を示す図である。

【０１０２】図１６を参照して、センスアンプ部は、セ
ンスアンプ制御回路ＳＡＣＣ、アドレス検出回路ＡＣ、
不揮発性メモリ素子ＭＣ、センスアンプＳＡＣ、スイッ
チＳＷ１、ＮＯＲゲートＧ８１、インバータＧ８２を含
む。センスアンプ回路ＳＡＣは、インバータＧ８３、Ｐ
ＭＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３
２を含む。

【０１０３】スイッチＳＷ１の一端は接地電位ＧＮＤと
接続され、他端は不揮発性メモリ素子ＭＣと接続され
る。スイッチＳＷ１は、アドレス検出信号ＡＣから出力
される制御信号に応じてＮＯＲ回路Ｇ８１の一方の出力
側を接地電位ＧＮＤまたは不揮発性メモリ素子ＭＣと接
続する。センスアンプ制御回路ＳＡＣＣは、センスアン
プ制御信号をＮＯＲ回路Ｇ８１へ出力する。ＮＯＲ回路
Ｇ８１はインバータＧ８２と接続される。インバータＧ
８２はＰＭＯＳトランジスタＱ３１のゲートと接続され
る。ＰＭＯＳトランジスタＱ３１の一端は電源電圧Ｖ_CC
と接続され、他端はＮＭＯＳトランジスタＱ３２と接続
さる。ＮＭＯＳトランジスタＱ３２の他端には、コラム
ゲートＣＧから出力されるデータ信号が入力される。イ
ンバータＧ８３の出力端はＮＭＯＳトランジスタＱ３２
のゲートと接続され、入力端はＮＭＯＳトランジスタＱ
３２の他端と接続される。ＰＭＯＳトランジスタＱ３１
とＮＭＯＳトランジスタＱ３２との接続点からセンスア
ンプ出力信号Ｓｉが出力される。

【０１０４】次に、上記のように構成されたセンスアン
プ部の動作について説明する。不揮発性メモリ素子ＭＣ
には、対応するブロックが最速消去ブロックの場合デー
タが書込まれ、“Ｌ”の信号がスイッチＳＷ１へ入力さ
れる。初期状態において、スイッチＳＷ１は、不揮発性
メモリ素子ＭＣ側を接続し、不揮発性メモリ素子ＭＣか
ら出力される“Ｌ”の信号をＮＯＲ回路Ｇ８１へ出力す
る。したがって、この状態でセンスアンプ制御回路ＳＡ
ＣＣから“Ｌ”のレベルのセンスアンプ制御信号がＮＯ
Ｒ回路Ｇ８１へ入力され、インバータＧ８２の出力が
“Ｌ”となり、センスアンプ回路ＳＡＣが活性化され
る。この結果、カラムゲートを介して入力されたデータ
が増幅され、センスアンプ信号Ｓｉとして出力される。
一方、最速消去ブロック以外のブロックに対応した不揮
発性メモリ素子ＭＣには、書込は行なわれていないの
で、不揮発性メモリ素子ＭＣから出力される信号は
“Ｈ”の状態にある。したがって、インバータＧ８２の
出力はセンスアンプ制御信号ＳＡＣＣから出力されるセ
ンスアンプ制御信号の状態にかかわらず“Ｈ”の状態に
なり、センスアンプ回路ＳＡＣは非活性状態となり、セ
ンスアンプ出力信号Ｓｉは出力されない。

【０１０５】また、最速消去ブロックの消去動作が完了
した場合、すなわち、消去ベリファイ動作において最終
アドレスまで消去ベリファイ動作が完了した場合、アド
レス検出回路ＡＣがこの状態を検知し、スイッチＳＷ１
を接地電位側に切換える。したがって、センスアンプ制
御回路ＳＡＣＣから出力されるセンスアンプ制御信号に
応じてセンスアンプ回路ＳＡＣが活性または非活性化さ
れ、通常の動作を行なうことができる。

【０１０６】以上のように本実施例のフラッシュメモリ
では、複数のブロックのうち予め最速消去ブロックを特
定し、その結果を不揮発性メモリ素子に記憶させること
により、最速消去ブロックの消去動作が完了するまで
は、最速消去ブロックの消去ベリファイ結果のみによ
り、消去パルスを印加するようにしているので、無駄な
消去パルスを発生させることがなくなり、消去時間を短
縮することが可能となる。また、本実施例では、所定の
初期消去上限値までは、第１の実施例と同様に消去動作
のみを行なっているので、消去時間をさらに短縮するこ
とが可能となる。

【０１０７】上記各実施例では、各メモリセルアレイブ
ロックＭＢ０〜ＭＢ７を２つのブロックに分割した場合
について述べたが、２つ以上の複数のブロックに分割さ
れている場合でも本発明を同様に適用することができ、
同様の効果を得ることができる。

【０１０８】

【発明の効果】請求項１ないし請求項４記載の不揮発性
半導体記憶装置においては、消去パルスの数が消去動作
に使用される高電圧の値に応じて予め設定された初期消
去上限値になるまで消去動作のみを行なっているので、
その間の消去ベリファイ動作を行なう時間がなくなり、
消去時間を短縮することが可能となる。

【０１０９】請求項５および請求項６記載の不揮発性半
導体記憶装置においては、外部から装置内部に供給され
消去動作に用いられる高電圧のレベルに応じて消去動作
のみを行なう回数を最適化することができ、無駄な消去
パルスを印加するこがなくなり、消去時間を短縮するこ
とが可能となる。

【０１１０】請求項７および請求項８記載の不揮発性半
導体記憶装置においては、複数のブロックのすべてが未
消去と判定されるまで消去ベリファイ動作を継続してい
るので、不要な消去パルスを発生させることがなく、消
去時間を短縮することが可能となる。

【０１１１】請求項９および請求項１０記載の不揮発性
半導体記憶装置においては、最速消去ブロックの消去動
作が完了するまで、最速消去ブロックの消去ベリファイ
結果のみに応じて消去動作を行なっているので、無駄な
消去パルスを発生させることがなく、消去時間を短縮す
ることが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のフラッシュメモリ構
成を示すブロック図である。

【図２】 図１に示す消去パルス発生回路の構成を示す
回路図である。

【図３】 図２に示す消去パルス発生回路の動作を説明
するためのタイミングチャートである。

【図４】 図１に示す消去パルスカウンタの第１の実施
例の構成を示すブロック図である。

【図５】 図４に示すカウンタの構成を示す回路図であ
る。

【図６】 図５に示すカウンタの動作を説明するための
タイミングチャートである。

【図７】 図１に示す消去ベリファイ信号発生回路の構
成を示す回路図である。

【図８】 図７に示す消去ベリファイ信号発生回路の動
作を説明するためのタイミングチャートである。

【図９】 図１に示す消去パルス制御回路の構成を示す
回路図である。

【図１０】 図９に示す消去パルス制御回路の動作を説
明するためのタイミングチャートである。

【図１１】 図１に示すフラッシュメモリの消去時間の
短縮の効果を説明するための図である。

【図１２】 図１に示す消去パルスカウンタの第２の具
体例の構成を示す図である。

【図１３】 本発明の第２の実施例のフラッシュメモリ
の構成を示すブロック図である。

【図１４】 図１３に示す消去パルス制御回路の構成を
示す回路図である。

【図１５】 本発明の第３の実施例のフラッシュメモリ
の構成を示すブロック図である。

【図１６】 図１５に示すセンスアンプ部の構成を示す
図である。

【図１７】 フラッシュメモリのメモリトランジスタの
構造を示す図である。

【図１８】 メモリトランジスタのＶ_G −Ｉ_G 特性を示
す図である。

【図１９】 従来のフラッシュメモリの構成を示すブロ
ック図である。

【図２０】 図１９に示す消去パルス制御回路の構成を
示す回路図である。

【図２１】 図１９に示す出力切換回路の構成を示す回
路図である。

【符号の説明】

ＲＡＢ ロウアドレスバッファ、ＲＤ ロウデコーダ、
ＣＡＢ コラムアドレスバッファ、ＣＤ コラムデコー
ダ、ＥＣ０ａ〜ＥＣ７ａ、ＥＣ０ｂ〜ＥＣ７ｂ消去回
路、ＭＢ０〜ＭＢ７ メモリセルアレイブロック、Ｂ０
ａ〜Ｂ７ａ、Ｂ０ｂ〜Ｂ７ｂ ブロック、ＣＧ０ａ〜Ｃ
Ｇ７ａ、ＣＧ０ｂ〜ＣＧ７ｂ コラムゲート、ＳＡ０ａ
〜ＳＡ７ａ、ＳＡ０ｂ〜ＳＡ７ｂ センスアンプ、ＯＳ
０〜ＯＳ７ 出力切換回路、ＩＯＢ０〜ＩＯＢ７ 入出
力バッファ、ＣＣ 制御回路、ＥＰＧ 消去パルス発生
回路、ＴＭ 内部タイマ、ＥＰＣ 消去パルスカウン
タ、ＥＢＣ 消去ベリファイ信号発生回路、ＥＰＣＣ
消去パルス制御回路。

フロントページの続き (56)参考文献 特開 平６−259978（ＪＰ，Ａ) 特開 平６−139785（ＪＰ，Ａ) 特開 平６−203590（ＪＰ，Ａ) 特開 平６−5087（ＪＰ，Ａ) 特開 平３−181095（ＪＰ，Ａ) 特開 平５−325576（ＪＰ，Ａ) 特開 平６−131890（ＪＰ，Ａ) 特開 平８−77784（ＪＰ，Ａ) 特開 平５−86199（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 入出力データごとに対応して設けられた
   メモリセルアレイブロックを含む不揮発性半導体記憶装
   置であって、 前記メモリセルアレイブロックは、複数のブロックに分
   割され、 前記不揮発性半導体記憶装置は、 消去パルスを出力する消去パルス出力手段と、 前記消去パルスの数をカウントし、前記消去パルスの数
   が消去動作に使用される高電圧の値に応じて予め設定さ
   れた初期消去上限値になったとき、消去ベリファイ動作
   の許可を指令するための消去ベリファイイネーブル信号
   を出力するカウント手段と、 前記消去ベリファイイネーブル信号に応じて、消去ベリ
   ファイ信号を出力する消去ベリファイ信号出力手段と、 前記複数のブロックごとに対応して設けられ、前記消去
   ベリファイ信号に応答して、対応するブロック内のデー
   タに対して消去ベリファイを行なう複数の消去ベリファ
   イ手段と、 前記複数のブロックごとに対応して設けられ、前記消去
   パルスに応じて、対応するブロック内のデータを消去す
   る複数の消去手段とを含む不揮発性半導体記憶装置。
2. 【請求項２】 前記カウント手段は、 直列に接続された複数の分周カウンタを含み、 前記カウント手段は、 前記消去パルスを順次分周し、前記消去ベリファイイネ
   ーブル信号を出力する請求項１記載の不揮発性半導体記
   憶装置。
3. 【請求項３】 前記不揮発性半導体記憶装置は、さら
   に、 前記消去ベリファイイネーブル信号が消去ベリファイ動
   作の許可を指令していないとき、前記消去パルスに応答
   して消去パルス制御信号を出力し、前記消去ベリファイ
   イネーブル信号が前記消去ベリファイ動作の許可を指令
   しているとき、前記消去ベリファイ回路のベリファイ結
   果に応じて前記消去パルス制御信号を出力する消去パル
   ス制御手段を含み、 前記消去パルス出力手段は、 前記消去パルス制御信号に応答して前記消去パルスを出
   力する請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記カウント手段は、 外部から装置内部に供給される高電圧の値に応じて、前
   記初期消去上限値を可変する請求項１記載の不揮発性半
   導体記憶装置。
5. 【請求項５】 データを記憶するための複数の不揮発性
   メモリセルを含むメモリセルアレイと、 消去パルスを出力する消去パルス出力手段と、 前記消去パルスの数が初期消去上限値になったとき、消
   去ベリファイ動作の許可を指令するための消去ベリファ
   イイネーブル信号を出力するカウント手段と、 前記消去ベリファイイネーブル信号に応じて消去ベリフ
   ァイ信号を出力する消去ベリファイ信号出力手段と、 前記メモリセルアレイ内のデータに対して消去ベリファ
   イを行なう消去ベリファイ手段と、 前記消去パルスに応じて前記メモリセルアレイ内のデー
   タを消去する消去手段とを含み、 前記カウント手段は、 外部から装置内部に供給され消去動作に用いられる高電
   圧のレベルに応じて前記初期消去上限値を可変する不揮
   発性半導体記憶装置。
6. 【請求項６】 前記カウント手段は、 直列に接続された複数の分周カウンタと、 前記高電圧のレベルを検出するレベル検出手段と、 前記レベル検出手段の検出値に応じて、前記複数の分周
   カウンタの中から所定の分周カウンタの出力を前記消去
   ベリファイイネーブル信号として出力する出力手段とを
   含む請求項５記載の不揮発性半導体記憶装置。
7. 【請求項７】 入出力データごとに対応して設けられた
   メモリセルアレイブロックを含む不揮発性半導体記憶装
   置であって、 前記メモリセルアレイブロックは、複数のブロックに分
   割され、 前記不揮発性半導体記憶装置は、 消去パルスを出力する消去パルス出力手段と、 前記複数のブロックごとに対応して設けられ、対応する
   ブロック内のデータに対し消去ベリファイを行なう複数
   の消去ベリファイ手段と、 前記複数のブロックごとに対応して設けられ、前記消去
   パルスに応じて対応するブロック内のデータを消去する
   複数の消去手段と、前記消去ベリファイ手段により前記複数のブロックのう
   ち１つのブロックのみが未消去と判定されても前記消去
   ベリファイ手段に消去ベリファイ動作を継続させ、 前記
   消去ベリファイ手段により前記複数のブロックのすべて
   が未消去と判定されたときのみ、前記消去パルスを制御
   する消去パルス制御信号を出力する消去パルス制御手段
   とを含み、 前記消去パルス出力手段は、 前記消去パルス制御信号に応じて前記消去パルスを出力
   する不揮発性半導体記憶装置。
8. 【請求項８】 前記不揮発性半導体記憶装置は、さら
   に、 前記消去パルスをカウントし、前記消去パルスの数が初
   期消去上限値になったとき、通常の消去動作を指令する
   指令信号を出力するカウント手段と、 前記消去パルス制御手段は、 前記指令信号が通常の消去動作を指令していない状態
   で、前記消去ベリファイ手段により前記複数のブロック
   のうち１つのブロックのみが未消去と判定されても前記
   消去ベリファイ手段に消去ベリファイ動作を継続させ、
   前記消去ベリファイ手段により前記複数のブロックのす
   べてが未消去と判定されたときのみ、前記消去パルス制
   御信号を出力し、 前記指令信号が通常の消去動作を指令している状態で、
   前記消去ベリファイ手段により前記複数のブロックのう
   ち１つでも未消去と判定されたとき、各ブロックごとの
   消去ベリファイ結果に応じて、前記消去パルス制御信号
   を出力する請求項７記載の不揮発性半導体記憶装置。
9. 【請求項９】 入出力データごとに対応して設けられた
   メモリセルアレイブロックを含む不揮発性半導体記憶装
   置であって、 前記メモリセルアレイブロックは、複数のブロックに分
   割され、 前記不揮発性半導体記憶装置は、消去パルスを出力する
   消去パルス出力手段と、 前記複数のブロックごとに対応して設けられ、対応する
   ブロック内のデータに対して消去ベリファイを行なう複
   数の消去ベリファイ手段と、 前記複数のブロックごとに対応して設けられ、前記消去
   パルスに応じて対応するブロックのデータを消去する複
   数の消去手段と、 前記複数のブロックのうち消去速度が最も速い最速消去
   ブロックを特定する特定手段と、 前記特定手段により特定された最速消去ブロックの消去
   が完了するまで、前記複数の消去ベリファイ手段のうち
   前記最速消去ブロックに対応する消去ベリファイ手段の
   判定結果のみに応じて、消去パルス制御信号を出力する
   消去パルス制御手段とを含み、 前記消去パルス出力手段は、 前記消去パルス制御信号に応じて、前記消去パルスを出
   力する不揮発性半導体記憶装置。
10. 【請求項１０】 前記特定手段は、 前記複数のブロックごとに対応して設けられた複数の不
    揮発性記憶素子を含み、 前記複数の不揮発性記憶素子のうち前記最速消去ブロッ
    クに対応する不揮発性記憶素子にのみデータが書込ま
    れ、 前記複数の消去ベリファイ手段は、所定の制御信号に応
    じて活性化され、 前記消去パルス制御手段は、 前記複数の不揮発性記憶素子のデータと前記制御信号と
    に応じて前記消去ベリファイ手段を活性化させる活性化
    手段を含む請求項９記載の不揮発性半導体記憶装置。