JP2002288988A

JP2002288988A - 不揮発性半導体記憶装置

Info

Publication number: JP2002288988A
Application number: JP2001091734A
Authority: JP
Inventors: Hiroaki Nakai; 宏明中井; Satoshi Tatsukawa; 諭龍川; Megumi Maejima; 恵前島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-04
Also published as: US20020141236A1; US6529418B2

Abstract

(57)【要約】【課題】単位領域ごとにデータ書込もしくはデータ消
去が実行される不揮発性半導体記憶装置において、各単
位領域ごとのデータ書込もしくはデータ消去条件を最適
化する。【解決手段】不揮発的なデータ記憶を実行するためノ
ーマルメモリアレイ１０は、それぞれが１回のデータ書
込もしくはデータ消去における対象単位に相当するｍ個
（ｍ：自然数）のセクタに分割される。エクストラメモ
リアレイ１０ｐは、それぞれが１回のデータ読出におけ
る対象単位に相当する、ｍ個以下の複数のエクストラセ
クタを含む。各エクストラセクタは、ｍ個のセクタのう
ちの１つに対応する、データ書込条件もしくはデータ消
去条件に関するデータを不揮発的に記憶する。データ書
込動作もしくはデータ消去動作条件は、エクストラメモ
リアレイから読出される、選択されたセクタに対応する
情報に基づいて実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には、所定の単位領域ごと
にデータ書込もしくはデータ消去を実行する不揮発性半
導体記憶装置に関する。

【０００２】

【従来の技術】電気的にデータ書込およびデータ消去が
可能な不揮発性メモリの代表例として、フラッシュメモ
リが適用されている。

【０００３】図２２は、フラッシュメモリのメモリセル
構造を示す概念図である。図２２を参照して、フラッシ
ュメモリのメモリセルＭＣは、ｐ型基板１上に形成され
る、ｎ＋領域であるソース２およびドレイン３を含む。
メモリセルＭＣは、さらに、フローティングゲート４お
よびコントロールゲート５をさらに含む。フローティン
グゲート４およびコントロールゲート５は、絶縁膜６に
よって絶縁されて、ｐ型基板１上に積層される。特に、
フローティングゲート４およびコントロールゲート５の
間の絶縁膜をインターポリ絶縁膜６ａとも称し、フロー
ティングゲート４およびｐ型基板１の間の絶縁膜をトン
ネル絶縁膜６ｂとも称する。このように、メモリセルＭ
Ｃは、ｐ型基板１上に形成されたｎチャネル電界効果型
トランジスタに相当する。

【０００４】コントロールゲート５は、メモリセルＭＣ
を選択するためのワード線ＷＬと結合される。ソース２
およびドレイン３は、ソース線ＳＬおよびビット線ＢＬ
とそれぞれ結合される。

【０００５】初期状態であるデータ消去状態において
は、メモリセルＭＣにおいて、フローティングゲート４
からエレクトロン７が引抜かれる。

【０００６】これに対して、メモリセルＭＣに対するデ
ータ書込は、フローティングゲート４に対するファウラ
ーノルドヘイムトンネリングによるエレクトロン７の注
入によって実行される。フローティングゲート４にエレ
クトロン７が注入された、すなわちデータ書込状態のメ
モリセルＭＣのしきい値電圧は、データ消去状態よりも
高くなる。

【０００７】したがって、データ消去状態であるメモリ
セル群の一部に選択的にデータ書込を実行すれば、各メ
モリセルＭＣにおけるしきい値電圧の高／低に応じて、
記憶データを読出すことができる。記憶データの読出
は、予めビット線をプリチャージしておき、コントロー
ルゲートと結合されたワード線ＷＬに一定電圧を与えて
ある所定時間メモリディスチャージを行なって、それか
らビット線の電位を検出することによって実行される。

【０００８】図２３は、フラッシュメモリに対するデー
タ消去、データ書込およびデータ読出動作を説明する概
念図である。

【０００９】尚、図２３においては、２行×２列に配置
されたメモリセル群に対する各動作を説明する。これら
のメモリセルの行にそれぞれ対応して、ワード線ＷＬ１
およびＷＬ２が配置され、メモリセルの列にそれぞれ対
応して、ビット線ＢＬ１およびＢＬ２が配置される。ソ
ース線ＳＬは、これらのメモリセルに共通に設けられて
いる。

【００１０】図２３（ａ）を参照して、データ消去はセ
クタ単位で実行される。選択セクタのワード線ＷＬ１が
負の高電圧Ｖｎｎに設定されるとともに、ソース線ＳＬ
およびビット線ＢＬ１，ＢＬ２は接地される。また、非
選択セクタのワード線ＷＬ２は、接地される。

【００１１】この結果、選択セクタのメモリセルのコン
トロールゲートおよびソースには、負の高電圧Ｖｎｎお
よび接地電圧Ｖｓｓがそれぞれ印加される。これによ
り、選択セクタの各メモリセルにおいて、フローティン
グゲートからファウラーノルドヘイムトンネリングによ
ってエレクトロンが引抜かれて、データ消去が実行され
る。

【００１２】図２３（ｂ）を参照して、データ書込はセ
クタ単位で実行され、ソース線ＳＬをオープン（開放）
した状態で、選択セクタのワード線ＷＬ１が高電圧Ｖｐ
ｐに設定される。

【００１３】以下、本明細書においては、１回のデータ
書込動作の対象となる所定単位領域を単に「セクタ」と
称する。以下においては、１つのセクタは、１本のワー
ド線によって選択されるメモリセル群に相当するものと
する。

【００１４】各ビット線には、書込データに応じて、書
込インヒビット電圧Ｖｄｉおよび接地電圧Ｖｓｓが選択
的に印可される。ワード線およびビット線を介して、コ
ントロールゲートおよびドレインに高電圧Ｖｐｐおよび
接地電圧Ｖｓｓがそれぞれ印加されたメモリセルにおい
ては、ファウラーノルドヘイムトンネリングによってエ
レクトロンがフローティングゲートに注入されて、デー
タ書込が実行される。一方、コントロールゲートおよび
ドレインに、高電圧Ｖｐｐおよび書込インヒビット電圧
Ｖｄｉがそれぞれ印加されたメモリセルにおいては、デ
ータ書込が行なわれない。

【００１５】また、非選択セクタのワード線ＷＬ２に
は、書込インヒビット電圧Ｖｄｉと同程度の電圧である
Ｖｗｉがドレインディスターブ防止用として印加され
る。

【００１６】このように、同一のワード線ＷＬと結合さ
れた複数のメモリセルにおいて、ビット線を介した各メ
モリセルのドレイン電圧制御によって、選択的なデータ
書込を実行することができる。

【００１７】たとえば、図２３（ｂ）においては、ワー
ド線ＷＬ１が選択されて高電圧Ｖｐｐに駆動される。こ
れに応答して、接地電圧Ｖｓｓに設定されるビット線Ｂ
Ｌ１と結合されたメモリセルＭＣａに対してはデータ書
込が実行される。これに対して、書込インヒビット電圧
Ｖｄｉに設定されるビット線ＢＬ２と結合されるメモリ
セルＭＣｂに対してはデータ書込は実行されない。

【００１８】したがって、最初に各メモリセルＭＣに対
してデータ消去を実行し、その上で、選択的なデータ書
込を実行することによって、データ書込を実行されたメ
モリセルのしきい値電圧のみが上昇することになる。

【００１９】図２３（ｃ）を参照して、データ読出時に
おいては、各ビット線は所定電圧Ｖｄｒにあらかじめプ
リチャージされる。そして、ある所定時間の間、選択さ
れたワード線に対してデータ読出のための所定電圧Ｖｗ
ｒが印可される。これにより、対応するメモリセルのコ
ントロールゲートは、所定電圧Ｖｗｒに設定される。一
方、非選択セクタのワード線ＷＬ２は、接地電圧Ｖｓｓ
に維持される。

【００２０】これらの電圧Ｖｗｒ、Ｖｄｒを、データ書
込されたメモリセルのしきい値電圧を考慮して適切に設
定することによって、データ書込が実行されたメモリセ
ルにおいてはプリチャージされた電荷は保存される。そ
の一方で、データ書込が実行されていないメモリセルに
おいては、プリチャージされた電荷は、メモリセルを介
して放電される。したがって、ビット線に残っている電
荷量を検出することによって、データ読出が可能であ
る。

【００２１】このようにして、フローティングゲートに
対するエレクトロンの注入の有／無に応じて、各メモリ
セルＭＣに対して不揮発的なデータ書込を実行するとと
もに、その記憶データを読出すことが可能である。

【００２２】図２４は、フラッシュメモリのメモリセル
におけるしきい値電圧の分布を示す概念図である。

【００２３】図２４を参照して、データ書込状態、すな
わち記憶データのレベルが“０”であるメモリセルのし
きい値電圧は、データ消去状態、すなわち記憶データの
レベルが“１”であるメモリセルよりも高くなる。

【００２４】一方、それぞれの状態におけるメモリセル
群において、しきい値電圧の分布にはばらつきが存在す
る。したがって、このようなばらつきを考慮した上で、
それぞれのしきい値電圧を区別できるレベルにデータ読
出レベルＶｔｒを設定することによって、メモリセルか
らのデータ読出を実行することができる。

【００２５】すなわち、データ読出時においては、しき
い値電圧がデータ読出レベルＶｔｒに相当するトランジ
スタにおいて電流が流れるように、各メモリセルに対す
る所定の印加電圧、すなわち図２３（ｃ）におけるＶｃ
ｃおよびＶｔｒは設定される。

【００２６】近年では、フラッシュメモリの低コスト化
および大容量化を実現するために、各メモリセルにおい
て複数のデータレベルを書込可能な、いわゆる多値技術
が用いられる。たとえば４値のフラッシュメモリにおい
ては、１つのメモリセルに対して、２ビットの情報が記
憶される。

【００２７】図２５は、４値のフラッシュメモリにおけ
るメモリセルのしきい値電圧分布を示す概念図である。

【００２８】図２５を参照して、４値のフラッシュメモ
リにおいては、記憶データのレベルを“１１”に相当す
るデータ消去状態のほかに、３つのデータ書込状態Ｌ
１、Ｌ２およびＬ３が定義される。たとえば、データ書
込状態Ｌ１、Ｌ２およびＬ３は、記憶データのレベル
“００”、“０１”および“１０”にそれぞれ相当す
る。

【００２９】データ書込時における印加電圧レベル（図
２３（ｂ）における高電圧Ｖｐｐ）等のデータ書込条件
を適切に設定することにより、これらのそれぞれのレベ
ルのデータ書込状態における、しきい値電圧の分布は異
なるものとなる。

【００３０】それぞれのレベルの書込状態に対応したし
きい値電圧の分布状態の境界に、データ読出レベルＶｔ
ｒ１〜Ｖｔｒ３は設定される。したがって、このような
多値データを記憶するメモリセルにおけるしきい値電圧
の分布は、よりタイトである必要がある。すなわち、そ
れぞれのレベルのデータ書込において、ばらつきを抑制
する必要がある。

【００３１】データ書込状態におけるしきい値電圧のば
らつきを抑制する上で、製造ばらつきに起因する各メモ
リセルにおけるデータ書込特性の差異が問題となる。た
とえば、各メモリセルにおけコントロールゲート、すな
わちワード線の配線幅、コントロールゲートとフローテ
ィングゲートとの間のインターポリ絶縁膜の膜厚、およ
び半導体基板とフローティングゲートとの間のトンネル
絶縁膜の膜厚等の差異がばらつきの原因となる。

【００３２】たとえば、ワード線の配線幅が狭めに、イ
ンターポリ絶縁膜厚およびトンネル絶縁膜厚が厚めに仕
上がったメモリセルにおいては、データ書込のためのエ
レクトロンの注入が行なわれにくくなるので、標準的な
データ書込特性に適合する標準的なデータ書込条件を設
定すれば、書込所要時間が増大してしまう。

【００３３】反対に、ワード線の配線幅が広めに、イン
ターポリ絶縁膜厚およびトンネル絶縁膜が薄めに仕上が
ったメモリセルにおいては、エレクトロンの注入が行な
われやすくなり、データ書込が速く行なわれる。したが
って、標準的なデータ書込条件でデータ書込を実行すれ
ば、エレクトロンの注入が過度に実行された、オーバー
プログラム気味のメモリセルが増えてしまい、データ書
込後におけるしきい値電圧の分布がばらついてしまう。

【００３４】したがって、フラッシュメモリにおいて
は、１回のデータ書込動作の対象となる単位書込領域ご
と、すなわちセクタごとに、データ書込条件を調整する
ことが望ましい。たとえば、動作テスト時において各セ
クタごとの最適なデータ書込条件を算出するとともに、
メモリデバイス内に予め記憶しておき、通常動作時にお
いては、データ書込対象となるセクタに対応する最適な
データ書込条件を都度読出して、これに基づいてデータ
書込動作を実行する方式が採用される。

【００３５】一般的に、フラッシュメモリにおけるデー
タ書込動作時には、コントロールゲートに対して、所定
の電圧振幅およびパルス幅を有する電圧信号であるデー
タ書込パルスが印加される。言換えれば、データ書込条
件は、このデータ書込パルスの電圧振幅およびパルス幅
によって設定されることになる。

【００３６】特開平１０−３３４０７３号公報には、マ
イコンに内蔵されたフラッシュメモリに対して、フラッ
シュメモリのメモリセルアレイの一部領域を用いて、フ
ラッシュメモリに対する書込条件情報を記憶しておき、
ノーマル領域のメモリセルに対してデータ書込を行なう
際には、予め記憶された書込条件情報を読出して、その
情報に基づいて書込条件の設定、すなわちデータ書込パ
ルスの電圧レベルおよびパルス幅を設定する技術が開示
されている。

【００３７】図２６は、セクタごとのデータ書込条件設
定を予め記憶した、従来の技術に従うフラッシュメモリ
の全体構成を示す概略ブロック図である。

【００３８】図２６を参照して、従来の技術に従うフラ
ッシュメモリ８は、メモリアレイ１０と、行デコーダ２
０と、列デコーダ３０と、列選択ゲートおよびセンスア
ンプ３５と、データレジスタおよびデータ書込回路４０
とを備える。

【００３９】メモリアレイ１０は、行列状に配置された
複数のメモリセルを有する。各メモリセルは、図２２に
示す構成を有する。

【００４０】メモリアレイ１０は、通常のデータ記憶を
実行するためのノーマル領域１２と、ノーマル領域１２
に対するデータ書込時におけるデータ書込条件を記憶す
るための書込条件記憶領域１４とを有する。

【００４１】ノーマル領域１２は、複数のセクタに分割
される。図２５の構成においては、１本のワード線ＷＬ
と結合される同一行に属するメモリセル群が、同一のセ
クタを構成するものとする。すなわち、各セクタは、１
回のデータ読出対象およびデータ書込対象となる複数の
メモリセルを有する。

【００４２】フラッシュメモリ８においては、それぞれ
のセクタごとにデータ書込条件を設定して、データ書込
動作を適切に実行する。書込条件記憶領域１４の構成に
ついては、後ほど詳細に説明する。

【００４３】行デコーダ２０は、セクタアドレスＳＡを
受けて、ワード線の選択的な活性化によって、セクタア
ドレスに応答したセクタを選択する。

【００４４】列デコーダ３０は、コラムアドレスＣＡに
応じた列選択を実行する。列選択ゲートおよびセンスア
ンプ３５は、データ読出時において、列デコーダ３０に
よって選択されたメモリセル列に対応するビット線の電
圧に応じて、読出データを出力する。

【００４５】データレジスタおよびデータ書込回路４０
は、データ書込対象となったセクタに対する書込データ
を記憶するとともに、記憶された書込データに応じて、
それぞれのビット線ＢＬの電圧を設定する。

【００４６】フラッシュメモリ８は、さらに制御信号バ
ッファ５０と、マルチプレクサ５２と、セクタアドレス
バッファ５４と、コマンドデコーダ５６と、コラムアド
レスカウンタ５８と、制御回路６０と、データ入力バッ
ファ６５とを備える。

【００４７】制御信号バッファ５０は、フラッシュメモ
リ８に動作を指示するための外部制御信号を受けて、内
部制御信号を生成する。内部制御信号は、マルチプレク
サ５２に伝達される。マルチプレクサ５２は、さらに、
外部Ｉ／Ｏとの間でアドレス信号、コマンド、書込デー
タおよび読出データの授受を行なう。

【００４８】セクタアドレスバッファ５４は、マルチプ
レクサ５２を介して、外部アドレス信号を受けて、ワー
ド線選択、すなわちセクタ選択を行なうためのセクタア
ドレスＳＡを生成する。

【００４９】コマンドデコーダ５６は、制御信号バッフ
ァ５０を介して内部制御信号を受けて、外部制御信号に
よって指示された動作に対応する動作コマンドを生成す
る。コラムアドレスカウンタ５８は、外部アドレスによ
って指定された列アドレスを起点として、複数のメモリ
セル列を順次指定するためのカウントアップ動作を実行
して、コラムアドレスＣＡを列デコーダ３０に伝達す
る。

【００５０】データ入力バッファ６５は、マルチプレク
サ５２を介して、外部から入力される書込データを受け
て、データレジスタおよびデータ書込回路４０に伝達す
る。

【００５１】制御回路６０は、コマンドデコーダ５６に
よって生成された動作コマンドに応じて、フラッシュメ
モリ８の全体動作を制御する。

【００５２】データ書込時においては、制御回路６０
は、ワード線に印加されるデータ書込パルスの印加タイ
ミングおよびパルス幅を行デコーダ２０に対して指示す
る。

【００５３】フラッシュメモリ８は、さらに、セレクタ
７０と、データ出力バッファ７５と、高電圧発生回路８
０と、書込条件情報レジスタ８５とを備える。

【００５４】セレクタ７０は、列選択ゲートおよびセン
スアンプ３５から出力された読出データを、データ出力
バッファ７５および書込条件情報レジスタ８５のいずれ
かに伝達する。ノーマル領域１２から読出されたデータ
は、セレクタ７０によってデータ出力バッファ７５に伝
達され、マルチプレクサ５２を介して、外部Ｉ／Ｏに向
けて読出データとして出力される。一方、書込条件記憶
領域１４から読出されたデータは、書込条件情報レジス
タ８５に伝達される。書込条件情報レジスタ８５は、伝
達された書込条件記憶領域１４からのデータを保持す
る。

【００５５】高電圧発生回路８０は、書込条件情報レジ
スタ８５に保持されたデータに応じて、プログラム電圧
Ｖｐｇｍを生成する。

【００５６】データ書込時において、行デコーダ２０
は、制御回路６０によって指示されたタイミングおよび
パルス幅に基づいたデータ書込パルスを、セクタアドレ
スＳＡに対応するワード線ＷＬに対して印加する。デー
タ書込パルスの電圧振幅は、高電圧発生回路８０によっ
て生成されるプログラム電圧Ｖｐｇｍに相当する。

【００５７】このような構成とすることにより、メモリ
アレイ１０の一部を用いて構成される書込条件記憶領域
１４において、予め調整された各セクタごとのデータ書
込条件を記憶して、通常動作時においては、データ書込
対象となるセクタに対応する最適なデータ書込条件を都
度読出して、これに基づいてデータ書込動作を実行する
ことができる。

【００５８】

【発明が解決しようとする課題】しかしながら、図２６
に示すように、データ記憶を実行するためのノーマル領
域１２のメモリセルと同一のメモリアレイ１０上に配置
されたメモリセルを用いて、書込設定記憶領域１４を構
成すると、以下のような問題点が生じてしまう。

【００５９】図２７は、書込条件記憶領域の配置におけ
る問題点を説明する概念図である。ここで、仮にメモリ
セルアレイ１０のノーマル領域１２が、１６ｋ本のワー
ド線、すなわち１６ｋ個のセクタによって構成され、２
ｋ個のメモリセル列（ビット線）を有する構成であると
する。

【００６０】図２７（ａ）に示される構成においては、
書込設定記憶領域１４は、ノーマル領域１２と同様に配
置される、ノーマル領域１２のセクタにそれぞれ対応す
る独立したセクタを有する。この場合には、書込設定記
憶領域１４の各セクタごとに、ノーマル領域１２中の対
応するセクタに適したデータ書込条件を記憶することが
できる。

【００６１】しかし、図２７（ａ）に示される構成とす
ると、書込条件記憶領域１４おいても、各セクタごとに
２ｋビットのデータ記憶を実行するメモリセル群が配置
される。一方で、それぞれのセクタに適したデータ書込
条件の設定については、たとえば、データ書込パルスの
電圧振幅やパルス幅等の設定を高々数段階程度設けて、
当該セクタのデータ書込実績に基づいて、適切な段階を
選択によって実行することが一般的である。

【００６２】このような段階を選択するためのデータ
は、わずかなビット数によって記憶することが可能であ
り、２ｋビット分のメモリセルを配置することは非常に
無駄となる。図２７（ａ）を参照すれば、書込条件記憶
領域１４中のごく一部の領域１４ａによってデータ書込
条件の記憶は可能であり、書込条件記憶領域１４中の他
の領域１４ｂは、レイアウト的に無駄な領域となってし
まう．この結果、メモリアレイ１０の面積が無用に増大
してしまう。

【００６３】図２７（ｂ）に示される構成においては、
書込設定記憶領域１４は、図２７（ａ）における領域１
４ａのみに相当する。したがって、図２７（ａ）におけ
る領域１４ｂに相当する領域を活用して、他の回路を配
置することが可能であり、レイアウト制約は緩和され
る。

【００６４】しかしながら、図２７（ｃ）に示される構
成とすると、ノーマル領域１２および書込条件記憶領域
１４の両方が配置されるメモリセル列と、ノーマル領域
１２のみが配置されるメモリセル列とが混在するため、
これらのメモリセル列間において、ビット線長が異なっ
てしまう。これにより、メモリセル列によってビット線
負荷が異なることになるので、動作の安定化が困難にな
る。

【００６５】図２７（ｃ）に示される構成においては、
ノーマル領域１２のコラムを拡張して、書込条件記憶領
域１４が配置される。このような構成は、エリアペナル
ティを抑制することができる。

【００６６】しかしながら、図２７（ｃ）に示される構
成とすると、ノーマル領域１２および書込条件記憶領域
１４の両方が、共通のワード線によって選択される。こ
の結果、ノーマル領域１２において記憶データを消去を
実行する場合において、書込条件記憶領域１４に記憶さ
れたデータ書込条件も消去の対象となる。

【００６７】したがって、ノーマル領域１２に対するデ
ータ消去を行なう場合には、書込条件記憶領域１４に記
憶されたデータ書込条件を、一旦レジスタ等に退避させ
て、ノーマル領域１２のデータ消去完了後において、デ
ータ書込条件を書込条件記憶領域１４に書き戻す処理が
必要になる。これにより、データ消去動作の所要時間が
増大してしまう。

【００６８】したがって、図２６に示されるように、ノ
ーマル領域１２とは独立したセクタによって書込条件記
憶領域１４を構成し、さらに、書込条件記憶領域１４に
おいては、単一のセクタによって、ノーマル領域１２中
の複数のセクタに対応するデータ書込条件を記憶する構
成が考えられる。

【００６９】図２８は、図２６に示される書込条件記憶
領域１４の構成を示す概念図である。

【００７０】図２８を参照して、ノーマル領域１２の各
セクタにおけるデータ書込条件を、２ビットデータで表
現するものとする。これにより、各セクタに対するデー
タ書込動作において、データ書込条件を２²＝４段階に
設定することが可能である。

【００７１】したがって、書込条件記憶領域１４におい
ては、１個のセクタに対応して、ノーマル領域１２にお
ける１ｋ個のセクタのデータ書込条件を記憶することが
できる。たとえば、書込条件記憶領域１４の先頭セクタ
ＥＳ１によって、ノーマル領域１２の先頭セクタ（＃
１）から１０２４番目のセクタ（＃１０２４）にそれぞ
れ対応するデータ書込条件を記憶することができる。

【００７２】これにより、書込条件記憶領域１４は、１
６ワード線×２ｋビット線のメモリセルによって、ノー
マル領域における１６ｋ個のセクタにそれぞれ対応する
データ書込条件を記憶することができる。この結果、図
２７（ａ）〜（ｃ）で説明した問題点を生じさせること
なく、書込条件記憶領域１４を小面積化することができ
る。

【００７３】しかしながら、図２８に示される構成にお
いては、連続する複数のセクタに対して連続したデータ
書込を実行する場合に、書込条件記憶領域１４を構成す
るメモリセルに対するリードディスターブが問題とな
る。

【００７４】リードディスターブは、データ読出動作に
伴って、コントロールゲートと基板との間に印加される
電界によって起こる。また、データ読出時において、デ
ータ書込に比べると電圧は低いものの、メモリセルのゲ
ートとドレインとの間に電圧が印加されるので、消去状
態のメモリセルに誤ってデータ書込が実行されるソフト
ライトと呼ばれる現象が生じるおそれもある。

【００７５】たとえば、ノーマル領域１２の先頭セクタ
（＃１）から１０２４番目のセクタ（＃１０２４）に対
して連続したデータ書込を実行する場合には、各セクタ
に対するデータ書込が実行されるたびに、書込条件記憶
領域１４においてセクタＥＳ１に対するデータ読出が繰
返し実行されることになる。

【００７６】セクタＥＳ１がデータ読出の対象となるた
びに、セクタＥＳ１を構成する２ｋ個のメモリセルの各
々にはリードディスターブがかかるため、これらのメモ
リセルの記憶データが破壊されるおそれがある。

【００７７】このような現象が生じると、ノーマル領域
１２におけるデータ書込において、各セクタに対するデ
ータ書込条件を誤って選択してしまい、データ書込を正
常に実行できなくなってしまうおそれがある。

【００７８】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、フラ
ッシュメモリに代表される不揮発性半導体記憶装置にお
いて、単位領域（セクタ）ごとのデータ書込条件を、適
切に設定することである。

【００７９】

【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、不揮発的なデータ記憶を実行するた
めの、複数の第１単位領域に分割された第１メモリアレ
イと、第１メモリアレイに対する、データ書込およびデ
ータ消去のいずれかを実行するための所定動作に関する
設定条件データを保持するための動作条件記憶部とを備
え、動作条件記憶部は、それぞれが１回のデータ読出動
作における対象単位に相当する複数の第２単位領域を有
する第２メモリアレイを含み、各第２単位領域は、複数
の第１単位領域のうちの１つに対応する設定条件データ
を不揮発的に記憶し、動作条件記憶部から読出される設
定条件データに基づいて、複数の第１単位領域のうちの
選択された１つに対して所定動作を実行するための電気
信号の設定条件を決定するための電気信号制御部と、電
気信号制御部によって決定された設定条件に従う電気信
号を、選択された１つの第１単位領域に供給するための
選択部とをさらに備える。

【００８０】請求項２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置であって、
複数の第２単位領域は、複数の第１単位領域に対応して
それぞれ設けられ、動作条件記憶部は、所定動作におい
て、選択された１つの第１単位領域に対応する、複数の
第２単位領域のうちの１つから設定条件を読出すための
読出制御部をさらに含む。

【００８１】請求項３記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置であって、
動作条件記憶部は、複数の第１単位領域のうちの予め指
定された一部の第１単位領域にそれぞれ対応する複数の
指定アドレスを予め記憶するためのアドレス記憶部と、
所定動作において、選択された１つの第１単位領域を示
すための入力アドレスと各指定アドレスとの一致比較を
行なうアドレス一致比較部とをさらに含み、複数の第２
単位領域は、一部の単位領域に応じてそれぞれ設けら
れ、動作条件記憶部は、入力アドレスが複数の指定アド
レスと不一致である場合に、設定条件データを電気信号
の標準的な設定条件に対応する所定値にクリアするため
の設定初期化部と、入力アドレスが複数の指定アドレス
のうちの１つと一致する場合に、複数の単位領域のうち
の一致した１つの指定アドレスに対応する１つから、設
定条件データを読出すための読出制御部とをさらに含
み、各第２単位領域は、所定値とは異なる設定条件デー
タを記憶する。

【００８２】請求項４記載の不揮発性半導体記憶装置
は、請求項３記載の不揮発性半導体記憶装置であって、
アドレス記憶部は、複数の指定アドレスを不揮発的かつ
非可逆的に記憶するためのプログラム素子を有する。

【００８３】請求項５記載の不揮発性半導体記憶装置
は、請求項３記載の不揮発性半導体記憶装置であって、
アドレス記憶部は、複数の指定アドレスを不揮発的記憶
するための記憶素子を有し、記憶素子の記憶データは電
気的に書換可能である。

【００８４】請求項６記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置であって、
電気信号は、電圧振幅とパルス幅とを設定条件として有
するパルス状の電圧信号であり、設定情報データは、所
定動作における電圧振幅を設定するための情報を有す
る。

【００８５】請求項７記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置であって、
所定動作は、データ書込を実行する。

【００８６】請求項８記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置であって、
所定動作は、データ消去を実行する。

【００８７】請求項９記載の不揮発性半導体記憶装置
は、各々が複数のデータレベルを不揮発的に記憶可能な
複数のメモリセルを含むメモリアレイを備え、メモリア
レイは、それぞれが１回のデータ書込動作の対象単位に
相当する複数の単位領域に分割され、１回のデータ書込
動作を構成する、複数のデータレベルにそれぞれ対応す
る複数の単位書込動作をそれぞれ実行するための複数の
電気信号の設定条件を決定するための電気信号制御部を
さらに備え、電気信号制御部は、最初に実行される１つ
を除く単位書込動作のそれぞれにおける設定条件を、同
一のデータ書込動作内において既に実行された他の少な
くとも１つの単位書込動作の実績結果に応じて設定し、
複数の単位書込動作のそれぞれにおいて、電気信号制御
部によって決定された設定条件に従う複数の電気信号の
それぞれを、複数の第１単位領域のうちの選択された１
つに対して供給するための選択部をさらに備える。

【００８８】請求項１０記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置であって、
電気信号は、パルス状の電圧信号であり、設定条件は電
気信号の電圧振幅を指定する。

【００８９】請求項１１記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置であって、
電気信号は、パルス状の電圧信号であり、設定条件は電
気信号のパルス幅を指定する。

【００９０】請求項１２記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置であって、
電気信号制御部は、各単位書込動作において、電気信号
を印可するごとに所望の書込動作が実行されたか否かを
確認するとともに、所望の書込動作が実行されるまで電
気信号を繰り返し印可し、実績結果は、他の少なくとも
１つ単位書込動作における、所望の書込動作が実行され
るまでの電気信号の印可回数を示す。

【００９１】請求項１３記載の不揮発性半導体記憶装置
は、請求項１２記載の不揮発性半導体記憶装置であっ
て、電気信号は、パルス状の電圧信号であり、電気信号
制御部は、各単位書込動作内において、電気信号が繰り
返し印可されるたびに、電気信号の電圧振幅を実績結果
に応じた所定電圧ずつ上昇または下降させる。

【００９２】請求項１４記載の不揮発性半導体記憶装置
は、請求項１２記載の不揮発性半導体記憶装置であっ
て、電気信号は、パルス状の電圧信号であり、電気信号
制御部は、各単位書込動作内において、電気信号が繰り
返し印可されるたびに、電気信号のパルス幅を実績結果
に応じた所定倍率ずつ拡大または縮小させる。

【００９３】請求項１５記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置であって、
各第１単位領域は、前回のデータ書込動作時における実
績結果を記憶するための管理データ領域を有し、電気信
号制御部は、さらに、複数の単位書込動作のうちの最初
に実行される１つにおける設定条件を、管理領域から読
出される実績結果に基づいて決定する。

【００９４】請求項１６記載の不揮発性半導体記憶装置
は、請求項１５記載の不揮発性半導体記憶装置であっ
て、電気信号制御部は、最後に実行される１つを除く単
位書込動作のそれぞれにおける実績結果の管理領域に対
する書込みを、同一のデータ書込動作において実行され
る後続の単位書込動作において指示する。

【００９５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。

【００９６】［実施の形態１］図１は、本発明の実施の
形態１に従う不揮発性半導体記憶装置の代表例であるフ
ラッシュメモリ１００の全体構成を示す概略ブロック図
である。

【００９７】なお、図１においては、フラッシュメモリ
１００のうちの、データ読出およびデータ書込に関連す
る主要部分のみを図示しているので、データ消去のため
の回路等については、その図示を一部省略している。

【００９８】図１を参照して、フラッシュメモリ１００
は、ノーマルメモリアレイ１０ｎと、行デコーダ２０ｎ
と、列デコーダ３０ｎと、列選択ゲートおよびセンスア
ンプ３５ｎと、データレジスタおよびデータ書込回路４
０ｎとを備える。

【００９９】ノーマルメモリアレイ１０ｎは、図２６に
おけるノーマル領域１２に対応し、行列状に配置され
た、フラッシュメモリ形式のメモリセルＭＣを有する。
メモリセルＭＣの構成は、図２２に示した一般的なフラ
ッシュメモリにおけるメモリセル構成と同様である。

【０１００】行列状に配置されたメモリセルＭＣのメモ
リセル行のそれぞれに対応してワード線ＷＬが配置さ
れ、それぞれの列に対応してビット線ＢＬが配置され
る。ソース線ＳＬは、行方向および列方向のいずれに沿
って配置することも可能である。図１においては、代表
的に、１個のメモリセルＭＣに対するワード線ＷＬ、ビ
ット線ＢＬおよびソース線ＳＬの配置が示される。

【０１０１】本発明の実施の形態においては、各メモリ
セルＭＣは、４値のデータ記憶を実行するものとし、デ
ータ消去状態における記憶データレベルが“１１”に対
応するものとする。

【０１０２】ノーマルメモリアレイ１０ｎに対する１回
のデータ書込動作は、書込レベルの異なる３つの単位書
込動作から構成される。すなわち、１回のデータ書込動
作において、データ消去状態であるメモリセルに対して
記憶データ“００”を書込むためのレベルＬ１の単位書
込動作、記憶データ“０１”を書込むためのレベルＬ２
の単位書込動作、および記憶データ“１０”を書込むた
めのレベルＬ３の単位書込動作が順に実行される。

【０１０３】各単位書込動作において、選択されたセク
タに対応するワード線ＷＬに対して、データ書込パルス
が印加される。レベルＬ１、Ｌ２およびＬ３の単位書込
動作のそれぞれにおいて、データ書込パルスの電圧振幅
は、プログラム電圧Ｖｐｇｍ１、Ｖｐｇｍ２およびＶｐ
ｇｍ３にそれぞれ相当する。

【０１０４】行デコーダ２０ｎと、列デコーダ３０ｎ
と、列選択ゲートおよびセンスアンプ３５ｎと、データ
レジスタおよびデータ書込回路４０ｎとは、ノーマルメ
モリアレイ１０ｎに対応して配置される。

【０１０５】行デコーダ２０ｎは、セクタアドレスＳＡ
に応じたワード線ＷＬの選択的な活性化によって、ノー
マルメモリアレイ１０ｎにおけるセクタ選択を実行す
る。

【０１０６】列デコーダ３０ｎは、コラムアドレスＣＡ
に応じた、ノーマルメモリアレイ１０ｎにおける列選択
を実行する。列選択ゲートおよびセンスアンプ３５ｎ
は、データ読出時において、列デコーダ３０ｎによって
選択されたメモリセル列に対応するビット線の電圧に応
じて、ノーマルメモリアレイ１０ｎからの読出データを
出力する。

【０１０７】データレジスタおよびデータ書込回路４０
ｎは、ノーマルメモリアレイ１０ｎにおいて、データ書
込対象となったセクタに対する書込データを記憶する。
さらに、データレジスタおよびデータ書込回路４０ｎ
は、各単位書込動作において、当該レベルにおける書込
対象となるメモリセルに対応するビット線ＢＬの電圧を
接地電圧Ｖｓｓに設定するとともに、書込対象とはなら
ないメモリセルに対応するビット線ＢＬの電圧を書込イ
ンヒビット電圧Ｖｄｉに設定する。

【０１０８】フラッシュメモリ１００は、さらに制御信
号バッファ５０と、マルチプレクサ５２と、セクタアド
レスバッファ５４と、コマンドデコーダ５６と、コラム
アドレスカウンタ５８と、制御回路６０ｎと、データ入
力バッファ６５ｎとを備える。

【０１０９】制御信号バッファ５０は、フラッシュメモ
リ１００に動作を指示するための外部制御信号を受け
て、内部制御信号を生成する。内部制御信号は、マルチ
プレクサ５２に伝達される。マルチプレクサ５２は、さ
らに、外部Ｉ／Ｏとの間でアドレス信号、コマンド、書
込データおよび読出データの授受を行なう。

【０１１０】セクタアドレスバッファ５４は、マルチプ
レクサ５２を介して、外部アドレス信号を受けて、ワー
ド線選択、すなわちセクタ選択を行なうためのセクタア
ドレスＳＡを生成する。

【０１１１】コマンドデコーダ５６は、マルチプレクサ
５２を介してコマンドおよび内部制御信号を受けて、指
示された動作に対応する動作コマンドを生成する。コラ
ムアドレスカウンタ５８は、外部アドレスによって指定
された列アドレスを起点として、複数のメモリセル列を
順次指定するためのカウントアップ動作を実行して、コ
ラムアドレスＣＡを列デコーダ３０ｎに伝達する。

【０１１２】データ入力バッファ６５ｎは、マルチプレ
クサ５２を介して、外部から入力される書込データを受
けて、データレジスタおよびデータ書込回路４０ｎに伝
達する。

【０１１３】制御回路６０ｎは、コマンドデコーダ５６
によって生成された動作コマンドに応じて、ノーマルメ
モリアレイ１０ｎに対する動作を制御する。データ書込
時において、制御回路６０ｎは、ノーマルメモリアレイ
１０ｎのワード線ＷＬに印加されるデータ書込パルスの
印加タイミングおよびパルス幅を行デコーダ２０ｎに対
して指示する。

【０１１４】フラッシュメモリ１００は、さらに、デー
タ出力バッファ７５と、ノーマルメモリアレイ１０ｎに
対応して設けられる高電圧発生回路８０ｎと、をさらに
備える。

【０１１５】データ出力バッファ７５は、データ読出時
において、ノーマルメモリアレイ１０ｎから読出された
データを、マルチプレクサ５２を介して外部Ｉ／Ｏに向
けて出力する。

【０１１６】高電圧発生回路８０は、書込条件情報レジ
スタ８５に保持される書込条件情報ＰＤに応じて、レベ
ルＬＶ１〜ＬＶ３の単位書込動作においてそれぞれ用い
られるプログラム電圧Ｖｐｇｍ１〜Ｖｐｇｍ３を生成す
る。

【０１１７】各単位書込動作時において、行デコーダ２
０ｎは、制御回路６０ｎによって指示されたタイミング
およびパルス幅に基づいたデータ書込パルスを、セクタ
アドレスＳＡに対応するワード線ＷＬに対して印加す
る。

【０１１８】それぞれの単位書込動作時におけるデータ
書込パルスの電圧振幅は、高電圧発生回路８０によって
生成されるプログラム電圧Ｖｐｇｍ１〜Ｖｐｇｍ３にそ
れぞれ相当する。

【０１１９】したがって、行デコーダ２０ｎおよび制御
回路６０ｎは、後程説明する書込条件記憶部１０５から
読出された書込条件情報ＰＤに応じて、データ書込動作
を実行するためのデータ書込パルスを印加する電気信号
制御部を構成する。

【０１２０】フラッシュメモリ１００は、さらに、ノー
マルメモリアレイ１０ｎの各セクタに対応したデータ書
込条件を記憶するための書込条件記憶部１０５を備え
る。

【０１２１】書込条件記憶部１０５は、エクストラメモ
リアレイ１０ｐを含む。エクストラメモリアレイ１０ｐ
は、行列状に配置される複数のメモリセルを有し、プロ
グラマブル・リード・オンリー・メモリ（ＰＲＯＭ）で
構成される。すなわち、エクストラメモリアレイ１０ｐ
を構成するメモリセルは、電気的入力によって不揮発的
なデータ書込を実行可能であれば、図２３に示されるフ
ラッシュメモリのセル構成に限定されず、任意の記憶素
子を適用することができる。

【０１２２】図２は、エクストラメモリアレイ１０ｐの
構成を示す概略ブロック図である。図２を参照して、ノ
ーマルメモリアレイ１０ｎは、複数のセクタＦＳ１，Ｆ
Ｓ２，ＦＳ３〜ＦＳｍ（ｍ：自然数）に分割される。同
一のワード線ＷＬと結合される同一行に属するメモリセ
ル群が、同一のセクタを構成する。すなわち、各セクタ
は、１回のデータ読出対象およびデータ書込対象となる
複数のメモリセルを有する。

【０１２３】セクタＦＳ１〜ＦＳｍのそれぞれにおける
データ書込条件は、ｋビット（ｋ：自然数）の書込条件
情報ＰＤで示されるものとする。

【０１２４】エクストラメモリアレイ１０ｐは、セクタ
ＦＳ１〜ＦＳｍにそれぞれ対応するエクストラセクタＥ
Ｓ１〜ＥＳｍを有する。エクストラセクタＥＳ１〜ＥＳ
ｍの各々は、ｋビットの書込条件情報ＰＤを記憶するた
めのｋ個のメモリセルを有している。

【０１２５】エクストラメモリアレイ１０ｐにおいて
も、エクストラセクタＰＳ１〜ＰＳｍにそれぞれ対応し
てワード線が配置される。同一のエクストラセクタに属
するｋ個のメモリセルは、同一のワード線によって選択
される。したがって、エクストラメモリアレイ１０ｐの
サイズは、ｎ行×ｋ列であり、ワード線およびビット線
は、ｎ本およびｋ本ずつ配置される。

【０１２６】このような構成とすることにより、エクス
トラメモリアレイ１０ｐにおいて、ノーマルメモリアレ
イ１０ｎのセクタＦＳ１〜ＦＳｍのそれぞれに対応する
書込条件情報を、独立したエクストラセクタＥＳ１〜Ｅ
Ｓｍのそれぞれに記憶し、かつ読出すことが可能とな
る。したがって、ノーマルメモリアレイ１０ｎにおい
て、複数のセクタに連続してデータ書込が指示された場
合にも、エクストラメモリアレイ１０ｐにおいて、書込
条件情報に関する記憶データのリードディスターブによ
るデータ破壊の危険性は抑制することができる。

【０１２７】なお、書込条件情報のビット数ｋは、任意
に設定することができる。ビット数を多くとれば、デー
タ書込条件をより細密に設定することができるが、その
一方で、必要なメモリセル数の増加もしくは、多値デー
タとして１個のメモリセルに記憶する場合における記憶
データの信頼性の低下といった問題点が生じてしまう。
したがって、実施の形態１においては、ｋ＝２ビットと
する場合について説明することとする。

【０１２８】再び図１を参照して、書込条件記憶部１０
５は、エクストラメモリアレイ１０ｐに対応して設けら
れる、行デコーダ２０ｐ、列デコーダ３０ｐ、列選択ゲ
ートおよびセンスアンプ３５ｐ、データレジスタおよび
データ書込回路４０ｐ、制御回路６０ｐおよびデータ入
力バッファ６５ｐをさらに含む。

【０１２９】行デコーダ２０ｐ、列デコーダ３０ｐ、列
選択ゲートおよびセンスアンプ３５ｐ、データレジスタ
およびデータ書込回路４０ｐは、行デコーダ２０ｎ、列
デコーダ３０ｎ、列選択ゲートおよびセンスアンプ３５
ｎ、データレジスタおよびデータ書込回路４０ｎがノー
マルメモリアレイ１０ｎに対して実行するのと同様の動
作を、エクストラメモリアレイ１０ｐに対して実行す
る。

【０１３０】制御回路６０ｐは、コマンドデコーダ５６
によって生成されたコマンドに応答して、書込条件情報
ＰＤに関する、エクストラメモリアレイ１０ｐに対する
書込および読出を指示する。

【０１３１】データ入力バッファ６５ｐは、マルチプレ
クサ５２を介して外部Ｉ／Ｏから伝達される、ノーマル
メモリアレイ１０ｐの各セクタにおけるデータ書込条件
を示すための書込条件情報ＰＤを、データレジスタおよ
びデータ書込回路４０ｐに伝達する。

【０１３２】高電圧発生回路８０ｐは、エクストラメモ
リアレイ１０ｐ内のメモリセルに対してデータ書込を実
行するための高電圧Ｖｐｐを生成する。この高電圧Ｖｐ
ｐは、ノーマルメモリアレイ１０ｎにおけるセクタの選
択とは無関係に、一定レベルに維持される。

【０１３３】データ書込時において、制御回路６０ｐ
は、ノーマルメモリアレイ１０ｎにおいてデータ書込対
象となるセクタに対応する書込条件情報ＰＤの読出を指
示する。行デコーダ２０ｐに対しては、ノーマルメモリ
アレイ１０ｎと共通のセクタアドレスＳＡが伝達され
る。

【０１３４】書込条件情報レジスタ８５は、エクストラ
メモリアレイ１０ｐ中の選択されたエクストラセクタか
ら読出された書込条件情報ＰＤを保持する。

【０１３５】高電圧発生回路８０ｎは、書込条件情報レ
ジスタ８５に保持された書込条件情報ＰＤに基づいて、
ノーマルメモリアレイ１０ｎにおけるデータ書込パルス
の電圧振幅に相当するプログラム電圧Ｖｐｇｍ１、Ｖｐ
ｇｍ２およびＶｐｇｍ３を生成する。

【０１３６】図３は、フラッシュメモリ１００における
データ書込動作の処理フローを示すフローチャートであ
る。

【０１３７】図３を参照して、外部制御信号によって書
込コマンドが入力されると（ステップＳ１００）、デー
タ書込の対象となるセクタを選択するためのセクタアド
レスＳＡの入力（ステップＳ１１０）と、書込データの
入力（ステップＳ１２０）とが外部Ｉ／Ｏから実行され
る。図３においては、ノーマルメモリアレイ１０ｎのう
ち、第１番目のセクタＦＳ１が選択されたものとする。
さらに、コンファームコマンドが入力されて、データ書
込時における書込確認動作（ベリファイ動作）の実行が
指示される（ステップＳ１３０）。

【０１３８】データ書込に必要なコマンド、データおよ
びアドレスの入力が完了すると、まず、書込条件記憶部
１０５からのセクタＦＳ１に対応する書込条件情報ＰＤ
の読出が実行される（ステップＳ１４０）。具体的に
は、行デコーダ２０ｐによって、行デコーダ２０ｎと共
通のセクタアドレスＳＡに基づいて、ノーマルメモリア
レイ１０ｎ中の選択されたセクタＦＳ１と対応するエク
ストラセクタＰＳ１が選択される。さらに、制御回路６
０ｐに指示されて、エクストラセクタＰＳ１に記憶され
る書込条件情報ＰＤが読み出されて、書込条件情報レジ
スタ８５で保持される。

【０１３９】図４は、書込条件情報レジスタ８５に保持
される書込条件情報ＰＤと高電圧発生回路８０ｎが発生
するプログラム電圧との対応を示す図である。

【０１４０】図４を参照して、書込条件情報ＰＤは、上
位ビットＰ（１）および下位ビットＰ（０）の２ビット
で構成される。各エクストラセクタは、２個のメモリセ
ルを有するので、エクストラメモリアレイ１０ｐ中の各
メモリセルは、１ビットのデータ記憶を実行する。

【０１４１】エクストラメモリアレイ１０ｐから読出さ
れた書込条件情報ＰＤが“００”である場合には、プロ
グラム電圧Ｖｐｇｍ１、Ｖｐｇｍ２およびＶｐｇｍ３
は、標準的な条件に対応する電圧Ｖ１ｓ（たとえば１
７．０［Ｖ］）、Ｖ２ｓ（たとえば１６．０［Ｖ］）お
よびＶ３ｓ（たとえば１５．０［Ｖ］）に設定される。
すなわち、標準的なデータ書込特性を有するセクタに対
応する書込条件情報を記憶するエクストラセクタに含ま
れる２個のメモリセルの各々には、記憶データ“０”が
書込まれる。

【０１４２】一方、書込条件情報ＰＤが“０１”である
場合には、プログラム電圧Ｖｐｇｍ１、Ｖｐｇｍ２およ
びＶｐｇｍ３は、大きめ電圧振幅条件に対応する電圧Ｖ
１ｈ（たとえば１７．５［Ｖ］）、Ｖ２ｈ（たとえば１
６．５［Ｖ］）およびＶ３ｈ（たとえば１５．５
［Ｖ］）に設定される。すなわち、データ書込が遅いセ
クタに対応する書込条件情報を記憶するエクストラセク
タに含まれる２個のメモリセルのうちの、上位ビットＰ
（１）に対応する一方に対して、データ書込が実行され
る。もう一方のメモリセルは、消去状態（“１”）に維
持される。

【０１４３】さらに、書込条件情報ＰＤが“１０”であ
る場合には、プログラム電圧Ｖｐｇｍ１、Ｖｐｇｍ２お
よびＶｐｇｍ３は、小さめの電圧振幅条件に対応する電
圧Ｖ１ｌ（たとえば１６．５［Ｖ］）、Ｖ２ｌ（たとえ
ば１５．５［Ｖ］）およびＶ３ｌ（たとえば１４．５
［Ｖ］）に設定される。すなわち、データ書込が早いセ
クタに対応する書込条件情報を記憶するエクストラセク
タに含まれる２個のメモリセルのうちの、下位ビットＰ
（０）に対応する一方に対して、データ書込が実行され
る。もう一方のメモリセルは、消去状態（“１”）に維
持される。

【０１４４】読出された書込条件情報ＰＤに基づいて、
選択されたセクタに対するデータ書込動作が実行される
（ステップＳ１５０）。

【０１４５】図５は、選択された１個のセクタに対する
データ書込動作を説明するフローチャトである。

【０１４６】すでに説明したように、選択された１個の
セクタを対象とする１回のデータ書込動作は、レベルＬ
１〜Ｌ３の３つの単位書込動作によって構成される。

【０１４７】まず、レベルＬ１（書込データレベル“０
０”）の単位書込動作が実行される（ステップＳ１５
２）。レベルＬ１の単位書込動作に用いられるデータ書
込パルスの振幅電圧は、書込条件情報ＰＤに基づいて、
高電圧発生回路８０が発生するプログラム電圧Ｖｐｇｍ
１に設定される（ステップＳ１５４）。

【０１４８】データ書込パルスのパルス幅は、制御回路
６０ｎによって設定される（ステップＳ１５５）。１回
目に印加されるデータ書込パルスのパルス幅は、Ｗ１に
設定される。

【０１４９】ステップＳ１５４およびＳ１５６で設定さ
れた条件に従うデータ書込パルスは、セクタアドレスＳ
Ａに応答するワード線ＷＬに印加される（ステップＳ１
５６）。さらに並行して、データレジスタおよびデータ
書込回路４０によって、レベルＬ１（記憶データ“０
０”）の書込対象メモリセルに対応するビット線を接地
線圧Ｖｓｓに、その他のビット線を書込インヒビット電
圧Ｖｄｉに設定することによって、選択されたセクタに
対する、レベルＬ１の単位書込動作が実行される。

【０１５０】データ書込パルスの印加が終了すると、レ
ベルＬ１についての書込確認動作（ベリファイ動作）が
実行される（ステップＳ１５８）。

【０１５１】ベリファイ動作は、データ書込対象である
セクタからのデータ読出を実行して、読出されたデータ
と指示された書込データとが一致するかの否かの比較に
よって実行される。

【０１５２】ベリファイ動作によって、レベルＬ１の単
位書込動作が正常に実行できていないと判断される場合
（Ｆａｉｌ）には、パルス幅の設定を変えて、再度レベ
ルＬ１の書込が実行される。具体的には、第２回目のデ
ータ書込パルス印加時においては、そのパルス幅は初回
のパルス幅Ｗ１のｒ１倍（ｒ１：１より大きい実数）に
設定される（ステップＳ１５５）。

【０１５３】再設定されたパルス幅を有するデータ書込
パルス電圧の印加によって、レベルＬ１のデータ書込が
再度実行される（ステップＳ１５６）。その後、再びベ
リファイ動作が実行される（ステップＳ１５８）。この
ようにして、レベルＬ１の単位書込動作が正常に実行さ
れるまでの間、パルス幅の再設定を伴ってデータ書込パ
ルスの印加が繰返し実行される。

【０１５４】パルス幅の設定は、第ｎ回目（ｎ：自然
数）のデータ書込パルス印加時におけるパルス幅をＷ１
（ｎ）と表記すると、下記の（１）式で示される。

【０１５５】Ｗ１（ｎ）＝ｒ１^(n-1)・Ｗ１・・・（１）パルス幅をべき乗で広げていくことによって、各単位書
込動作におけるデータ書込を確実に実行できる。

【０１５６】ベリファイ動作によって、レベルＬ１の単
位書込動作が正常に実行されたと判断される場合（Ｐａ
ｓｓ）には、引続きレベルＬ２の単位書込動作が開始さ
れる（ステップＳ１６０）。

【０１５７】レベルＬ２（書込データレベル“０１”）
の単位書込動作は、データ書込パルスの設定条件が異な
る以外は、レベルＬ１の単位書込動作と同様のフローに
従って実行される。すなわち、レベルＬ２の単位書込動
作が正常に実行されるまで、パルス幅の再設定を伴って
データ書込パルスの印加が繰返し実行される（ステップ
Ｓ１６４〜Ｓ１６８）。

【０１５８】レベルＬ２の単位書込動作に用いられるデ
ータ書込パルスの振幅電圧は、書込条件情報ＰＤに基づ
いて、高電圧発生回路８０が発生するプログラム電圧Ｖ
ｐｇｍ２に設定される（ステップＳ１６４）。

【０１５９】また、レベルＬ２の単位書込動作におい
て、第ｎ回目（ｎ：自然数）のデータ書込パルス印加時
におけるパルス幅Ｗ２（ｎ）は、下記（２）式で示され
る。

【０１６０】Ｗ２（ｎ）＝ｒ２^(n-1)・Ｗ２・・・（２）（２）式中において、Ｗ２は、１回目に印加されるデー
タ書込パルスのパルス幅を示し、ｒ２は１より大きい所
定の実数である。

【０１６１】レベルＬ２の単位書込動作が正常に終了す
ると、引続きレベルＬ３のデータ書込が開始される（ス
テップＳ１７０）。

【０１６２】レベルＬ３（書込データレベル“１０”）
の単位書込動作は、データ書込パルスの設定条件が異な
る以外は、レベルＬ１の単位書込動作と同様のフローに
従って実行される。すなわち、レベルＬ３の単位書込動
作が正常に実行されるまで、パルス幅の再設定を伴って
データ書込パルスの印加が繰返し実行される（ステップ
Ｓ１７４〜Ｓ１７８）。

【０１６３】レベルＬ３の単位書込動作に用いられるデ
ータ書込パルスの振幅電圧は、書込条件情報ＰＤに基づ
いて、高電圧発生回路８０が発生するプログラム電圧Ｖ
ｐｇｍ３に設定される（ステップＳ１７４）。

【０１６４】また、レベルＬ３の単位書込動作におい
て、第ｎ回目（ｎ：自然数）のデータ書込パルス印加時
におけるパルス幅Ｗ３（ｎ）は、下記（３）式で示され
る。

【０１６５】Ｗ３（ｎ）＝ｒ３^(n-1)・Ｗ３・・・（３）（３）式中において、Ｗ３は、１回目に印加されるデー
タ書込パルスのパルス幅を示し、ｒ３は１より大きい所
定の実数である。

【０１６６】このようにして、データ書込対象となった
セクタに対して、レベルＬ１、Ｌ２およびＬ３の単位書
込動作がすべてが正常に完了すれば、当該セクタに対す
るデータ書込動作は終了される（ステップＳ２００）。
これによって１回のデータ書込動作が終了する。

【０１６７】このように、べき乗比である実数ｒ１，ｒ
２，ｒ３を１より大きい値に設定することにより、各単
位書込動作が完了するまで、再設定ごとにパルス幅が拡
大されたデータ書込パルスが繰り返し印加される。ある
いは、実数ｒ１，ｒ２，ｒ３を０より大きい１未満の値
に設定して、データ書込パルスのパルス幅を、繰り返し
印加されるごとに縮小することもできる。

【０１６８】再び図３を参照して、ステップＳ１４０に
おいて、エクストラメモリアレイ１０ｐから読出された
書込条件情報に基づいて設定されたプログラム電圧Ｖｐ
ｇｍ１、Ｖｐｇｍ２およびＶｐｇｍ３に基づいて、メモ
リアレイ１０ｎにおいて、セクタＦＳ１に対するデータ
書込が実行される（ステップＳ１５０）。

【０１６９】図６は、複数のセクタに連続してデータ書
込を実行する場合の処理フローを示すフローチャートで
ある。

【０１７０】図６には、全セクタを対象とするデータ書
込処理が示される。図６を参照して、データ消去状態で
あるノーマルメモリアレイ１０ｎに対するデータ書込動
作は、各セクタごとに順次実行される。

【０１７１】すなわち、最初に先頭セクタＦＳ１に対し
て、図３および図５に示されるステップＳ１００〜Ｓ２
００で構成される、１個のセクタに対するデータ書込動
作が実行される（ステップＳ２１０−１）。セクタＦＳ
１に対するデータ書込動作が終了すると、次のセクタＦ
Ｓ２を対象とするデータ書込が実行される（ステップＳ
２１０−２）。このように、１個のセクタに対するデー
タ書込動作が正常に終了するたびに、次のセクタを対象
とするデータ書込動作が順次実行されていき、最終セク
タＦＳｍに対するデータ書込動作が正常に終了すると
（ステップＳ２００−ｍ）、ノーマルメモリアレイ１０
ｎに対するデータ書込動作が終了する（ステップＳ２２
０）。

【０１７２】エクストラメモリアレイ１０ｐにおいて
は、ノーマルメモリアレイ１０ｎのセクタＦＳ１〜ＦＳ
ｍのそれぞれに対応して、独立したエクストラセクタＰ
Ｓ１〜ＰＳｍを設けて書込条件情報ＰＤを記憶してい
る。したがって、セクタＦＳ１〜ＦＳｍに対するデータ
書込動作を実行するステップＳ２１０−１〜Ｓ２１０−
ｍのそれぞれにおいて、対応する１個のエクストラセク
タのみがデータ読出の対象となる。

【０１７３】したがって、エクストラメモリアレイ１０
ｐを構成するメモリセルを効率的に配置した上で、過剰
なリードディスターブによって、書込条件情報ＰＤのデ
ータ破壊が生じる危険性を抑制することができる。

【０１７４】この結果、実施の形態１に従うフラッシュ
メモリにおいては、動作テスト等において予め求められ
た各セクタごとの最適なデータ書込条件に基づいて、各
セクタに対するデータ書込を実行することができる。

【０１７５】これにより、相対的に書込が遅いセクタに
対しては、データ書込パルスの電圧振幅を大きくして、
高速にデータ書込を終了させることができる。また、相
対的に書込が速いセクタにおいては、電圧振幅の小さい
データ書込パルスを用いるこによって、オーバープログ
ラムによるしきい値電圧ばらつきを防止することができ
る。したがって、製造ばらつきによるメモリセル特性の
ばらつきを考慮して、各セクタごとに適切なデータ書込
を実行することが可能となる。

【０１７６】［実施の形態２］実施の形態２において
は、エクストラメモリアレイ１０ｐを小規模化可能な構
成について説明する。

【０１７７】図７は、実施の形態２に従う不揮発性半導
体記憶装置の代表例であるフラッシュメモリ２００の構
成を示すブロック図である。

【０１７８】図７を参照して、実施の形態２に従うフラ
ッシュメモリ２００は、実施の形態１に従うフラッシュ
メモリ１００と比較して、書込条件記憶部１０５に代え
て書込条件記憶部２０５を備える点で異なる。その他の
部分の構成は、フラッシュメモリ１００と同様であるの
で、詳細な説明は繰り返さない。

【０１７９】書込条件記憶部２０５は、書込条件記憶部
１０５と比較して、エクストラメモリアレイ１０ｐに代
えてエクストラメモリアレイ１１ｐを含む点と、アドレ
ス記憶部２１０、アドレス一致比較回路２２０およびレ
ジスタリセット回路２３０をさらに含む点とで異なる。
その他の部分の構成は、書込条件記憶部１０５と同様で
あるので、詳細な説明は繰り返さない。

【０１８０】アドレス記憶部２１０は、ｊ個（ｊ：ｍ未
満の自然数）のプログラムユニットＰＵ１〜ＰＵｊを有
する。プログラムユニットＰＵ１〜ＰＵｊは、たとえば
ヒューズ素子で構成されて、指定アドレスＰＳＡ１〜Ｐ
ＳＡｊをそれぞれ不揮発的に記憶する。指定アドレスＰ
ＳＡ１〜ＰＳＡｊの各々は、ノーマルメモリアレイ１０
ｎ中のセクタＦＳ１〜ＦＳｍのうちの１つを指定するた
めのセクタアドレスに相当する。

【０１８１】実施の形態１に従うエクストラメモリアレ
イ１０ｐは、ノーマルメモリアレイ１０ｎ中のセクタＦ
Ｓ１〜ＦＳｍのそれぞれに対応する、ｍ個のエクストラ
セクタＥＳ１〜ＥＳｍを含んでいた。これに対して、実
施の形態２に従うエクストラメモリアレイ１１ｐは、す
べてのセクタに対応する書込条件情報を記憶するのでは
なく、標準条件とは異なるデータ書込条件が適用される
セクタに対応するデータ書込情報のみを記憶する。

【０１８２】したがって、エクストラメモリアレイ１１
ｐは、ｊ個のエクストラセクタを含む。各エクストラセ
クタは、ｋ個のメモリセルを有し、ｋビットの書込条件
情報ＰＤを記憶する。なお、実施の形態２においても、
ｋ＝２の場合について説明するものとする。

【０１８３】図８は、実施の形態２に従うエクストラメ
モリアレイの構成を説明する概念図である。図８を参照
して、エクストラメモリアレイ１０ｐ中のエクストラセ
クタＥＳ１〜ＥＳｊのそれぞれは、プログラムユニット
ＰＵ１〜ＰＵｊにそれぞれ記憶された指定アドレスＰＳ
Ａ１〜ＰＳＡｊのそれぞれと対応付けられる。

【０１８４】指定アドレスＰＳＡ１〜ＰＳＡｊは、デー
タ書込特性が標準と異なるセクタ、すなわち標準条件と
は異なるデータ書込条件が適用されるべきセクタのセク
タアドレスに相当する。すなわち、実施の形態２に従う
フラッシュメモリ２００においては、ｊ個のセクタに対
して、通常条件と異なるデータ書込条件を適用して、適
切なデータ書込を実行することが可能となる。

【０１８５】エクストラセクタＥＳ１には、プログラム
ユニットＰＵ１に記憶された指定アドレスＰＳＡ１に対
応するセクタに対応する書込条件情報が保持される。以
降のエクストラセクタに対しても、同様に書込条件情報
が記憶される。したがって、エクストラメモリアレイ１
１ｐにおいては、データ書込特性が標準条件と異なるセ
クタに対して、適切なデータ書込条件それぞれ実行する
ための書込条件情報を記憶することができる。

【０１８６】再び図７を参照して、アドレス一致比較回
路２２０は、セクタアドレスバッファ５４から伝達され
るセクタアドレスＳＡと、アドレス記憶部２１０に予め
記憶された指定アドレスＰＳＡ１〜ＰＳＡｊとの間で一
致比較を実行する。セクタアドレスＳＡは、データ書込
動作の対象となるセクタを示している。

【０１８７】図９は、アドレス一致比較回路２２０の構
成を説明する回路図である。アドレス一致比較回路２２
０は、プログラムユニットＰＵ１〜ＰＵｊにそれぞれ対
応して設けられるｊ個のアドレス比較ユニット２２２を
有する。各アドレス比較ユニットの構成および動作は同
様であるので、図９においては、プログラムユニットＰ
Ｕ１に対応して設けられるアドレス比較ユニットの構成
について代表的に説明する。

【０１８８】アドレス比較ユニット２２２は、ｉビット
（ｉ：自然数）のセクタアドレスＳＡと、プログラムユ
ニットＰＵ１に記憶されたｉビットの指定アドレスＰＳ
Ａ１との間における一致検出を実行するためのｉ個のセ
クタアドレス一致検出回路２２４を有する。各セクタア
ドレス一致検出回路２２４は、対応する１ビットにおい
て、セクタアドレスＳＡと指定アドレスＰＳＡ１との間
で一致比較を行なって、一致比較結果に応じて、一致検
出フラグＦＬＧを生成する。

【０１８９】一致検出フラグＦＬＧは、合計ｉビットで
構成され、それぞれのビットにおいて、セクタアドレス
ＳＡと指定アドレスＰＳＡ１との間でレベルが一致した
場合に、Ｌレベルに活性化される。

【０１９０】アドレス比較ユニット２２２は、さらに、
ｉ個のセクタアドレス一致検出回路２２４から出力され
たｉビットの一致検出フラグＦＬＧのそれぞれのビット
を入力とするＮＯＲ演算結果を、アドレス一致検出信号
ＨＩＴ（１）として出力する論理ゲート２２６をさらに
備える。したがって、アドレス一致検出信号ＨＩＴ
（１）は、データ書込対象となったセクタを表わすセク
タアドレスＳＡと、プログラムユニットＰＵ１に記憶さ
れた指定ＰＳＡ１との各ビットが完全に一致した場合に
おいてのみ、Ｈレベルに活性化される。

【０１９１】その他のプログラムユニット対応して設け
られるアドレス比較ユニット２２２の構成も同様であ
る。したがって、これらのｊ個のアドレス比較ユニット
２２２によって、対応するプログラムユニットに記憶さ
れた指定アドレスＰＳＡ１〜ＰＳＡｊとセクタアドレス
ＳＡとの一致比較に応じた、アドレス一致信号ＨＩＴ
（１）〜ＨＩＴ（ｊ）が出力される。

【０１９２】アドレス一致比較回路２２０は、さらに、
アドレス一致検出信号ＨＩＴ（１）〜ＨＩＴ（ｊ）のそ
れぞれを入力とする論理（ＯＲ）ゲート２２８を有す
る。論理ゲート２２８は、制御信号ＳＨＩＴを出力す
る。

【０１９３】したがって、制御信号ＳＨＩＴは、データ
書込動作の対象を示すセクタアドレスＳＡが、アドレス
記憶部２１０に格納された指定アドレスＰＳＡ１〜ＰＳ
Ａｊのいずれかと一致した場合にＨレベルに活性化され
る。一方、セクタアドレスＳＡが、指定アドレスＰＳＡ
１〜ＰＳＡｊのいずれとも一致しない場合には、制御信
号ＳＨＩＴはＬレベルに非活性化される。

【０１９４】制御回路６０ｐは、制御信号ＳＨＩＴの活
性化に応答して、エクストラメモリアレイ１１ｐからの
データ読出を指示する。エクストラメモリアレイ１１ｐ
におけるセクタの選択は、ｊ個のアドレス一致検出信号
ＨＩＴ（１）〜ＨＩＴ（ｊ）によって実行される。すな
わち、制御信号ＳＨＩＴが活性化されている場合におい
ては、アドレス一致信号ＨＩＴ（１）〜ＨＩＴ（ｊ）の
うちの、セクタアドレスＳＡと一致する指定アドレスに
対応する１つがＨレベルに活性化されている。したがっ
て、行デコーダ２０ｐは、セクタアドレスＳＡと指定ア
ドレスのいずれかとが一致した場合において、セクタア
ドレスＳＡによって選択されるセクタに対応する書込条
件情報が記憶されたエクストラセクタのワード線を選択
的に活性化することができる。

【０１９５】このようにして読出された書込条件情報
は、列選択ゲートおよびセンスアンプ３５ｐによって、
書込条件情報レジスタ８５に伝達される。したがって、
予めアドレス記憶部２１０に対応するセクタアドレスが
記憶される、通常条件とは異なるデータ書込条件を適用
すべきセクタが選択された場合において、エクストラメ
モリアレイ１１ｐに予め記憶した書込条件情報を読出し
て、これに基づいたプログラム電圧Ｖｐｇｍ１〜Ｖｐｇ
ｍ３の生成を高電圧発生回路８０ｎにおいて実行するこ
とが可能となる。

【０１９６】一方、制御信号ＳＨＩＴが非活性化される
場合、すなわちセクタアドレスＳＡが、指定アドレスＰ
ＳＡ１〜ＰＳＡｊのいずれとも一致しない場合において
は、データ書込対象に選択されたセクタに対して、通常
条件に従ったデータ書込を実行すればよいことを示して
いる。このような場合においては、エクストラメモリア
レイ１１ｐからのデータ読出を実行する必要はない。

【０１９７】したがって、制御信号ＳＨＩＴが非活性化
される場合においては、制御回路６０ｐは、エクストラ
メモリアレイ１１ｐに対するデータ読出動作を実行しな
い。一方、制御信号ＳＨＩＴの非活性化に応答して、レ
ジスタリセット回路２３０が活性化される。図９の構成
に従えば、制御信号ＳＨＩＴの非活性化（Ｌレベル）に
応答して、インバータ２２９の出力がＨレベルに変化す
るので、これに応答して、レジスタリセット回路２３０
を構成するＮチャネルトランジスタがオンして、書込条
件情報レジスタ８５と接地電圧Ｖｓｓとを電気的に結合
する。

【０１９８】したがって、制御信号ＳＨＩＴの非活性化
時においては、書込条件情報レジスタ８５に保持される
書込条件情報ＰＤは、接地電圧Ｖｓｓに対応する“０
０”に設定される。

【０１９９】図３に示したように、書込条件情報ＰＤが
“００”の状態に設定されることにより、プログラム電
圧Ｖｐｇｍ１〜Ｖｐｇｍ３の各々は、標準的な電圧レベ
ルＶ１ｓ〜Ｖ３ｓにそれぞれ設定される。すなわち、標
準的なデータ書込条件が設定される。

【０２００】したがって、実施の形態１と同様に、通常
のデータ書込条件でデータ書込を実行すべき標準セクタ
と、標準条件と異なる特異なデータ書込条件を適用すべ
き特異セクタとを峻別して、それぞれのセクタに対する
データ書込条件を適切に設定することが可能となる。さ
らに、エクストラメモリアレイ１１ｐにおいて、ノーマ
ルメモリアレイ１０ｎ中の特異セクタに対応する書込条
件情報のみを保持する構成であるため、エクストラメモ
リアレイ１１ｐの小面積化を図ることが可能となる。

【０２０１】［実施の形態２の変形例］図１０は、実施
の形態２の変形例に従うフラッシュメモリ３００の構成
を示すブロック図である。

【０２０２】図１０を参照して、実施の形態２の変形例
に従うフラッシュメモリ３００は、実施の形態２に従う
フラッシュメモリ２００と比較して、書込条件記憶部２
０５に代えて書込条件記憶部３０５を備える点で異な
る。その他の部分の構成は、フラッシュメモリ２０と同
様であるので、詳細な説明は繰り返さない。

【０２０３】書込条件記憶部３０５は、書込条件記憶部
２０５と比較して、アドレス記憶部２１０に代えてアド
レス記憶部３１０を有する点で異なる。

【０２０４】アドレス記憶部３１０は、エクストラメモ
リアレイ１１ｑと、エクストラメモリアレイ１１ｑに対
応して設けられる、行デコーダ２０ｑ、列デコーダ３０
ｑ、列選択ゲートおよびセンスアンプ３５ｑ、データレ
ジスタおよびデータ書込回路４０ｑおよび制御回路６０
ｑと、指定アドレスバッファ回路３１５とを有する。

【０２０５】エクストラメモリアレイ１１ｑは、アドレ
ス記憶部２１０と同様に、ｊ個の指定アドレスＰＳＡ１
〜ＰＳＡｊを記憶する。既に説明したように、各セクタ
アドレスはｉビットで構成されるので、エクストラメモ
リアレイ１１ｑのサイズは、ｊ行×ｉ列が必要となる。

【０２０６】制御回路６０ｑは、コマンドデコーダ５６
によってデータ書込動作の実行を示すコマンドが生成さ
れた場合には、エクストラメモリアレイ１１ｑからの指
定アドレスＰＳＡ１〜ＰＳＡｊの読出を指示する。

【０２０７】行デコーダ２０ｑは、制御回路６０ｑの指
示に応じて、ｊ本のワード線を順次活性化する。列デコ
ーダ３０は、各ワード線が選択されている期間内におい
て、ｉ個のメモリセル列を順次選択して、同一のセクタ
に記憶されたｉビットのデータを順に読出す。

【０２０８】指定アドレスバッファ回路３１５は、指定
アドレスＰＳＡ１〜ＰＳＡｊにそれぞれ対応して設けら
れるレジスタユニットＲＥＧＵ１〜ＲＥＧＵｊを有す
る。列選択ゲートおよびセンスアンプ３５ｑと指定アド
レスバッファ回路３１５との間におけるデータ伝達経路
は、エクストラメモリアレイ１１ｑ内のセクタ選択と対
応して、制御回路６０ｑによって順次切換えられる。

【０２０９】これにより、データ書込動作時において、
レジスタユニットＲＥＧＵ１〜ＲＥＧＵｊのそれぞれ
は、エクストラメモリアレイ１１ｑから読出された指定
アドレスＰＳＡ１〜ＰＳＡｊをそれぞれ出力する。

【０２１０】アドレス一致比較回路２２０は、指定アド
レスバッファ回路３１５から伝達された指定ＰＳＡ１〜
ＰＳＡｊと、ノーマルメモリアレイ１０ｎにおけるデー
タ書込対象セクタを示すセクタアドレスＳＡとを受け
て、両者の間で一致比較を実行する。

【０２１１】アドレス一致比較回路２２０およびそれ以
降に配置される回路群の構成および動作は、図７に示し
た書込条件記憶部２０５と同様であるので詳細な説明は
繰返さない。

【０２１２】このような構成とすることにより、実施の
形態２の変形例に従う構成においても、実施の形態２と
同様に、エクストラメモリアレイ１１ｐの小面積化を図
った上で、ノーマルメモリアレイ１０ｎの各セクタに対
応して、適切なデータ書込条件を設定することができ
る。

【０２１３】さらに、図７に示されるようなヒューズ素
子を用いる必要がないため、レーザトリミング工程を設
けることなく、データ書込特性が標準とは異なる特異セ
クタを示すための指定アドレスＰＳＡ１〜ＰＳＡｊを電
気的に書込んで記憶することができる。

【０２１４】また、エクストラメモリアレイ１１ｑを、
書換可能な不揮発性記憶素子で構成すれば、これらの特
異セクタアドレスを順次書換えることも可能となる。こ
の結果、セクタ単位のデータ書込条件の指定を、より高
い自由度の下で実行できる。

【０２１５】なお、実施の形態１、２およびその変形例
においては、セクタごとに設定されるデータ書込条件と
して、データ書込パルスの電圧振幅に相当するプログラ
ム電圧Ｖｐｇｍ１〜Ｖｐｇｍ３の電圧レベルを変更する
例を示したが、本願発明の適用はこのような例に限定さ
れるものではない。

【０２１６】すなわち、プログラム電圧Ｖｐｇｍ１〜Ｖ
ｐｇｍ３のうちの一部の電圧についてのみ段階的に設定
し、その他のプログラム電圧については、標準値のみを
採用するような設定とすることもできる。さらに、その
他のデータ書込条件として、たとえば、初回に印加され
るデータ書込パルスのパルス幅等を設定することもでき
る。

【０２１７】また、４値のメモリセル、すなわち各メモ
リセルによって２ビットの情報を記憶する構成について
示したが、各メモリセルにおける記憶データのビット数
が、これ以外であっても、データ書込情報のビット数を
適切に設定することによって対応することが可能であ
る。

【０２１８】また、データ書込時における条件設定につ
いて説明したが、同様に、データ消去動作ついても、書
込条件記憶部と同様の構成によって、データ消去条件に
関する情報の記憶および必要に応じた読出しを実行する
ことによって、セクタごとに最適なデータ消去条件を設
定することが可能である。

【０２１９】［実施の形態３］実施の形態３において
は、多値記憶のフラッシュメモリにおいて、すなわち選
択されたセクタに対する１回のデータ書込動作が、レベ
ルの異なる複数の単位書込動作から構成される場合にお
いて、単位書込動作のデータ書込条件を適正化する方式
について説明する。

【０２２０】図１１は、実施の形態３に従うフラッシュ
メモリ４００の構成を示すブロック図である。

【０２２１】図１１を参照して、実施の形態３に従うフ
ラッシュメモリ４００は、図１に示す実施の形態１に従
うフラッシュメモリ１００と比較して、制御回路６０ｎ
に代えて、制御回路４１０およびレジスタ４２０を備え
る点で異なる。制御回路４１０によって生成されたデー
タは、メモリアレイ１０ｎに記憶させることが可能であ
る。

【０２２２】フラッシュメモリ４００は、さらに、書込
条件情報を予め記憶するためのエクストラメモリアレイ
１０ｐおよび、これに対応する、行デコーダ２０ｐ、列
デコーダ３０ｐ、列選択ゲートおよびセンスアンプ３５
ｐ、データレジスタおよびデータ書込回路４０ｐ、制御
回路６０ｐ、データ入力バッファ６５ｐ、高電圧発生回
路８０ｐおよび書込条件情報レジスタ８５が配置されな
い点で、フラッシュメモリ１００と異なる。その他の点
は、実施の形態１に従うフラッシュメモリ１００と同様
の構成であるので、詳細な説明は繰り返さない。

【０２２３】図１２は、多値記憶のフラッシュメモリに
対するデータ書込動作の構成を説明する概念図である。

【０２２４】図１２を参照して、実施の形態１で説明し
たように、ノーマルメモリアレイ１０ｎに対して、セク
タ単位で実行される１回のデータ書込動作は、順に実行
される、書込レベルの異なる３つの単位書込動作から構
成される。以下においては、データ消去状態（記憶デー
タ“１１”）であるメモリセルに対して、記憶データ
“００”、“０１”および“１０”を書込むための単位
書込動作のそれぞれを、Ｌ１レベル単位書込動作、Ｌ２
レベル単位書込動作およびＬ３レベル単位書込動作とも
称する。

【０２２５】図１３は、制御回路４１０の動作を説明す
るフローチャートである。図１３を参照して、ノーマル
メモリアレイ１０ｎに対して書込コマンドが入力され
て、セクタ単位で実行される１回のデータ書込動作が開
始されると（ステップＳ３００）、所定の設定条件（た
とえばデータ書込パルスの振幅電圧に相当するプログラ
ム電圧Ｖｐｇｍ１）に従うデータ書込パルスが印加され
て、Ｌ１レベル単位書込動作が実行される（ステップＳ
３１０）。ステップＳ３１０における処理は、図５に示
したフローチャート中のステップＳ１５２〜Ｓ１５８に
おける一連の処理に相当する。

【０２２６】制御回路４１０は、Ｌ１レベル単位書込動
作が正常に終了すると、書込ベリファイ動作に応じて必
要となったパルスの印加回数を算出し、実績パルス印加
回数ＮＬ１をレジスタ４２０に格納する（ステップＳ３
２０ａ）。

【０２２７】制御回路４１０は、後続のレベルＬ２およ
びＬ３単位書込動作におけるデータ書込条件、すなわち
データ書込パルスの設定条件を、レジスタ４２０に格納
された実績パルス印加回数ＮＬ１に基づいて設定する。

【０２２８】図１４は、実施の形態３に従うデータ書込
条件設定を説明する図である。図１４を参照して、制御
回路４１０は、データ書込動作の対象であるセクタにお
ける実績パルス印加回数ＮＬ１が、通常範囲内である
か、通常よりも多いか、もしくは通常よりも少ないかに
ついて判定する。実績パルス印加回数ＮＬ１が通常範囲
内である場合には、当該セクタのデータ書込特性は、
「標準」であると判断される。一方、実績パルス印加回
数ＮＬ１が、通常よりも多い場合および通常よりも少な
い場合においては、当該セクタの「データ書込は遅い」
および「データ書込は早い」とそれぞれ判断される。

【０２２９】したがって、実績パルス印加回数ＮＬ１が
通常範囲内である場合には、書込条件情報ＰＤ＝“０
０”に設定されてプログラム電圧Ｖｐｇｍ２およびＶｐ
ｇｍ３は、標準的なＶ２ｓおよびＶ３ｓにそれぞれ設定
される。

【０２３０】一方、実績パルス印加回数ＮＬ１が通常範
囲よりも多い場合には、書込条件情報ＰＤ＝“０１”に
設定されてプログラム電圧Ｖｐｇｍ２およびＶｐｇｍ３
は、標準よりも高いＶ２ｈおよびＶ３ｈにそれぞれ設定
される。同様に、実績パルス印加回数ＮＬ１が通常範囲
よりも少ない場合には、書込条件情報ＰＤ＝“１０”に
設定されてプログラム電圧Ｖｐｇｍ２およびＶｐｇｍ３
は、標準よりも低いＶ２ｌおよびＶ３ｌにそれぞれ設定
される。

【０２３１】これにより、データ書込特性が標準的なセ
クタにおいては、Ｌ２レベル以降の後続の単位書込動作
を、標準的な電圧振幅のデータ書込パルスを用いて実行
できる。

【０２３２】一方、データ書込が遅いおよびデータ書込
が早いセクタのそれぞれにおいては、標準より大きい電
圧振幅のデータ書込パルスおよび標準より小さい電圧振
幅のデータ書込パルスをそれぞれ用いて、Ｌ２レベル以
降の後続の単位書込動作を実行することができる。

【０２３３】再び図１３を参照して、制御回路４０は、
実績パルス印加回数ＮＬ１に応じたプログラム電圧Ｖｐ
ｇｍ２の生成を、高電圧発生回路８０ｎに指示する（ス
テップＳ３３０ａ）。

【０２３４】さらに、プログラム電圧Ｖｐｇｍ２を用い
て、Ｌ２レベル単位書込動作が実行される（ステップＳ
３４０ａ）。ステップＳ３４０ａにおける処理は、図５
に示したフローチャート中のステップＳ１６０〜Ｓ１６
８における一連の処理に相当する。

【０２３５】Ｌ２レベル単位書込動作が終了すると、制
御回路４０は、実績パルス印加回数ＮＬ１に応じたプロ
グラム電圧Ｖｐｇｍ３の生成を、高電圧発生回路８０ｎ
に指示する（ステップＳ３５０ａ）。

【０２３６】さらに、プログラム電圧Ｖｐｇｍ３を用い
て、Ｌ３レベル単位書込動作が実行される（ステップＳ
３６０ａ）。ステップＳ３６０ａにおける処理は、図５
に示したフローチャート中のステップＳ１７０〜Ｓ１７
８における一連の処理に相当する。

【０２３７】このような構成とすることにより、各セク
タにおけるデータ書込動作が複数の単位書込動作から構
成される場合において、先行して実行される単位書込動
作の実績結果に基づいて、当該セクタがデータ書込の速
い／遅いセクタのいずれであるかを判断するとともに、
後続の単位書込動作におけるデータ書込条件の設定にこ
の判断を反映することができる。

【０２３８】したがって、データ書込の遅いセクタにお
いては、後続の単位書込動作におけるデータ書込パルス
の印加回数を低減して、書込の高速化を図ることができ
る。一般的に、データ書込速度は、印加されるデータ書
込パルスのパルス数に依存して変動するが、実施の形態
３に従う構成においては、セクタ間における、データ書
込パルスの印加回数のばらつきを抑制して、データ書込
速度のセクタ間変動を抑制することができる。

【０２３９】一方、書込の速いセクタにおいては、後続
の単位書込動作におけるオーバープログラムを抑制し
て、データ書込後のしきい値電圧分布のばらつきを抑制
することが可能となる。

【０２４０】この結果、エクストラメモリアレイ等のデ
ータ書込条件を予め記憶するための回路群を配置するこ
となく、実施の形態１と同様の各セクタごとに対する適
切なデータ書込を実行できる。

【０２４１】［実施の形態３の変形例１］実施の形態３
の変形例１においては、実施の形態３と同様の手法によ
って、データ書込パルスのパルス幅が設定される。

【０２４２】実施の形態３の変形例１に従う制御回路
は、レジスタ４２０に格納された実績パルス印加回数Ｎ
Ｌ１に基づいて、後続のレベルＬ２およびＬ３単位書込
動作におけるデータ書込パルスのパルス幅設定条件の１
つである、実施の形態１で説明したべき乗比ｒ２および
ｒ３を設定する。

【０２４３】なお、制御回路の動作を除いては、実施の
形態３の変形例１に従うフラッシュメモリの構成および
動作は、図１１に示す実施の形態３に従う構成と同一で
あるので、詳細な説明は繰り返さない。

【０２４４】図１５は、実施の形態３の変形例１に従う
制御回路の動作を説明するフローチャートである。

【０２４５】図１５を参照して、実施の形態３の変形例
１に従う制御回路は、図１３に示される実施の形態３に
従う制御回路の処理フローと比較して、ステップＳ３３
０ａおよびＳ３５０ａに代えて、ステップＳ３３０ｂお
よびＳ３５０ｂを実行する点で異なる。その他の処理フ
ローについては、実施の形態３に従う制御回路と同様で
あるので、詳細な説明は繰り返さない。

【０２４６】実施の形態３の変形例１に従う制御回路
は、ステップＳ３３０ｂおよびＳ３５０ｂにおいて、実
績パルス印加回数ＮＬ１に応じたべき乗比ｒ２およびｒ
３をそれぞれ設定する。

【０２４７】図１６は、実施の形態３の変形例１に従う
データ書込条件設定を説明する図である。

【０２４８】図１６を参照して、実施の形態３の変形例
１においても、データ書込動作の対象であるセクタにお
ける実績パルス印加回数ＮＬ１に基づいて、当該セクタ
のデータ書込特性が判断される。

【０２４９】これに応じて、実績パルス印加回数ＮＬ１
が通常範囲内である場合には、書込条件情報ＰＤ＝“０
０”に設定されて、べき乗比ｒ２およびｒ３は、標準的
な値であるｒ２ｓおよびｒ３ｓにそれぞれ設定される。

【０２５０】一方、実績パルス印加回数ＮＬ１が通常範
囲よりも多い場合には、書込条件情報ＰＤ＝“０１”に
設定されて、べき乗比ｒ２およびｒ３は、標準値よりも
大きいｒ２ｈおよびｒ３ｈにそれぞれ設定される。実績
パルス印加回数ＮＬ１が通常範囲よりも少ない場合に
は、書込条件情報ＰＤ＝“１０”に設定されて、べき乗
比ｒ２およびｒ３は、標準値よりも小さいｒ２ｌおよび
ｒ３ｌにそれぞれ設定される。

【０２５１】これにより、データ書込特性が標準的なセ
クタにおいては、Ｌ２レベル以降の後続の単位書込動作
を、標準的なパルス幅のデータ書込パルスを用いて実行
できる。

【０２５２】一方、データ書込が遅いおよびデータ書込
が早いセクタのそれぞれにおいては、標準よりパルス幅
が広い電圧振幅のデータ書込パルスおよび標準よりパル
ス幅が狭い小さい電圧振幅のデータ書込パルスをそれぞ
れ用いて、Ｌ２レベル以降の続の単位書込動作を実行す
ることができる。

【０２５３】このような構成とすることにより、データ
書込の遅いセクタに対しては、標準的な条件よりも、１
回当りのデータ書込パルスの印加時間を長くすることが
できうる。通常、データ書込は、セルに対してデータ書
込パルスを印加している期間と、セルのしきい値が設定
電圧に到達しているか、すなわちデータ書込が正常に実
行されているかを検出するためのベリファイ動作期間等
に分けられる。したがって、データ書込が遅いセクタに
対して、１回当りのデータ書込パルスの印加時間を長く
とり、印加されるデータ書込パルスのパルス数を減らす
ことによって、書込所要時間を短縮することができる。

【０２５４】また、データ書込の速いセクタに対して
は、１回当りのパルス印加時間を短くすることによっ
て、書込動作を細かく制御できるようになる。

【０２５５】すなわち、データ書込の遅いセクタでは、
書込の高速化を図ることができ、データ書込の速いセク
タにおいては、オーバープログラムを抑制して、データ
書込状態におけるしきい値電圧分布のばらつきを抑制す
ることが可能となる。

【０２５６】この結果、実施の形態３と同様に、製造ば
らつきに起因するメモリセル特性のばらつきを考慮し
て、各セクタごとに適切なデータ書込を実行することが
可能となる。

【０２５７】また、パルス幅の設定について、パルス幅
設定のべき乗比ｒ２およびｒ３のみでなく、式（２）お
よび式（３）に示した、単位書込動作中で最初に印加さ
れるデータ書込パルスのパルス幅Ｗ２およびＷ３を、同
様に設定することも可能である。

【０２５８】［実施の形態３の変形例２］実施の形態３
の変形例２においては、ベリファイ動作によって繰返し
印加されるデータ書込パルスの電圧振幅が徐々に引上げ
られるような、データ書込を行なう場合について説明す
る。

【０２５９】図１７は、実施の形態３の変形例２に従う
１回のデータ書込動作におけるデータ書込パルスの振幅
電圧の設定を説明する概念図である。

【０２６０】図１７を参照して、Ｌ１レベル単位書込動
作において、ベリファイ動作に応じて、レベルＬ１のデ
ータｔ書込が正常に実行されるまでの間、データ書込パ
ルスは、合計ｎ１（ｎ１：自然数）回印加される。実施
の形態３の変形例２においては、繰り返し印加されるご
とに、データ書込パルスの電圧振幅は所定電圧ΔＶ１ず
つ上昇する。

【０２６１】同様に、Ｌ２レベル単位書込動作において
も、合計ｎ２（ｎ２：自然数）回の印加されるデータ書
込パルスについて、繰り返し印加されるごとに、その電
圧振幅は所定電圧ΔＶ２ずつ上昇する。また、Ｌ３レベ
ル単位書込動作においても、合計ｎ３（ｎ３：自然数）
回印加されるデータ書込パルスについて、繰り返し印加
されるごとに、その電圧振幅は所定電圧ΔＶ３ずつ上昇
する。

【０２６２】実施の形態３の変形例２に従う制御回路
は、レジスタ４２０に格納された実績パルス印加回数Ｎ
Ｌ１に基づいて、後続のレベルＬ２およびＬ３単位書込
動作におけるデータ書込パルスについて、上記の所定電
圧ΔＶ２およびΔＶ３を設定する。

【０２６３】なお、制御回路の動作を除いては、実施の
形態３の変形例２に従うフラッシュメモリの構成および
動作は、図１１に示す実施の形態３に従う構成と同一で
あるので、詳細な説明は繰り返さない。

【０２６４】図１８は、実施の形態３の変形例２に従う
制御回路の動作を説明するフローチャートである。

【０２６５】図１８を参照して、実施の形態３の変形例
２に従う制御回路は、図１３に示される実施の形態３に
従う制御回路の処理フローと比較して、ステップＳ３３
０ａおよびＳ３５０ａに代えて、ステップＳ３３０ｃお
よびＳ３５０ｃを実行する点で異なる。

【０２６６】実施の形態３の変形例２に従う制御回路
は、およびＳ３５０ｃにおいて、実績パルス印加回数Ｎ
Ｌ１に応じた所定電圧ΔＶ２およびΔＶ３をそれぞれ設
定して、高電圧発生回路８０ｎに伝達する。

【０２６７】高電圧発生回路８０ｎは、図５に示したス
テップＳ１５４、Ｓ１６４およびＳ１７４に相当する処
理に伴って、プログラム電圧Ｖｐｇｍ１、Ｖｐｇｍ２お
よびＶｐｇｍ３のそれぞれを、所定電圧ΔＶ１、ΔＶ２
およびΔＶ３ずつ上昇させる。また、図５に示したステ
ップＳ１５８、Ｓ１６８およびＳ１７８のそれぞれにお
いて、正常なデータ書込が実行できていないと判断され
る場合（Ｆａｉｌ）には、ステップＳ１５４〜Ｓ１５
６、ステップＳ１６４〜Ｓ１６６およびステップＳ１７
４〜Ｓ１７６のそれぞれが繰り返し実行される。

【０２６８】その他の処理フローについては、実施の形
態３に従う制御回路と同様であるので、詳細な説明は繰
り返さない。

【０２６９】図１９は、実施の形態３の変形例２に従う
データ書込条件設定を説明する図である。

【０２７０】図１９を参照して、実施の形態３の変形例
２においても、データ書込動作の対象であるセクタにお
ける実績パルス印加回数ＮＬ１に基づいて、当該セクタ
のデータ書込特性が判断される。

【０２７１】これに応じて、実績パルス印加回数ＮＬ１
が通常範囲内である場合には、書込条件情報ＰＤ＝“０
０”に設定されて、所定電圧ΔＶ２およびΔＶ３は、標
準的な値であるΔＶ２ｓおよびΔＶ３ｓにそれぞれ設定
される。

【０２７２】一方、実績パルス印加回数ＮＬ１が通常範
囲よりも多い場合には、書込条件情報ＰＤ＝“０１”に
設定されて、所定電圧ΔＶ２およびΔＶ３は、標準値よ
りも大きいΔＶ２ｈおよびΔＶ３ｈにそれぞれ設定され
る。実績パルス印加回数ＮＬ１が通常範囲よりも少ない
場合には、書込条件情報ＰＤ＝“１０”に設定されて、
所定電圧ΔＶ２およびΔＶ３は、標準値よりも小さいΔ
Ｖ２ｌおよびΔＶ３ｌにそれぞれ設定される。

【０２７３】このような構成とすることにより、実施の
形態３と同様に、製造ばらつきに起因するメモリセル特
性のばらつきを考慮して、各セクタごとに適切なデータ
書込を実行することが可能となる。

【０２７４】また、所定電圧ΔＶ２およびΔＶ３に代え
て、あるいはこれらと共に、プログラム電圧Ｖｐｇｍ２
およびＶｐｇｍ３の初期値を段階的に設定することも可
能である。あるいは、所定電圧ΔＶ１，Ｖ２，Ｖ３を負
の値に設定して、データ書込パルスの電圧振幅を、繰り
返し印加されるごとに低下させることもできる。

【０２７５】なお、実施の形態３およびその変形例に従
う構成においては、各セクタに対する１回のデータ書込
時において、最初に実行される単位書込動作の実績結果
に基づいて、２回目以降に実行される単位書込動作にお
けるデータ書込条件の設定に反映する例を示したが、各
セクタにおけるデータ書込特性の判断材料は最初に実行
される単位書込動作の実績結果に限定されるものではな
い。すなわち、最後に実行される１つを除く任意の単位
書込動作の実績結果に基づいて当該セクタに対するデー
タ書込特性を判断し、この判断を後続の単位書込動作に
おけるデータ書込条件の設定に反映することができる。

【０２７６】［実施の形態４］実施の形態４において
は、各セクタにおける過去のデータ書込動作における実
績結果を反映して、データ書込条件を設定する方式を説
明する。

【０２７７】図２０は、実施の形態４に従うノーマルメ
モリアレイ１０ｎ中の各セクタの構成を示す概念図であ
る。

【０２７８】図２０においては、ノーマルメモリアレイ
１０ｎのセクタＦＳ１〜ＦＳｍを総括的にセクタＦＳで
表記する。

【０２７９】図２０を参照して、実施の形態４に従う構
成においては、セクタＦＳは、通常のデータ記憶を実行
するためのメモリセル群が配置されるデータ記憶領域５
１０と、過去のデータ書込動作時における実績結果を記
憶するための管理領域５２０とを有する。

【０２８０】管理領域５２０には、当該セクタに対する
前回のデータ書込動作時における、Ｌ１およびＬ２レベ
ルデータ書込動作時の、実績パルス印加回数ＮＬ１，Ｎ
Ｌ２および、データ書込パルスの振幅電圧に相当するプ
ログラム電圧Ｖｐｇｍ２，Ｖｐｇｍ３が記憶される。あ
るいは、実績パルス印加回数ＮＬ１，ＮＬ２および、プ
ログラム電圧Ｖｐｇｍ２，Ｖｐｇｍ３に応じて設定され
た書込条件情報ＰＤを管理領域５２０に記憶してもよ
い。

【０２８１】なお、各セクタの構成および制御回路の動
作を除いては、実施の形態４に従うフラッシュメモリの
構成および動作は、図１１に示す実施の形態３に従う構
成と同一であるので、詳細な説明は繰り返さない。

【０２８２】図２１は、実施の形態４に従う制御回路の
動作を説明するフローチャートである。

【０２８３】図２１を参照して、ノーマルメモリアレイ
１０ｎに対して書込コマンドが入力されて、セクタ単位
で実行される１回のデータ書込動作が開始されると（ス
テップＳ３００）。

【０２８４】図１３を参照して、ノーマルメモリアレイ
１０ｎに対して書込コマンドが入力されて、セクタ単位
で実行される１回のデータ書込動作が開始されると（ス
テップＳ３００）、データ書込の対象に選択されたセク
タの管理領域５２０から、前回のデータ書込時における
実績結果が読出される。すなわち、前回のデータ書込時
における、実績パルス印加回数ＮＬ１，ＮＬ２および、
プログラム電圧Ｖｐｇｍ２，Ｖｐｇｍ３もしくは、これ
らに応じて設定された書込条件情報ＰＤが読出される
（ステップＳ３０２）。

【０２８５】実施の形態４従う制御回路は、管理領域か
ら読出された実績パルス印加回数ＮＬ１およびプログラ
ム電圧Ｖｐｇｍ１（もしくは対応する書込条件情報Ｐ
Ｄ）に応じて、今回のデータ書込動作におけるＬ１レベ
ル単位書込動作所定の設定条件（たとえばデータ書込パ
ルスの振幅電圧に相当するプログラム電圧Ｖｐｇｍ１）
を決定する（ステップＳ３０４）。

【０２８６】高電圧発生回路８０ｎは、図２１の処理フ
ロー中のステップのそれぞれに対応して、制御回路の指
示に応じたプログラム電圧Ｖｐｇｍ１〜Ｖｐｇｍ３を生
成する。

【０２８７】ステップＳ３０４で設定された条件に従う
データ書込パルスが印加されて、Ｌ１レベル単位書込動
作が実行される（ステップＳ３１０）。ステップＳ３１
０における処理は、図１３で説明したとおりであるの
で、詳細な説明は繰り返さない。

【０２８８】制御回路は、Ｌ１レベル単位書込動作が正
常に終了すると、書込ベリファイ動作に応じて必要とな
ったパルスの印加回数を算出するとももに、実績パルス
印加回数ＮＬ１および用いられたプログラム電圧Ｖｐｇ
ｍ１を、レジスタ４２０に保持する。

【０２８９】制御回路は、管理領域から読出された実績
パルス印加回数ＮＬ２およびプログラム電圧Ｖｐｇｍ２
（もしくは対応する書込条件情報ＰＤ）に応じて、今回
のデータ書込動作におけるＬ２レベル単位書込動作所定
の設定条件（たとえばデータ書込パルスの振幅電圧に相
当するプログラム電圧Ｖｐｇｍ２）を決定する（ステッ
プＳ３３０ｄ）。

【０２９０】ステップＳ３３０ｄで設定された条件に従
うデータ書込パルスが印加されて、Ｌ２レベル単位書込
動作が実行される（ステップＳ３４０ｂ）。ステップＳ
３４０ｂにおいては、図１３で説明したステップＳ３４
０ａに相当する処理と並列に、先に実行された今回のＬ
１レベル単位書込動作における実績結果、すなわち実績
パルス印加回数ＮＬ１およびプログラム電圧Ｖｐｇｍ１
（もしくはこれら対応する書込条件情報ＰＤ）が、管理
領域５２０に上書きされる。

【０２９１】Ｌ２レベル単位書込動作が正常に終了する
と、書込ベリファイ動作に応じて必要となったパルスの
印加回数を算出するとともに、今回のデータ書込動作に
おける、実績パルス印加回数ＮＬ２および用いられたプ
ログラム電圧Ｖｐｇｍ２が、レジスタ４２０に保持され
る（ステップＳ３４５）。

【０２９２】さらに、制御回路は、管理領域から読出さ
れた実績パルス印加回数ＮＬ２およびプログラム電圧Ｖ
ｐｇｍ２（もしくは対応する書込条件情報ＰＤ）に応じ
て、今回のデータ書込動作におけるＬ３レベル単位書込
動作所定の設定条件（たとえばデータ書込パルスの振幅
電圧に相当するプログラム電圧Ｖｐｇｍ３）を決定する
（ステップＳ３５０ｄ）。

【０２９３】ステップＳ３５０ｄで設定された条件に従
うデータ書込パルスが印加されて、Ｌ３レベル単位書込
動作が実行される（ステップＳ３６０ｂ）。ステップＳ
３６０ｂにおいては、図１３で説明したステップＳ３６
０ａに相当する処理と並列に、先に実行された今回のＬ
１レベル単位書込動作における実績結果、すなわち実績
パルス印加回数ＮＬ２およびプログラム電圧Ｖｐｇｍ２
（もしくはこれら対応する書込条件情報ＰＤ）が、管理
領域５２０に上書きされる。

【０２９４】このようにして、前回のデータ書込実績に
応じて、設定されたデータ書込パルスを用いて、Ｌ１〜
Ｌ３レベルのそれぞれの単位書込動作が実行される。さ
らに、今回のデータ書込動作における実績結果（実績パ
ルス印加数、プログラム電圧）は、次回のデータ書込動
作時におけるデータ書込条件の設定に活用するために、
管理領域５２０において更新して記憶される。

【０２９５】また、管理領域５２０に記憶される実績結
果の対象から、最終の単位書込動作を除くことによっ
て、各単位書込動作における実績結果を、同一の書込動
作内の後続の単位書込動作時において、外部Ｉ／Ｏから
入力された通常の書込データと同時にノーマルメモリア
レイ１０ｎに対して入力できる。この結果、データ書込
動作の処理時間を増大させることなく、実績結果を管理
領域に書込むことができる。

【０２９６】このような構成とすることにより、データ
書込時において、各セクタごとにおいて、最適なデータ
書込条件、すなわちデータ書込パルスの条件設定を行な
うことができる。これにより、各セクタごとのデータ書
込時間のばらつきおよびデータ書込状態におけるしきい
値電圧分布のばらつきを抑制することが可能となる。

【０２９７】また、実施の形態４に従う構成において
は、実施の形態３に従う場合と比較して、最初に実行さ
れるＬ１レベル単位書込動作におけるデータ書込パルス
の条件設定も最適に設定することができるので、各セク
タに対応したデータ書込条件をさらに適正に設定するこ
とが可能となる。

【０２９８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２９９】

【発明の効果】請求項１、２および６に記載の不揮発性
半導体記憶装置は、第１メモリアレイを構成する各第１
単位領域に対して連続的にデータ書込もしくはデータ消
去を実行する場合においても、同一の第２単位領域に対
して繰り返しデータ読出を実行することなく、選択され
た第１単位領域に対応する設定条件データを第２メモリ
アレイから読出すことができる。したがって、第１の単
位領域ごとに適切な条件で所定動作を実行するととも
に、第２単位領域に記憶される設定条件データのデータ
破壊を防止できる。また、第２単位領域は、第１の単位
領域とは別の第２メモリアレイに配置されているので、
第２メモリアレイのサイズを設定条件データの内容に合
わせて効率的に設計できる。

【０３００】請求項３および４記載の不揮発性半導体記
憶装置は、標準的な設定条件に従って所定動作を実行可
能な第１単位領域については、設定条件データを第２メ
モリアレイに記憶する必要がない。この結果、請求項１
記載の不揮発性半導体記憶装置が奏する効果に加えて、
第２メモリアレイを小面積で構成できる。

【０３０１】請求項５記載の不揮発性半導体記憶装置
は、電気的に指定アドレスを書込めるので、レーザート
リミング装置を用いることなく指定アドレスをプログラ
ムできる。さらに、指定アドレスを電気的に書換えるこ
とが可能であるので、請求項１記載の不揮発性半導体記
憶装置が奏する効果に加えて、所定動作の条件設定をよ
り高い自由度で実行できる。

【０３０２】請求項７記載の不揮発性半導体記憶装置
は、所定動作によってデータ書込が実行される場合にお
いて、請求項１記載の不揮発性半導体記憶装置が奏する
効果に加えて、データ書込の高速化およびデータ書込後
における特性ばらつきの抑制を図ることができる。

【０３０３】請求項８記載の不揮発性半導体記憶装置
は、所定動作によってデータ消去が実行される場合にお
いて、請求項１記載の不揮発性半導体記憶装置が奏する
効果を享受することができる。

【０３０４】請求項９から１４に記載の不揮発性半導体
記憶装置は、１回のデータ書込動作内において、最初の
単位書込動作を除く後続の単位書込動作における設定条
件を、既に実行した単位書込動作の実績結果に基づいて
判断される当該第１単位領域に対するデータ書込特性に
基づいて適切に決定することができる。この結果、第１
単位領域のそれぞれにおいて、データ書込の高速化およ
びデータ書込後における特性ばらつきの抑制を図ること
ができる。

【０３０５】請求項１５記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置が奏する効
果に加えて、１回のデータ書込動作内の最初の単位書込
動作についても、設定条件を適切に決定することができ
る。

【０３０６】請求項１６記載の不揮発性半導体記憶装置
は、データ書込時間の増大を招くことなく請求項１４記
載の不揮発性半導体記憶装置が奏する効果を享受するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に従う不揮発性半導体
記憶装置の代表例であるフラッシュメモリの全体構成を
示す概略ブロック図である。

【図２】図１に示されるエクストラメモリアレイの構
成を示す概略ブロック図である。

【図３】実施の形態１に従うフラッシュメモリにおけ
るデータ書込動作の処理フローを示すフローチャートで
ある。

【図４】書込条件情報レジスタに保持される書込条件
情報と高電圧発生回路が発生するプログラム電圧との対
応を示す図である。

【図５】選択された１個のセクタに対するデータ書込
動作を説明するフローチャトである。

【図６】複数のセクタに連続してデータ書込を実行す
る場合の動作を説明するフローチャートである。

【図７】実施の形態２に従う不揮発性半導体記憶装置
の代表例であるフラッシュメモリの構成を示すブロック
図である。

【図８】実施の形態２に従うエクストラメモリアレイ
の構成を説明する概念図である。

【図９】図７に示されるアドレス一致比較回路の構成
を説明する回路図である。

【図１０】実施の形態２の変形例に従うフラッシュメ
モリの構成を示すブロック図である。

【図１１】実施の形態３に従う不揮発性半導体記憶装
置の代表例であるフラッシュメモリの構成を示すブロッ
ク図である。

【図１２】多値記憶のフラッシュメモリに対するデー
タ書込動作の構成を説明する概念図である。

【図１３】実施の形態３に従う制御回路の動作を説明
するフローチャートである。

【図１４】実施の形態３に従うデータ書込条件設定を
説明する図である。

【図１５】実施の形態３の変形例１に従う制御回路の
動作を説明するフローチャートである。

【図１６】実施の形態３の変形例１に従うデータ書込
条件設定を説明する図である。

【図１７】実施の形態３の変形例２に従う１回のデー
タ書込動作におけるデータ書込パルスの振幅電圧の設定
を説明する概念図である。

【図１８】実施の形態３の変形例２に従う制御回路の
動作を説明するフローチャートである。

【図１９】実施の形態３の変形例２に従うデータ書込
条件設定を説明する図である。

【図２０】実施の形態４に従うノーマルメモリアレイ
１０ｎ中の各セクタの構成を示す概念図である。

【図２１】実施の形態４に従う制御回路の動作を説明
するフローチャートである。

【図２２】フラッシュメモリのメモリセル構造を示す
概念図である。

【図２３】フラッシュメモリに対するデータ消去、デ
ータ書込およびデータ読出動作を説明する概念図であ
る。

【図２４】フラッシュメモリのメモリセルにおけるし
きい値電圧の分布を示す概念図である。

【図２５】４値のフラッシュメモリにおけるメモリセ
ルのしきい値電圧分布を示す概念図である。

【図２６】セクタごとのデータ書込条件設定
を予め記憶した、従来の技術に従うフラッシュメモリの
全体構成を示す概略ブロック図である。

【図２７】書込条件記憶領域の配置における問題点を
説明する概念図である。

【図２８】図２６に示される書込条件記憶領域の構成
を示す概念図である。

【符号の説明】

１０ｎノーマルメモリアレイ、１０ｐ，１１ｐ，１１
ｑエクストラメモリアレイ、６０ｎ，６０ｑ，４１０
制御回路、８０ｎ，８０ｐ高電圧発生回路、１０
５，２０５，３０５書込条件記憶部、２１０，３１０
アドレス記憶部、２２０アドレス一致比較回路、Ｅ
Ｓ１〜ＥＳｍエクストラセクタ、ＦＳ１〜ＦＳｍセ
クタ、ＮＬ１，ＮＬ２実績パルス印加回数、ＰＤ書
込条件情報、ＰＳＡ１〜ＰＳＡｊ指定アドレス、ＳＡ
セクタアドレス、Ｖｐｇｍ１〜Ｖｐｇｍ３プログラ
ム電圧。

フロントページの続き (72)発明者前島恵東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD04 AD08 AE08

Claims

【特許請求の範囲】

【請求項１】不揮発的なデータ記憶を実行するため
の、複数の第１単位領域に分割された第１メモリアレイ
と、前記第１メモリアレイに対する、データ書込およびデー
タ消去のいずれかを実行するための所定動作に関する設
定条件データを保持するための動作条件記憶部とを備
え、前記動作条件記憶部は、それぞれが１回のデータ読出動作における対象単位に相
当する複数の第２単位領域を有する第２メモリアレイを
含み、各前記第２単位領域は、前記複数の第１単位領域のうち
の１つに対応する前記設定条件データを不揮発的に記憶
し、前記動作条件記憶部から読出される前記設定条件データ
に基づいて、複数の第１単位領域のうちの選択された１
つに対して前記所定動作を実行するための電気信号の設
定条件を決定するための電気信号制御部と、前記電気信号制御部によって決定された設定条件に従う
前記電気信号を、前記選択された１つの第１単位領域に
供給するための選択部とをさらに備える、不揮発性半導
体記憶装置。
【請求項２】前記複数の第２単位領域は、前記複数の
第１単位領域に対応してそれぞれ設けられ、前記動作条件記憶部は、前記所定動作において、前記選択された１つの第１単位
領域に対応する、前記複数の第２単位領域のうちの１つ
から前記設定条件を読出すための読出制御部をさらに含
む、請求項１記載の不揮発性半導体記憶装置。
【請求項３】前記動作条件記憶部は、前記複数の第１単位領域のうちの予め指定された一部の
第１単位領域にそれぞれ対応する複数の指定アドレスを
予め記憶するためのアドレス記憶部と、前記所定動作において、前記選択された１つの第１単位
領域を示すための入力アドレスと各前記指定アドレスと
の一致比較を行なうアドレス一致比較部とをさらに含
み、前記複数の第２単位領域は、前記一部の単位領域に応じ
てそれぞれ設けられ、前記動作条件記憶部は、前記入力アドレスが前記複数の指定アドレスと不一致で
ある場合に、前記設定条件データを前記電気信号の標準
的な設定条件に対応する所定値にクリアするための設定
初期化部と、前記入力アドレスが前記複数の指定アドレスのうちの１
つと一致する場合に、前記複数の単位領域のうちの一致
した１つの指定アドレスに対応する１つから、前記設定
条件データを読出すための読出制御部とをさらに含み、各前記第２単位領域は、前記所定値とは異なる前記設定
条件データを記憶する、請求項１記載の不揮発性半導体
記憶装置。
【請求項４】前記アドレス記憶部は、前記複数の指定
アドレスを不揮発的かつ非可逆的に記憶するためのプロ
グラム素子を有する、請求項３記載の不揮発性半導体記
憶装置。
【請求項５】前記アドレス記憶部は、前記複数の指定
アドレスを不揮発的記憶するための記憶素子を有し、前記記憶素子の記憶データは電気的に書換可能である、
請求項３記載の不揮発性半導体記憶装置。
【請求項６】前記電気信号は、電圧振幅とパルス幅と
を前記設定条件として有するパルス状の電圧信号であ
り、前記設定情報データは、前記所定動作における前記電圧
振幅を設定するための情報を有する、請求項１記載の不
揮発性半導体記憶装置。
【請求項７】前記所定動作は、前記データ書込を実行
する、請求項１記載の不揮発性半導体記憶装置。
【請求項８】前記所定動作は、前記データ消去を実行
する、請求項１記載の不揮発性半導体記憶装置。
【請求項９】各々が複数のデータレベルを不揮発的に
記憶可能な複数のメモリセルを含むメモリアレイを備
え、前記メモリアレイは、それぞれが１回のデータ書込動作
の対象単位に相当する複数の単位領域に分割され、前記１回のデータ書込動作を構成する、前記複数のデー
タレベルにそれぞれ対応する複数の単位書込動作をそれ
ぞれ実行するための複数の電気信号の設定条件を決定す
るための電気信号制御部をさらに備え、前記電気信号制御部は、最初に実行される１つを除く前
記単位書込動作のそれぞれにおける前記設定条件を、同
一のデータ書込動作内において既に実行された他の少な
くとも１つの単位書込動作の実績結果に応じて設定し、前記複数の単位書込動作のそれぞれにおいて、前記電気
信号制御部によって決定された設定条件に従う前記複数
の電気信号のそれぞれを、前記複数の第１単位領域のう
ちの選択された１つに対して供給するための選択部をさ
らに備える、不揮発性半導体記憶装置。
【請求項１０】前記電気信号は、パルス状の電圧信号
であり、前記設定条件は前記電気信号の電圧振幅を指定する、請
求項９記載の不揮発性半導体記憶装置。
【請求項１１】前記電気信号は、パルス状の電圧信号
であり、前記設定条件は前記電気信号のパルス幅を指定する、請
求項９記載の不揮発性半導体記憶装置。
【請求項１２】前記電気信号制御部は、各前記単位書
込動作において、前記電気信号を印可するごとに所望の
書込動作が実行されたか否かを確認するとともに、前記
所望の書込動作が実行されるまで前記電気信号を繰り返
し印可し、前記実績結果は、前記他の少なくとも１つ単位書込動作
における、前記所望の書込動作が実行されるまでの前記
電気信号の印可回数を示す、請求項９記載の不揮発性半
導体記憶装置。
【請求項１３】前記電気信号は、パルス状の電圧信号
であり、前記電気信号制御部は、各前記単位書込動作内におい
て、前記電気信号が繰り返し印可されるたびに、前記電
気信号の電圧振幅を前記実績結果に応じた所定電圧ずつ
上昇または下降させる、請求項１２記載の不揮発性半導
体記憶装置。
【請求項１４】前記電気信号は、パルス状の電圧信号
であり、前記電気信号制御部は、各前記単位書込動作内におい
て、前記電気信号が繰り返し印可されるたびに、前記電
気信号のパルス幅を前記実績結果に応じた所定倍率ずつ
拡大または縮小させる、請求項１２記載の不揮発性半導
体記憶装置。
【請求項１５】各前記第１単位領域は、前回の前記データ書込動作時における実績結果を記憶す
るための管理データ領域を有し、前記電気信号制御部は、さらに、前記複数の単位書込動
作のうちの最初に実行される１つにおける前記設定条件
を、前記管理領域から読出される前記実績結果に基づい
て決定する、請求項９記載の不揮発性半導体記憶装置。
【請求項１６】前記電気信号制御部は、最後に実行さ
れる１つを除く前記単位書込動作のそれぞれにおける実
績結果の前記管理領域に対する書込みを、同一の前記デ
ータ書込動作において実行される後続の単位書込動作に
おいて指示する、請求項１５記載の不揮発性半導体記憶
装置。