JP2008545213A

JP2008545213A - プログラミングメモリデバイス

Info

Publication number: JP2008545213A
Application number: JP2008511217A
Authority: JP
Inventors: グエン，ズング，エイチ．; ルーイー，ベンジャミン; ナザリアン，ハゴップ，エー．; イップ，アーロン; ハン，ジンーマン
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2005-05-11
Filing date: 2006-05-08
Publication date: 2008-12-11
Also published as: TW200710857A; EP1891643A2; US20120221779A1; WO2006124352A3; US8520436B2; US20080130373A1; KR20080021649A; EP1891643B1; CN101176163A; US20070047326A1; US7688630B2; US7269066B2; US20060256620A1; US8174889B2; US7505323B2; US20090154247A1; WO2006124352A2; KR20100034048A; US7345924B2; US20100142280A1

Abstract

メモリデバイスの対象メモリセルは、対象メモリセルを含むワード線へプログラミング電圧を印加し、対象メモリセルがプログラムされているかどうかを決定し、対象メモリセルがプログラムされていないことが決定された場合には、ステップ電圧の分だけプログラミング電圧を増加させることによってプログラムされる。最初のプログラミング電圧及びステップ電圧はそれぞれメモリデバイスの製造後に選択可能である。
【選択図】図３

Description

本発明は、一般的にはメモリデバイスに係り、特に本発明はプログラミングメモリデバイスに関する。

典型的なフラッシュメモリは、多数のメモリセルを含むメモリアレイからなる。それぞれのメモリセルは、ＭＯＳトランジスタに埋め込まれた浮遊ゲートを含んでいる。セルは普通、“イレーズブロック（消去ブロック）”と呼ばれる部分にグループ化される。イレーズブロック内のそれぞれのセルは、浮遊ゲートへ電荷をトンネル効果によって選択的に通過させることによって、電気的にプログラムされうる。負の電荷は、典型的にはブロックのイレーズ動作によって浮遊ゲートから除去され、イレーズブロック内の全ての浮遊ゲートメモリセルは単一の動作で消去される。

フラッシュメモリアレイ構成の二つの一般的なタイプは、“ＮＡＮＤ”及び“ＮＯＲ”構成であり、それぞれの構成の基本的なメモリセルの構造（または配列）が、それぞれ基本的なＮＡＮＤ或いはＮＯＲゲート回路に類似しているため、そう呼ばれている。ＮＯＲアレイ構成においては、メモリアレイの浮遊ゲートメモリセルはマトリクス状に配置される。アレイマトリクスのそれぞれの浮遊ゲートメモリセルのゲートは、ワード選択線（ワード線）へ行で接続され、そのドレインは、列ビット線へ接続される。それぞれの浮遊ゲートメモリセルのソースは、典型的には共通のソース線へ接続される。ＮＯＲ構成の浮遊ゲートメモリアレイは、それぞれのゲートへ接続されたワード線を選択することによって、浮遊ゲートメモリセルの行を活性化する行デコーダによってアクセスされる。選択されたメモリセルの行は、続いて、接続されたソース線から接続された列ビット線へとプログラム状態か非プログラム状態かどうかで異なる電流を流すことによって、格納されたデータの値を列ビット線に置く（または出力する）。

ＮＡＮＤアレイ構成もまた、アレイのそれぞれの浮遊ゲートメモリセルのゲートがワード線へ行で接続されるように、浮遊ゲートメモリセルのアレイをマトリクス状に配置する。しかしながら、それぞれのメモリセルは、直接的にソース線及び列ビット線へと接続されない。その代わりに、アレイのメモリセルは、ストリング（数珠繋ぎ：ｓｔｒｉｎｇ）の状態のメモリセルが、共通のソース線及び列ビット線の間で、ソースからドレインへ相互に直列に接続されるような、典型的には８、１６、３２或いはそれ以上の相互にストリングの状態で配置される。ＮＡＮＤ構成の浮遊ゲートメモリアレイは、その場合に、それらのゲートへ接続されたワード選択線を選択することによって、浮遊ゲートメモリセルの行を活性化する行デコーダによってアクセスされる。それぞれのストリングの選択されていないメモリセルのゲートへ接続されたワード線は、そこに格納されたデータの値によって制限されない方法で、電流を通過させる、パストランジスタとして動作するよう駆動される。その場合に電流は、直列に接続された一連のストリングのそれぞれの浮遊ゲートメモリセルを介して、ソース線から列ビット線へと流れ、この電流は、読み出されるよう選択されたそれぞれのストリングのメモリセルによってのみ制限される。それによって、列ビット線に、選択されたメモリセルの行のエンコードされて格納されているその時点でのデータ値を置く。

ＮＡＮＤ構成のフラッシュメモリのための二つの一般的なプログラミング技術は、“ブーストされたビット線”及び“ブーストされたソース線”である。これらの技術においては、残りのトランジスタがパススルーモードになる間、接続されたビット線か、或いは浮遊ゲートトランジスタのストリングの逆の終端に接続されたソース線のどちらかから、高い電圧がストリングの選択された浮遊ゲートトランジスタのゲートに印加される。

デバイスが寸法を減少させ続けるにつれて、個々のデータ値に対応する閾値電圧の範囲もまたより小さくなっている。このことにより、データ値の間の差異がよく区別しにくくなるにつれて、プログラミングをより困難にしている。

一実施形態においては、本発明は、対象メモリセルを含むワード線へプログラミング電圧を印加すること、対象メモリセルがプログラムされているかどうかを決定すること、対象メモリセルがプログラムされていないことが決定された場合にはステップ電圧の分だけプログラミング電圧を増加させることを含む、メモリデバイスの対象メモリセルのプログラミングの方法を提供する。最初の（または初期）プログラム電圧及びステップ電圧は、メモリデバイスの製造後にそれぞれ選択可能である。

別の実施形態においては、本発明はメモリセルのアレイ、最初の（または初期）プログラミング電圧に対応する値を格納するための第一のレジスタ、電圧ステップに対応する値を格納するための第二のレジスタ、及び、メモリセルのアレイ及び第一及び第二のレジスタに接続された制御回路を含むメモリデバイスを提供する。制御回路は、対象メモリセルのプログラミングの間、対象メモリセルの制御ゲートへプログラミング電圧を反復して印加し、第一の反復において最初の（または初期）プログラミング電圧とほぼ等しいプログラミング電圧を印加し、引き続いての反復の間、電圧ステップにほぼ等しい量だけプログラミング電圧を増加させるよう適合される。第一及び第二のレジスタは製造後にプログラム可能である。

本発明の更なる実施形態は、異なる範囲の方法及び装置を含む。

この後の本発明の詳細な説明は、本明細書の一部を形成し、本発明が実施される特定の実施形態が、図示されている、付随する図面を参照してなされる。図面において、同様な番号は幾つかの図を通じて、ほぼ類似した構成要素を説明する。これらの実施形態は、当業者が本発明を実施できるよう、十分詳細に記述される。他の実施形態も利用されてもよい。また、構造的、論理的及び電気的な変更が本発明の範囲から離れることなくなされてもよい。ゆえに、この後の詳細な説明は、制限する意図で行われるのではなく、本発明の範囲は付随する請求項、及びその均等物によってのみ規定される。

図１は、本発明の実施形態に係るメモリシステムのブロック図を示す図である。メモリシステムは、例えばＮＡＮＤフラッシュである、フラッシュメモリデバイスのようなメモリデバイス１００を含む。メモリデバイス１００は、行及び列の態様で配置されている複数のメモリセルを有するメモリアレイ１０２を含んでいる。一実施形態においては、それぞれのメモリセルはデータの不揮発性格納のため電荷を保持することが可能な浮遊ゲート電界効果トランジスタを含んでもよい。それぞれのセルは、浮遊ゲートを充電することによって個々に電気的にプログラムされてもよい。

メモリアレイ１０２の行は、メモリブロックがメモリアレイ１０２の幾つかの個別部分であるようなブロック状に配置されてもよい。ビット線が多数のメモリブロックに向かって伸びる一方で、個々のワード線は、一般的に一つのメモリブロックに向かってのみ伸びている。メモリセルは一般的にブロック単位で消去されうる。しかしながら、データはブロック構造から独立して、メモリアレイ１０２に格納されてもよい。

メモリアレイ１０２は、アドレス信号接続１３０によって、アドレスレジスタ１１２によって受け取られる外部から供給される位置アドレスを利用してアクセスされうる。アドレス信号はデコードされ、デコード及び選択回路を含むアクセス回路１１４を利用して、一つ以上の対象メモリセルがデコードされたアドレス信号に応じて選択される。

データはデータ接続１３２によってＩ／Ｏ回路１２２を介して入力及び出力される。Ｉ／Ｏ回路１２２は、データ出力レジスタ、出力ドライバ、及び出力バッファを含んでいる。命令実行ロジック１２４は、制御信号接続１２８によって受け取られる制御信号に応じて、メモリデバイス１００の基本的な動作を制御するために供給される。一実施形態においては、命令実行ロジック１２４はトリム回路１２５を含んでいる。トリム回路１２５は、メモリアレイ１０２における動作を制御するためにステートマシン１２６によって使用される制御パラメータの値を格納するために適合される。ステートマシン１２６は、一実施形態においては高電圧発生回路を含んでいるが、メモリアレイ及びメモリセルにおいて実施される特定の動作を制御するために供給されてもよい。命令実行ロジック１２４及び／或いはステートマシン１２６は、読み出し、書き込み、消去及び他のメモリ動作を制御するための制御回路１２７として一般的に言及されうる。制御回路１２７は、様々な実施形態の方法を容易にするために適合される。データ接続１３２は、一般に双方向のデータ通信のために利用される。メモリは、動作のため、外部プロセッサ１５０へと接続されうる。プロセッサ１５０の一例はパーソナルコンピュータにおけるメモリコントローラを含んでいる。

トリム回路１２５は、メモリアレイ１０２での動作を制御するためステートマシン１２６によって利用される制御パラメータの値を格納するために適合される。特に、トリム回路１２５は、メモリデバイスの製造後、制御パラメータの値を格納できるレジスタを含んでもよい。典型的な制御パラメータは、プログラミング及び消去動作を実行するためメモリアレイ１０２に印加される電圧パルスの大きさ及び持続時間を調整するためのパラメータを含んでいる。

更なる回路及び制御信号が提供されうること、及び本発明に焦点を合わせるのに役立つよう図１のメモリデバイスが単純化されたことは、当業者にとって理解されることであろう。更に、メモリデバイスの上記の説明は、メモリの一般的な理解を提供するよう意図されており、典型的なメモリデバイスの全ての構成要素及び特徴の完全な説明ではないことが理解されるであろう。

図２は、本発明の別の実施形態に従うメモリアレイ１０２の一部としてのＮＡＮＤメモリアレイ２００を示す。図２に示されるように、メモリアレイ２００は、ワード線２０２_１から２０２_Ｎ及び交差するローカルビット線２０４_１から２０４_Ｍを含んでいる。デジタル環境におけるアドレス指定を容易にするため、ワード線２０２の数及びビット線２０４の数はそれぞれ２の何乗かであり、例えば、４０９６本のビット線２０４につき、ワード線２０２は２５６本である。

メモリアレイ２００はＮＡＮＤストリング２０６_１から２０６_Ｍを含んでいる。それぞれのＮＡＮＤストリングは、それぞれワード線２０２及びローカルビット線２０４が交差する位置において、浮遊ゲートトランジスタ２０８_１から２０８_Ｎを含んでいる。浮遊ゲートトランジスタ２０８は、データの格納のため不揮発性メモリセルの役割を果たす。それぞれのＮＡＮＤストリング２０６の浮遊ゲートトランジスタ２０８は、ソース選択ゲート２１０、例えば電界効果トランジスタ（ＦＥＴ）、とドレイン選択ゲート２１２、例えばＦＥＴ、との間にソースからドレインへ直列に接続される。それぞれのドレイン選択ゲート２１２はローカルビット線２０４とドレイン選択線２１５との交点に位置するのに対して、それぞれのソース選択ゲート２１０は、ローカルビット線２０４とソース選択線２１４との交点に位置する。

それぞれのソース選択ゲート２１０のソースは、共通のソース線２１６へと接続される。それぞれのソース選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６の第一の浮遊ゲートトランジスタ２０８のソースへと接続される。例えば、ソース選択ゲート２１０_１のドレインは、対応するＮＡＮＤストリング２０６_１の浮遊ゲートトランジスタ２０８_１のソースへと接続される。それぞれのソース選択ゲート２１０の制御ゲート２２０はソース選択線２１４へと接続される。共通のソース線が、二つの異なるＮＡＮＤアレイのＮＡＮＤストリングのソース選択ゲートの間で接続されることは一般的である。このように、二つのＮＡＮＤアレイは共通のソース線を共有する。

それぞれのドレイン選択ゲート２１２のドレインは、ドレイン接点２２８において対応するＮＡＮＤストリングのためのローカルビット線２０４へ接続される。例えば、ドレイン選択ゲート２１２_１のドレインは、ドレイン接点２２８_１において対応するＮＡＮＤストリング２０６_１のためのローカルビット線２０４_１へ接続される。それぞれのドレイン選択ゲート２１２のソースは対応するＮＡＮＤストリング２０６の最後の浮遊ゲートトランジスタ２０８_Ｎのドレインへと接続される。例えば、ドレイン選択ゲート２１２_１のソースは、対応するＮＡＮＤストリング２０６_１の浮遊ゲートトランジスタ２０８_Ｎのドレインへと接続される。二つのＮＡＮＤストリングにとって同一のドレイン接点を共有することは一般的である。

浮遊ゲートトランジスタ２０８の典型的な構造は、図２に示されるように、ソース２３０及びドレイン２３２、浮遊ゲート２３４、及び制御ゲート２３６を含んでいる。浮遊ゲートトランジスタ２０８は、ワード線２０２に接続された制御ゲート２３６を有する。浮遊ゲートトランジスタ２０８の列は、与えられたローカルビット線２０４に接続されたＮＡＮＤストリング２０６である。浮遊ゲートトランジスタ２０８の行は、一般には与えられたワード線２０２に接続されたそれらのトランジスタである。

図３は、対象メモリセルを含むワード線の対象メモリセルをプログラミングするため、図２のメモリアレイ２００のようなメモリアレイへ印加される波形を示す。時間ｔ_１において開始し、ソース線２１６の電圧ＳＬは、電圧レベル３０２、例えば約０ボルト、から電圧レベル３０４、Ｖｃｃのような例えば約１．８ボルト、へと時間ｔ_２において増加する。時間ｔ_１とｔ_２の間の時間間隔の間、ドレイン選択線の電圧及び、それに従ってそれぞれのドレイン選択ゲート２１２の制御ゲートの電圧ＳＧ（Ｄ）は、電圧レベル３０６、例えばＶｓｓ或いは約０ボルト、から、ピーク電圧レベル３０８、例えばＶｃｃ、へと増加し、続いて、時間ｔ_２において電圧レベル３１０へと減少する。一実施形態においては、電圧レベル３１０は、メモリデバイス１００の製造後、例えばメモリデバイス１００のトリム回路１２５の、レジスタ内にプログラムされる。別の実施形態においては、レジスタは電圧レベル３１０に対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。

プログラミングの間、ソース選択線２１５の電圧及びそれに従ってそれぞれのソース選択ゲート２１２の制御ゲートの電圧ＳＧ（Ｓ）は、電圧レベル３１２、例えばＶｓｓ或いは０ボルト、に維持される。ビット線２０４の電圧ＢＬは、論理的なロウをプログラミングするため電圧レベル３１４、例えば０ボルト、に維持されるか、或いは、時間ｔ_１での電圧レベル３１４から、時間ｔ_２において１．８ボルトのような電圧レベル３１６へと増加する。電圧レベル３１６は、ビット線の選択されたメモリセルをイレーズ（消去）状態に維持し、したがって例えば論理的なハイにおいてそれらを変化していない状態にするため、プログラミングすることを防ぐための抑止電圧に相当する。一実施形態においては、時間ｔ_１及びｔ_２の間の時間間隔の長さは、例えば金属のオプションを利用して、メモリデバイスの製造の間固定されるかハード的にプログラム（ｈａｒｄｐｒｏｇｒａｍｍｅｄ）される。

電圧ＢＬが、一つ以上の第一のビット線の各々の選択されたメモリセルを論理的なロウの値へプログラミングするため、一つ以上の第一のビット線の電圧レベル３３２に維持されうること、及び、電圧ＢＬが、一つ以上の第二のビット線の各々の選択されたメモリセルを、論理的なハイの値へ効率的にプログラミングする（維持する）ため、一つ以上の第二のビット線の電圧レベル３１６へと増加しうることは、当業者にとって理解されることであろう。

時間ｔ_２に開始して、対象メモリセルを含まない一つ以上のワード線２０２の電圧ＷＬ_ＵＳは、電圧レベル３２０、例えば約０ボルト、から時間ｔ_３において電圧レベル３２２に増加し、時間ｔ_５まで電圧レベル３２２を維持する。この状態の間、電圧レベル３２２は、メモリセルのプログラミングのために十分ではなく、典型的にはパス電圧と呼ばれる。このパス電圧は、対象メモリセルを含まない一つ以上のワード線のメモリセルを、その内部の浮遊ゲートのプログラム状態に関わらず、オン状態にして、対象メモリセルまでビット線のビット線電圧ＢＬを通すことを可能にする効果を有する。一実施形態においては、電圧レベル３２２はメモリデバイス１００の製造後、例えばメモリデバイス１００のトリム回路１２５の、レジスタ内へプログラムされる。別の実施形態においては、レジスタは、電圧レベル３２２に対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。

対象メモリセルを含むワード線（以下選択されたワード線と呼ばれる）の電圧ＷＬ_Ｓは、時間ｔ_２での電圧レベル３２０から時間ｔ_３において電圧レベル３２２へと増加する。選択されたワード線の電圧ＷＬ_Ｓは、時間ｔ_３での電圧レベル３２２から時間ｔ_４において最初のプログラミング電圧レベル３２４へと更に増加し、時間ｔ_５まで電圧レベル３２４に維持される。一実施形態においては、最初のプログラミング電圧レベル３２４は、メモリデバイス１００の製造後、例えばメモリデバイス１００のトリム回路１２５の、レジスタ内へプログラムされる。別の実施形態においては、レジスタは、最初のプログラミング電圧レベル３２４に対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。

一実施形態においては、時間ｔ_２及びｔ_３の間の時間間隔の長さは、メモリデバイス１００の製造後、例えばメモリデバイス１００のトリム回路１２５の、レジスタ内へプログラムされる。別の実施形態においては、レジスタは、時間ｔ_２及びｔ_３の間の時間間隔の長さに対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。なお、時間ｔ_２及びｔ_３の間の時間間隔の長さは、一つ以上の選択されていないワード線に対して印加される電圧ＷＬ_ＵＳ、及び選択されたワード線に対して印加される電圧ＷＬ_Ｓが電圧レベル３２０から電圧レベル３２２、例えばパス電圧、まで増加するための時間である。別の実施形態においては、時間ｔ_３及びｔ_５の間の時間間隔の長さは、メモリデバイス１００の製造後、例えばメモリデバイス１００のトリム回路１２５の、レジスタ内へプログラムされる。別の実施形態においては、レジスタは、時間ｔ_３及びｔ_５の間の時間間隔の長さに対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。なお、時間ｔ_３及びｔ_５の間の時間間隔の長さは、選択されたワード線へプログラミング電圧が印加される時間である。

時間ｔ_５において、電圧ＷＬ_Ｓは最初のプログラミング電圧レベル３２４から電圧レベル３２２へと放電され、電圧ＷＬ_Ｓ及びＷＬ_ＵＳは、電圧レベル３２２から電圧レベル３２６、例えば約０ボルト、へと放電される。プログラムベリファイ（検証：ｖｅｒｉｆｙ）が実施されるが、これは時間ｔ_６の後に開始する。なお、電圧ＳＬ及びＳＧ（Ｄ）は、一実施形態において電圧ＷＬ_Ｓ及び電圧ＷＬ_ＵＳが放電された後に、それぞれ電圧レベル３０４及び３１０から電圧レベル３２８及び３３０、例えば約０ボルト、へと放電される。別の実施形態においては、電圧ＳＧ（Ｄ）が放電されるが、これは図６に示されるように、プログラムベリファイの前に時間ｔ_６において開始する。なお、更に、電圧ＢＬは、電圧ＷＬ_Ｓ及び電圧ＷＬ_ＵＳが一実施形態において放電された後に、電圧レベル３１６から電圧レベル３３２、例えば約０ボルト、へと放電される。

プログラムベリファイが、選択されたワード線の対象メモリセルがプログラムされていることを示した場合には、プログラミングは完了する。そうでない場合には、図３に示され、上述されたように、電圧ＢＬ、ＳＬ、ＷＬ_ＵＳ、ＳＧ（Ｓ）及びＳＧ（Ｄ）を設定することによって、選択されたワード線の対象メモリセルをプログラムするため、別の試みがなされる。しかしながら、このプログラミングの試みのため、一実施形態においては、電圧ＷＬ_Ｓが時間ｔ_２での電圧レベル３２０から時間ｔ_３において電圧レベル３２２に増加し、その後に時間ｔ_３での電圧レベル３２２から時間ｔ_４において第二のプログラミング電圧レベル３３６へと増加し、時間ｔ_５まで電圧レベル３３６を維持するように、ステップ電圧３３４が最初のプログラミング電圧レベル３２４へと加えられる。なお、最初のプログラミング電圧レベル３２４及び第二のプログラミング電圧レベル３３６の間の差は、ステップ電圧３３４である。時間ｔ_５及びそれ以降において、処理は図３に示され上述されたように実施される。特に、電圧ＷＬ_Ｓは最初のプログラミング電圧レベル３３６から電圧レベル３２２へと放電され、電圧ＷＬ_Ｓ及びＷＬ_ＵＳは、電圧レベル３２２から電圧レベル３２６へと放電され、プログラムベリファイが実施されるが、これは時間ｔ_６の後に開始する。

プログラムベリファイが、選択されたワード線の対象メモリセルがプログラムされていることを示した場合には、プログラミングは完了する。そうでない場合には、図３に示され、上述されたように、電圧ＢＬ、ＳＬ、ＷＬ_ＵＳ、ＳＧ（Ｓ）及びＳＧ（Ｄ）を設定し、図３に示されるように、電圧ＷＬ_Ｓを第二のプログラミング電圧レベル３３６から第三のプログラミング電圧レベル３４２へと電圧ステップ３４０の分だけ増加することによって、選択されたワード線の対象メモリセルをプログラムするため、別の試みがなされ、上述された処理は、選択されたワード線の対象メモリセルがプログラムされたかどうかを決定するために繰り返される。これが、選択されたワード線の対象メモリセルがプログラムされるまで反復処理として繰り返される。

一実施形態においては、電圧ステップはメモリデバイス１００の製造後、例えばメモリデバイス１００のトリム回路１２５を利用して、レジスタ内にプログラムされる。別の実施形態においては、レジスタは、電圧ステップに対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。

なお、対象メモリセルを含むＮＡＮＤストリングに接続されたビット線へ印加される電圧ＢＬは、電圧レベル３１４に維持され、プログラミング電圧及び電圧ＢＬの間の差は、プログラミング電圧が適切な値に届くとき、対象メモリセルがプログラムされうるようなものである。しかしながら、対象メモリセルを含むＮＡＮＤストリングに接続されたビット線へ印加される電圧ＢＬは、電圧レベル３１６、例えば抑止電圧、であるとき、プログラミング電圧及び電圧ＢＬの間の差は、対象メモリセルがプログラムされるのを防ぐ、例えば、対象メモリがイレーズ状態を維持する、ようなものである。

［まとめ］
本発明は、プログラミング電圧／時間における各種の最初の値及び増加分の変化（または変動）を許容することによって処理における変化を補償することを考慮するものである。各種の最初のプログラミング電圧及び増加分の変化を許容することによって、デバイスの性能は製造後に調整されてもよい。それは、異なる性能の特性を有するデバイスを容易にさえして、製造者がデバイスの多数の在庫を必要とすることなくプログラミング速度で変化（あるいは各種のもの）を提供することを可能にする。

ここでは、特定の実施形態が説明され記述されてきたが、同一の目的を達成することを意図されているいかなる装置でも、示された特定の実施形態を置き換えてよいことは、当業者に理解されるであろう。本発明の多くの適用が、当業者にとって明らかであろう。したがって、この出願は、本発明のいかなる適応或いは変化をも含むよう意図されている。本発明は、付随する請求項及びその均等物によってのみ制限されることが明確に意図される。

図１は、本発明の実施形態に係る、メモリシステムのブロック図を示す図である。図２は、本発明の別の実施形態に係る、メモリアレイを示す。図３は、本発明の別の実施形態に係る、メモリアレイに印加される波形を示す。

Claims

メモリデバイスの対象メモリセルをプログラミングする方法であって、
前記対象メモリセルを含むワード線へプログラミング電圧を印加することと、
前記対象メモリセルがプログラムされているかどうかを決定することと、
前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧をステップ電圧の分だけ増加させることと、を含み、
最初のプログラミング電圧及び前記ステップ電圧が、それぞれ前記メモリデバイスの製造後に選択可能である、
ことを特徴とする方法。
前記最初のプログラミング電圧は、複数の最初のプログラミング電圧から選択される、ことを特徴とする請求項１に記載の方法。
前記ステップ電圧は、複数のステップ電圧から選択される、
ことを特徴とする請求項１または２に記載の方法。
前記対象メモリセルを含む前記ワード線へ前記プログラミング電圧を印加し、一方前記対象メモリセルを含まないワード線へパス電圧を印加することを更に含み、前記パス電圧は、メモリセルをプログラミングするのには不十分であり、前記対象メモリセルを含まない前記ワード線のメモリセルを活性化する、
ことを特徴とする請求項１から３のいずれか一項に記載の方法。
前記パス電圧は、前記メモリデバイスの製造後に選択可能である、
ことを特徴とする請求項４に記載の方法。
前記パス電圧は、複数のパス電圧から選択される、
ことを特徴とする請求項５に記載の方法。
前記対象メモリセルを含まないワード線へ印加される電圧及び前記対象メモリセルを含む前記ワード線へ印加される電圧が、最初のレベルから前記パス電圧へ増加するために許容される時間の長さを設定することを更に含む、
ことを特徴とする請求項４に記載の方法。
時間の前記長さは、前記メモリデバイスの製造後に選択可能である、
ことを特徴とする請求項７に記載の方法。
前記時間の前記長さの設定は、複数の時間の長さから、時間の前記長さを選択することを含む、
ことを特徴とする請求項８に記載の方法。
ソース選択ゲートによる、前記対象メモリセルを含むメモリセルのＮＡＮＤストリングに選択的に接続されたソース線への電圧の印加を更に含む、
ことを特徴とする請求項１から４のいずれか一項に記載の方法。
前記ソース線への電圧の印加は、前記ソース線へのＶｃｃの印加を含む、
ことを特徴とする請求項１０に記載の方法。
前記対象メモリセルを含むメモリセルのＮＡＮＤストリングへビット線を選択的に接続するドレイン選択ゲートの制御ゲートへ接続されたドレイン選択線への電圧の印加を更に含む、
ことを特徴とする請求項１から４のいずれか一項に記載の方法。
前記ドレイン選択線への前記電圧の印加は、前記ドレイン選択線への前記電圧を第一の電圧レベルから第二の電圧レベルへ増加させることと、前記ドレイン選択線への前記電圧を前記第二のレベルから第三の電圧レベルへと減少させることを含み、前記第三の電圧レベルは前記ドレイン選択線へと印加され、一方前記プログラミング電圧は前記対象メモリセルを含む前記ワード線へと印加される。
ことを特徴とする請求項１２に記載の方法。
前記第三の電圧レベルは、前記メモリデバイスの製造後に選択可能である、
ことを特徴とする請求項１３に記載の方法。
前記第三の電圧レベルは、複数の第三の電圧レベルから選択される、
ことを特徴とする請求項１４に記載の方法。
前記第二の電圧レベルは、Ｖｃｃである、
ことを特徴とする請求項１３に記載の方法。
前記第三の電圧は、Ｖｓｓ及びＶｃｃの間である、
ことを特徴とする請求項１６に記載の方法。
前記対象メモリセルを含むメモリセルのＮＡＮＤストリングへソース線を選択的に接続するソース選択ゲートの制御ゲートへ接続されたソース選択線への電圧の印加を更に含む、
ことを特徴とする請求項１から４のいずれか一項に記載の方法。
前記ソース選択線への前記電圧の印加は、前記ソース選択線へのＶｓｓの印加を含む、ことを特徴とする請求項１８に記載の方法。
前記対象メモリセルを含むメモリセルのＮＡＮＤストリングへ選択的に接続されたビット線への電圧の印加を更に含む、
ことを特徴とする請求項１から４のいずれか一項に記載の方法。
前記ビット線への前記電圧の印加は、前記対象メモリセルのプログラミングを防ぐための前記ビット線への抑止電圧の印加を含む、
ことを特徴とする請求項２０に記載の方法。
前記プログラミング電圧が、前記対象メモリセルを含む前記ワード線へ印加される時間の長さの設定を更に含む、
ことを特徴とする請求項１から４のいずれか一項に記載の方法。
時間の前記長さは、前記メモリデバイスの製造後に選択可能である、
ことを特徴とする請求項２２に記載の方法。
前記時間の前記長さの設定は、複数の時間の長さから、時間の前記長さを選択することを含む、
ことを特徴とする請求項２３に記載の方法。
メモリセルのアレイと、最初のプログラミング電圧に対応する値を格納するための第一のレジスタと、
電圧ステップに対応する値を格納するための第二のレジスタと、
メモリセルの前記アレイ及び前記第一及び第二のレジスタに接続された制御回路と、を含み、
前記制御回路は、前記対象メモリセルのプログラミングの間、対象メモリセルの制御ゲートへプログラミング電圧を反復して印加するよう適合され、
前記制御回路は、第一の反復において、最初のプログラミング電圧とほぼ等しいプログラミング電圧を印加するよう適合され、
前記制御回路は、引き続いての反復の間、前記電圧ステップにほぼ等しい量の分だけ、前記プログラミング電圧を増加させるよう適合され、
前記第一及び第二のレジスタは製造後にプログラム可能である、
ことを特徴とするメモリデバイス。
前記第一及び第二のレジスタは２ビットのレジスタである、
ことを特徴とする請求項２５に記載のメモリデバイス。
前記制御回路は、非対象メモリセルの制御ゲートへパス電圧を印加するよう適合される、
ことを特徴とする請求項２５または２６に記載のメモリデバイス。
前記パス電圧に対応する値を格納するため、前記制御回路に接続された第三のレジスタを更に含む、
ことを特徴とする請求項２７に記載のメモリデバイス。
前記第三のレジスタは、製造後にプログラム可能である、
ことを特徴とする請求項２８に記載のメモリデバイス。
前記第三のレジスタは、２ビットのレジスタである、
ことを特徴とする請求項１９に記載のメモリデバイス。
前記制御回路は、非対象メモリセルの前記制御ゲートに印加される電圧及び前記対象メモリセルの前記制御ゲートに印加される電圧が最初のレベルから前記パス電圧へ増加するために許容される時間の長さを設定するために適合される、
ことを特徴とする請求項２７に記載のメモリデバイス。
非対象メモリセルの前記制御ゲートに印加される電圧及び前記対象メモリセルの前記制御ゲートに印加される電圧が最初のレベルから前記パス電圧へ増加するために許容される時間の前記長さに対応する値を格納するため、前記制御回路に接続された第三のレジスタを更に含む、
ことを特徴とする請求項３１に記載のメモリデバイス。
前記第三のレジスタは２ビットのレジスタである、
ことを特徴とする請求項３２に記載のメモリデバイス。
前記制御回路は、前記プログラミング電圧が前記対象メモリセルの前記制御ゲートに印加される間の前記時間間隔の長さを設定するように適合される、
ことを特徴とする請求項２５から２７のいずれか一項に記載のメモリデバイス。
前記プログラミング電圧が前記対象メモリセルの前記制御ゲートに印加される間の時間間隔の前記長さに対応する値を格納するため、前記制御回路に接続された第三のレジスタを更に含む、
ことを特徴とする請求項３４に記載のメモリデバイス。
前記メモリデバイスは、ＮＡＮＤメモリデバイスである、
ことを特徴とする請求項２５から２７及び３４のいずれか一項に記載のメモリデバイス。