JP2004206740A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【課題】回路面積の増大を抑えることのできる半導体記憶装置を提供すること。
【解決手段】メモリセルアレイ１１は、外部番地が割り当てられたメモリセルにて構成された第１領域１１ａと、外部番地が割り当てられていないメモリセルにて構成される第２領域１１ｂとを備える。第２領域１１ｂには、フラッシュメモリ１０を設定するためのメモリ制御情報が記憶されている。そして、第１領域１１ａと第２領域１１ｂのメモリセルは、両メモリセルに対して共通なビット線ＢＬに接続されている。そして、メモリ制御情報を記憶する第２領域１１ｂがユーザのデータを記憶する第１領域１１ａに隣接して設けられ、各領域１１ａ，１１ｂのメモリセルへの書き込みのための回路（ライトドライバ１５）が共有化されている。
【選択図】 図１
【解決手段】メモリセルアレイ１１は、外部番地が割り当てられたメモリセルにて構成された第１領域１１ａと、外部番地が割り当てられていないメモリセルにて構成される第２領域１１ｂとを備える。第２領域１１ｂには、フラッシュメモリ１０を設定するためのメモリ制御情報が記憶されている。そして、第１領域１１ａと第２領域１１ｂのメモリセルは、両メモリセルに対して共通なビット線ＢＬに接続されている。そして、メモリ制御情報を記憶する第２領域１１ｂがユーザのデータを記憶する第１領域１１ａに隣接して設けられ、各領域１１ａ，１１ｂのメモリセルへの書き込みのための回路（ライトドライバ１５）が共有化されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性を有し書き換え可能なメモリセルを備えた半導体記憶装置及びその制御方法に関するものである。
【０００２】
不揮発性を有し書き換えな可能なメモリセルを備えた半導体記憶装置は、書き込み動作（プログラムモード）や消去動作（消去モード）に該装置内部の電圧発生回路で生成された高電圧や負電圧を使用する。それらの電圧は、書き込み動作時や消去動作時に、所定のパルス幅でメモリセルに印加される。これらの各種動作（動作モード）における電圧値やパルス幅等を設定するパラメータ（動作制御パラメータ）は、設計時に最適と予想される値で設定され、その設定値に応じて回路が設計される。
【０００３】
しかし、製造ばらつきやシミュレーションの精度の関連で、（実際のウェハプロセス工程後のそれぞれの製品チップでは）設計時の最適値からずれることが多々ある。これらのパラメータの調整は、マスク変更をともなう回路変更で対応することも可能であるが、変更までの時間がかかり、市場に出るまでの時間が重要な要素になっている現状では実状に沿わないし、また、個々の製品製造バラツキには対応できない。
【０００４】
このため、半導体記憶装置には、個々の製品チップの製造バラツキに対応してパラメータを設定するためのＦｕｓｅを設けたものがある。個々の製品チップを試験し、その試験結果を踏まえてＦｕｓｅをレーザーなどで切断することも可能である。しかし、レーザー切断できるためのＦｕｓｅは、そのＦｕｓｅ単体面積が大きく、ダイサイズ増大を招き、またレーザー工程が増加して試験コスト増大を招く。
【０００５】
また、不揮発性固有の書き換え回数や、その回数に応じた（動作制御）パラメータの変更などには対応できない。そのため、製造後に調整が必要となる（動作制御）パラメータを、制御用記憶領域に書き込むなどして、ソフト的に対応されることが望まれている。
【０００６】
【従来の技術】
従来、メモリ制御情報を専用の不揮発性記憶領域に記憶し、製造後にソフト的に可変としたメモリ・システムがある（例えば、特許文献１，特許文献２参照）。このメモリ・システムは、ユーザに提供される（ユーザがアクセスする）フラッシュ・メモリ・セルのアレイと別に、制御パラメータＣＰ１を含む制御パラメータ・ビットの状態が記憶される不揮発性データ記憶ユニットを備えている。そして、この領域に語構成，読み出し基準電流，内部発生電圧，制御パルス幅，等のパラメータ情報を記憶することにより、メモリ・システムを制御可能としている。
【０００７】
【特許文献１】
特表平１０−５１０６５６号公報（図１）
【特許文献２】
特開２００１−５７０９６号公報（図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、従来例では、不揮発性データ記憶ユニットがユーザに提供されるフラッシュ・メモリ・セルのアレイと別の領域に設けられている。このため、制御用（動作制御）パラメータ領域専用の書き込み／読み出し回路が必要となり、回路面積が増大するという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的は回路面積の増大を抑えることのできる半導体記憶装置及びその制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、外部番地が割り当てられた第１のメモリセルと、外部番地が割り当てられていない第２のメモリセルとを備え、前記第２のメモリセルはメモリ制御情報のために設けられ、前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線に接続されている。
【００１１】
請求項２に記載の発明は、外部番地が割り当てられた第１のメモリセルと、外部番地が割り当てられていない第２のメモリセルとを備え、前記第１及び第２のメモリセルは不揮発性を有し書き換え可能であり、前記第２のメモリセルはメモリ制御情報のために設けられ、前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線及びソース線に接続されている。
【００１２】
請求項３に記載の発明のように、前記第１のメモリセルは複数の前記ビット線と複数の第１ワード線とによりアレイ状に配置され、アドレス信号に基づいて前記複数の第１ワード線のうちの１つを活性化するデコーダを備え、前記第２のメモリセルは第２ワード線を介して前記デコーダに接続される。
【００１３】
請求項４に記載の発明のように、前記第１のメモリセルと前記第２のメモリセルは、両メモリセルに対して共通なソース線を介して共通なソース電圧供給回路に接続される。
【００１４】
請求項５に記載の発明のように、前記ビット線に接続され、前記第１のメモリセルの情報を読み出す読出し回路と、前記ビット線に接続され、前記第２のメモリセルの情報を読み出す読出し回路とが備えられる。
【００１５】
請求項６に記載の発明は、外部番地が割り当てられた第１のメモリセルと、メモリ制御情報のために設けられ外部番地が割り当てられていない第２のメモリセルとが、両メモリセルに対して共通なビット線に接続された半導体記憶装置の制御方法であって、行デコーダにより前記第２のメモリセルをアクセスするステップと、前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含む。
【００１６】
請求項７に記載の発明は、不揮発性を有し書き換え可能な第１及び第２のメモリセルを備え、第２のメモリセルはメモリ制御情報のために設けられ、第１のメモリセルには外部番地が割り当てられ、第２のメモリセルには外部番地が割り当てられておらず、両メモリセルに対して共通なビット線及びソース線に接続された半導体記憶装置の制御方法であって、行デコーダにより前記第２のメモリセルをアクセスするステップと、前記行デコーダにより前記第１のメモリセルをアクセスするステップとを含む。
【００１７】
請求項８に記載の発明のように、前記第２のメモリセルをアクセスするステップは、前記第１のメモリセルをアクセスするステップに先立って実行される。
請求項９に記載の発明のように、前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路と異なる読出し回路にて実行される。
【００１８】
請求項１０に記載の発明のように、前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路にて実行される。
【００１９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図１６に従って説明する。
【００２０】
図１は、不揮発性半導体記憶装置（フラッシュメモリ，不揮発性メモリ）の概略構成を示すブロック図である。
フラッシュメモリ１０は、メモリセルアレイ１１を含む。メモリセルアレイ１１には、後述する複数のメモリセルＣｅがアレイ状に配置される。メモリセルＣｅは、不揮発性を有するとともに書き換え可能なメモリセルである。
【００２１】
メモリセルアレイ１１は、隣接して設けられた第１領域（ユーザ領域）１１ａと第２領域（制御情報領域）１１ｂとから構成されている。第１領域１１ａは外部番地が割り当てられた領域である。即ち、第１領域１１ａは、このフラッシュメモリ１０が接続される（又は搭載される）ＣＰＵ等の回路からアクセスされる領域である。第２領域１１ｂは外部番地が割り当てられていない領域（制御情報領域）であり、この第２領域１１ｂにはメモリ制御情報が記憶される。
【００２２】
メモリ制御情報は動作制御パラメータであり、語構成，読み出し基準電流，内部発生電圧，制御パルス幅，等のパラメータ情報である。
第１領域１１ａは、複数の第１ワード線WLa と複数のビット線BLとにより複数のメモリセルＣｅがアレイ状に配置されている。また、第１領域１１ａには、行単位のメモリセル毎にそれぞれ一対の基準セル（図示略）が配置される。基準セルは、メモリセルＣｅの読み出し時に、その読み出しデータの判定のための基準となる電流を生成するためのセルである。第２領域１１ｂは、本実施形態では１本の第２ワード線WLb と複数のビット線BLとにより複数のメモリセルＣｅが列状に配置されている。
【００２３】
図３は、メモリセルアレイ１１の一構成例を示す一部回路図である。
各ワード線ＷＬａ，ＷＬｂは、第１選択ワード線SWLxa と第２選択ワード線SWLxb とコントロールワード線CWLx（ｘ＝０〜ｎ，ｎはワード線の本数）とから構成されている。即ち、図３において、第１ワード線WLa は第１選択ワード線SWL1a ，SWL2a と第２選択ワード線SWL1b ，SWL2b とコントロールワード線CWL1，CWL2とから構成され、第２ワード線WLb は第１選択ワード線SWL0a と第２選択ワード線SWL0b とコントロールワード線CWL0とから構成されている。
【００２４】
第２領域１１ｂは複数のメモリセルＣｅ（図においてCe0a,Ce1a,Ce0b,Ce1b,Ce2a,Ce3a ）が設けられている。列方向に沿って隣り合う２つのメモリセル（Ce0a，Ce1a）（Ce0b，Ce1b）（Ce2a，Ce3a）はビット線BL（図においてBL0，BL1，BL2 ）を互いに共有している。また、各メモリセルCe0a，Ce1a，Ce0b，Ce1b、Ce2a、Ce3aは、列単位毎に分離されたソース線SL0a，SL0b，SL1a，SL1b，SL2a，SL2bがそれぞれ接続されている。
【００２５】
列方向に並べられたメモリセルCe0a，Ce1a，Ce0b，Ce1b、Ce2a、Ce3aは、コントロールワード線CWL0に接続されている。
また、行単位毎の各メモリセルにおいて、ビット線BLを互いに共有する各２つのセルのうち、それぞれ一方のセルCe0a，Ce0b，Ce2aは、第１選択ワード線としての同一の選択ワード線SWL0a に接続され、他方のセルCe1a，Ce1b，Ce3aは、第２選択ワード線としての同一の選択ワード線SWL0b に接続されている。
【００２６】
第１領域１１ａに設けられ列を構成する他のメモリセルCe0c，Ce1c，Ce0d，Ce1d，Ce2c，Ce3cも上記と同様に、選択ワード線SWL1a,SWL1b,SWL2a,SWL2b 、コントロールワード線CWL1,CWL2 、ビット線BL0,BL1,BL2 、ソース線SL0a，SL0b，SL1a，SL1b，SL2a，SL2bに接続されている。
【００２７】
図１に示すように、第１ワード線WLa 及び第２ワード線WLb はＸデコーダ１２に接続され、ビット線BLは、第１の読出し回路としてのＹパスゲート１３及び第２の読出し回路としての制御情報読出回路１４に接続されている。そして、図２に示すソース線SL0a〜SL2bはライトドライバ１５に接続されている。
【００２８】
フラッシュメモリ１０は、第１〜第３の電圧発生回路１６〜１８を備えている。第１の電圧発生回路１６は負電圧発生回路であって、コントロールワード線CWL に供給する第１制御電圧としての負電圧（本実施形態では例えば−９．３Ｖ）を生成してＸデコーダ１２に供給する。第２の電圧発生回路１７は高電圧発生回路であって、コントロールワード線CWL に供給する第２制御電圧としての高電圧（本実施形態では例えば９．５Ｖ）を生成してＸデコーダ１２に供給する。第３の電圧発生回路１８は高電圧発生回路であって、ソース線SLに供給する第１ソース電圧としての高電圧（本実施形態では例えば６．０Ｖ）を生成してライトドライバ１５に供給する。第１〜第３の電圧発生回路１６〜１８は、オシレータ１９によって駆動され、基準電圧発生回路２０から供給される基準電圧に基づいて各電圧を発生させる。
【００２９】
フラッシュメモリ１０は、アドレス制御回路２１を備えている。アドレス制御回路２１には、アドレスバッファ２１ａとアドレスカウンタ２１ｂとが備えられる。
【００３０】
アドレスバッファ２１ａは、外部から供給される書き込みアドレスWD-ADDR をバイト単位[0:7] で取り込み、Ｘデコーダ１２及びＹデコーダ２２にそれぞれ出力する。
【００３１】
詳述すると、アドレスバッファ２１ａは、書き込み時にコントロールワード線CWL の選択に使用される書き込みアドレスWD-ADDR の上位５ビットをロウアドレスとしてＸデコーダ１２に出力する。Ｘデコーダ１２は、それをデコードして複数のコントロールワード線CWL のうち何れか１つを選択する。
【００３２】
また、アドレスバッファ２１ａは、書き込み時にソース線SLの選択に使用される書き込みアドレスWD-ADDR の下位３ビットをコラムアドレスとしてＹデコーダ２２に出力する。Ｙデコーダ２２は、それをデコードして対応するソース電圧供給回路に書き込みデータを取り込み、ソース電圧を設定する。
【００３３】
アドレスカウンタ２１ｂは、８ビットの読出しデータR-MDATA[0:7]に対応するメモリセルＣｅを１ビット毎に選択するための３ビットの内部アドレスを発生する。従って、Ｙデコーダ２２は、アドレスカウンタ２１ｂから出力されるアドレスに基づいて、読み出し対象のメモリセルＣｅを順次選択し、第１の読出し回路としてのリードアンプ２４で１ビットずつ読み出され８ビットある読出しデータ用ラッチに順次ラッチされる。
【００３４】
フラッシュメモリ１０はリード／ライト制御回路２３を備えている。リード／ライト制御回路２３には、ライトモード信号WRITE-MODE等の各種制御信号が入力され、該制御信号は特殊動作モードにて該フラッシュメモリ１０を動作させるためのモード信号（本実施形態では、試験信号としてのテストモード信号ＴＳ）を含む。リード／ライト制御回路２３は、各種制御信号に基づいて動作モードに対応して生成した制御信号を各回路に供給する。
【００３５】
例えば、書き込み時に、リード／ライト制御回路２３は、書込信号としてのライトモード信号WRITE-MODEに応答して書き込み動作に移行し、データ転送信号WRITE-MDATA に応答して書き込みデータW-MDATA の取り込みを開始する。
【００３６】
そして、書き込み対象のメモリセルＣｅのデータを全て取り込んだ後、ライトスタート信号WRITE-START に応答して同一のコントロールワード線CWL に接続されるメモリセルＣｅに対して一括で書き込みを開始する。
【００３７】
一方、読み出し時に、リード／ライト制御回路２３は、リードリクエスト信号RD-REQに応答して読み出しを開始する。そして、読み出し対象のメモリセルＣｅから読み出されたデータがＹパスゲート１３からリードアンプ２４へ出力され、リードアンプ２４からバイト単位[0:7] の読み出しデータR-MDATA が出力される。
【００３８】
制御情報読出回路１４には読出制御回路２５が接続されている。制御情報読出回路１４は、セルアレイ１１の第２領域１１ｂに記憶されたメモリ制御情報を読み出す回路であり、読出制御回路２５が設定するタイミングに従って第２領域１１ｂからメモリ制御情報を読み出す。そのタイミングは、フラッシュメモリ１０の初期化処理である。即ち、制御情報読出回路１４はフラッシュメモリ１０の初期化処理の時に第２領域１１ｂからメモリ制御情報を読み出す。して、制御情報読出回路１４は、その読み出したメモリ制御情報をラッチするとともにそれを設定する回路へ出力する。本実施形態では、メモリ制御情報として記憶された読み出し基準電流の設定値を読出し、該設定値をリードアンプ２４へ出力する。
【００３９】
尚、フラッシュメモリ１０にラッチ回路を備え、制御情報読出回路１４が有するラッチ機能をそのラッチ回路により実現しても良い。また、メモリ制御情報として第２領域１１ｂに記憶された内部発生電圧の設定値を読出し、該設定値を電圧発生回路１６〜１８、基準電圧発生回路２０、等に出力するようにしてもよい。
【００４０】
上記のメモリ制御情報の書き込みは、通常では使用されないモード（本実施形態ではテストモード）の時にのみ行われる。詳述すると、リード／ライト制御回路２３はテストモード信号ＴＳに応答して制御信号をＸデコーダ１２に出力する。Ｘデコーダ１２は、外部からの書き込みアドレスWD-ADDR に基づいて複数の第１ワード線WLa のうちの１つを選択し活性化するデコーダ部１２ａと、リード／ライト制御回路２３から供給される制御信号に応答して第２ワード線WLb を活性化するドライバ部１２ｂとを含む。即ち、第２ワード線WLb に接続されたメモリセルＣｅは、テストモード時に活性化される。そのモード時において、外部から供給される書き込みデータW-MDATA がライトドライバ１５及びビット線BLを介して活性化したメモリセルＣｅに供給され、該第２領域１１ｂのメモリセルＣｅにメモリ制御情報として記憶される。
【００４１】
そして、メモリセルＣｅに記憶されたメモリ制御情報は、フラッシュメモリ１０の初期化処理時に読み出され、リードアンプ２４に設定される。リードアンプ２４は、設定値に基づいて回路を調整する。そして、通常動作モードにおいて、リードアンプ２４はその調整した回路にて第１領域１１ａからビット線BL及びＹパスゲート１３を介して読み出されたデータを増幅した読み出しデータR-MDATA を出力する。
【００４２】
また、第１領域１１ａのメモリセルＣｅには、第２領域１１ｂのメモリセルＣｅと同様に、外部から供給される書き込みデータW-MDATA がライトドライバ１５及びビット線BLを介して活性化したメモリセルＣｅに供給され、該メモリセルＣｅに記憶される。
【００４３】
即ち、本実施形態のフラッシュメモリ１０は、メモリ制御情報を記憶する第２領域１１ｂがユーザのデータを記憶する第１領域１１ａに隣接して設けられ、各領域１１ａ，１１ｂのメモリセルＣｅへの書き込みのための回路（ライトドライバ１５）が共有化されている。従って、ユーザのためのメモリ領域とメモリ制御情報を記憶するためのメモリ領域（制御情報領域）とが離れて形成される場合に比べて、フラッシュメモリ１０の回路面積は増大しない。
【００４４】
図２は、フラッシュメモリ１０の詳細な構成を示す一部ブロック図である。
尚、図２には、第１領域１１ａに割り当てられた２つのメモリセルＣｅと、第２領域１１ｂに割り当てられた２つのメモリセルＣｅを図示している。これらメモリセルＣｅは、図３に示す選択ワード線SWL0a とビット線BL0,BL1 とに接続されたメモリセル（図においてCe0a,Ce0b ）と、選択ワード線SWL1a とビット線BL0,BL1 に接続されたメモリセル（図においてCe0c,Ce1c ）に対応している。
【００４５】
ライトドライバ１５は、列方向のメモリセルＣｅ毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路３２，３３を備えている。尚、各ソース電圧供給回路３２，３３はそれぞれ同様に構成されている。
【００４６】
詳述すると、ソース電圧供給回路３２，３３は、メモリセルCe0a,Ce0c ，Ce0b,Ce0d に接続されるソース線SL（図３においてソース線SL0a,SL1a ）にそれぞれ対応して設けられている。ソース電圧供給回路３２，３３は、外部からバイト単位[0:7] で供給される書き込みデータW-MDATA を、Ｙデコーダ２２によるアドレスのデコード結果に基づいて取り込む。そして、ソース電圧供給回路３２，３３は、取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧をソース線SLに供給する。
【００４７】
Ｙパスゲート１３には、Ｙ選択ゲート３４が備えられている。
Ｙ選択ゲート３４は、Ｙデコーダ２２からのデコード信号に基づいて一対のビット線BL0 を活性化する。そして、Ｙ選択ゲート３４は、その一対のビット線BL0 を介して１つのメモリセルCe0cから読出したデータに基づいて読み出し信号RDB を出力する。
【００４８】
リードアンプ２４は、読出基準電流発生回路３５とセンスアンプ３６とを備えている。
読出基準電流発生回路３５は、基準セル用Ｙ選択ゲート（図示略）読み出し信号を入力し、データ“０”の読み出し電流（第１基準電流）である第１基準信号SAref0と、データ“１”の読み出し電流（第２基準電流）である第２基準信号SAref とを生成する。
【００４９】
センスアンプ３６は、第１及び第２基準信号SAref0，SAref に基づいて生成した読み出し基準電流と、Ｙ選択ゲート３４から出力される読み出し信号RDB に基づいて生成した読み出し電流とを比較する。そして、その比較結果に基づいてメモリセルCe0cのデータが“１”か“０”かを判定し、読み出しデータRDATABを出力する。
【００５０】
Ｘデコーダ１２には、ワード線印加電圧選択回路３７と、デコーダ部１２ａを構成するワード線ドライバ３８と、ドライバ部１２ｂを構成するワード線ドライバ３９とが備えられている。
【００５１】
ワード線印加電圧選択回路３７は、コントロールワード線CWL に供給する印加電圧VCWLを選択して出力する。具体的には、イレース時に、第１の電圧発生回路１６から供給される負電圧の第１制御電圧を選択し、読み出し時に、読出基準電流発生回路３５から供給される読み出し電圧VCWL-RD を選択してワード線ドライバ３８，３９に出力する。
【００５２】
ワード線ドライバ３８は、第１領域１１ａに対する書き込み時に、Ｘデコーダ１２による書き込みアドレスWD-ADDR のデコード結果に基づいて、何れか１つのコントロールワード線CWL を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路１７により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００５３】
ワード線ドライバ３８は、第２領域１１ｂに対する書き込み時に、図１のリード／ライト制御回路２３からの制御信号に基づいてコントロールワード線CWL0を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路１７により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００５４】
制御情報読出回路１４は、一対のビット線BL0,BL1 に接続されている。
制御情報読出回路１４は、第２領域１１ｂのメモリセルCe0a,Ce0b にそれぞれ書き込まれているデータを、それらに接続されているビット線BL0,BL1 を介して読み出し、各データの極性を判定する。
【００５５】
詳述すると、テストモード時、メモリCe0a,Ce0b には、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。制御情報読出回路１４は、初期化処理の時に、各メモリセルCe0a,Ce0b からそれぞれ読み出したデータをラッチし、両データに基づいて流れる電流を比較して“１”又は“０”のメモリ制御情報を出力する。
【００５６】
第１領域１１ａのメモリセルＣｅの読出しについて説明する。
フラッシュメモリ１０は、リファレンス制御回路を備え、該リファレンス制御回路には、基準セル読出回路、基準セル書込データ発生回路及び基準セル用Ｙデコーダが備えられている。（何れも図示略）
基準セル読出回路は、２つの基準セルにそれぞれ書き込まれているデータを、それらに接続されている一対のビット線を介して読み出し、各データの極性を判定する。
【００５７】
詳述すると、メモリセルＣｅの書き込み時、基準セルには、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。基準セル読出回路は、メモリセルＣｅの書き込みに先立って、各行の基準セルからそれぞれ読み出したデータをラッチして、どちらにデータ“１”が書き込まれているかを判定し、その極性を示す極性信号を出力する。
【００５８】
基準セル書込データ発生回路は、基準セル読出回路からの極性信号に基づいて、現在書き込まれているデータとはそれぞれ逆の極性で各基準セルに書き込みが行われるように、基準セル用書き込みデータを生成する。
【００５９】
従って、基準セルには、メモリセルＣｅの書き込み毎に、現在のデータと逆の極性になるようにデータが書き込まれる。書き込み毎にデータを反転させるのは、基準電流を生成するための各基準セルの閾値の分布を所定の範囲内におさめることが望ましいからである。
【００６０】
基準セル用Ｙデコーダは、基準セル読出回路からの極性信号に基づいて、基準セルに現在書き込まれているデータ（“１”又は“０”）に応じたデコード信号を生成する。
【００６１】
ライトドライバ１５には、列方向のセル（メモリセルＣｅ，基準セル）毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路３２，３３及び基準セル用のソース電圧供給回路が備えられている。尚、基準セル用のソース電圧供給回路は、ソース電圧供給回路３２，３３と同様に構成されている。
【００６２】
そして、基準セル用のソース電圧供給回路は、基準セルに接続されるソース線にそれぞれ対応して設けられ、基準セル書き込みデータ発生回路から供給される基準セル用書き込みデータ（互いに逆の極性を持つデータ）を取り込む。そして、それぞれ取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧を各ソース線に供給する。
【００６３】
そして、Ｙパスゲート１３は、上記したＹ選択ゲート３４と共に、基準セル用Ｙ選択ゲートを備えている。基準セル用Ｙ選択ゲートは、基準セル用Ｙデコーダからのデコード信号に基づいて、基準セル用のビット線をデコードし、データ“０”の基準セルからの読み出し信号とデータ“１”の基準セルからの読み出し信号とを出力する。
【００６４】
つまり、セルアレイ１１は、第１領域１１ａと第２領域１１ｂとを備え、第１領域１１ａには、通常アクセスされるメモリセルＣｅと、そのメモリセルＣｅからの読出しデータの判定に基準となる電流を生成するための基準セルとを備えている。そして、第１領域１１ａから１ビットの読出しデータが基準セルにより読み出される。
【００６５】
第２の領域１１ｂには、所定のモード時にアクセスされるメモリセルＣｅを備え、一対のメモリセルＣｅには逆極性のデータが記憶される。そして、第２領域１１ｂの２つのメモリセルＣｅから同時にデータが読み出され、該データに基づいて１ビットのメモリセル情報が制御対象回路に供給される。
【００６６】
図４は、一実施形態のメモリセルを示す説明図である。
メモリセルＣｅは、本実施形態では単層ポリシリコン構造のフラッシュメモリセルであって、メモリトランジスタ４１、セレクトトランジスタ４２及びＭＯＳ容量４３の３素子から構成されている。
【００６７】
図４（ａ）〜（ｃ）に示すように、メモリトランジスタ４１は、例えばＰ型基板４４にフローティングゲート４５をゲートとするＮＭＯＳトランジスタで構成され、そのソースはソース線SLに接続されている。
【００６８】
セレクトトランジスタ４２は、基板４４にセレクトゲート４６をゲートとするＮＭＯＳトランジスタ（図４（ｂ），（ｃ）では図示せず）で構成され、そのソースはビット線BLに接続され、セレクトゲート４６は選択ワード線SWL に接続されている。メモリトランジスタ４１とセレクトトランジスタ４２のドレインは互いに接続されている。
【００６９】
ＭＯＳ容量４３は、基板４４にコントロールゲート４７としてのＮ型拡散層を形成し、該コントロールゲート４７の上に絶縁層を隔ててフローティングゲート４５を形成することで構成される。コントロールゲート４７は、基板４４のトリプルウェル内（図中、Ｎウェル４８に形成されるＰウェル４９内）に形成されている。コントロールゲート４７は、コントロールワード線CWL に接続されている。因みに、本実施形態の単層ポリシリコン構造のメモリセルＣｅにおいて、単にワード線という場合には、コントロールワード線CWL のことを意味する。
【００７０】
このようなメモリセルＣｅにおいて、本実施形態では、フローティングゲート４５に電子が蓄積される状態（閾値の高い状態）をデータ“０”、逆に、フローティングゲート４５に電子が蓄積されない状態（閾値の低い状態）をデータ“１”に対応させて書き込みを行う場合を想定する。
【００７１】
メモリセルＣｅへの書き込みは消去（イレース）とプログラムの２つの操作からなる。
イレースは、フローティングゲート４５から電子を引き抜いて、メモリセルＣｅ（メモリトランジスタ４１）の閾値を低くする操作である。換言すれば、イレースは、データ“０”からデータ“１”にメモリセルＣｅのデータを書き換える操作である。
【００７２】
図４（ｂ）に示すように、イレースは、メモリトランジスタ４１のソースに第１ソース電圧としての高電圧（例えば６．０Ｖ）を印加し、コントロールゲート４７に第１制御電圧としての負電圧（例えば−９．３Ｖ）を印加して行う。ここで、Ｐウェル４９はコントロールゲート４７と同電位（例えば−９．３Ｖ）、Ｎウェル４８は例えば６．０Ｖに設定される。
【００７３】
この場合、フローティングゲート４５の電位は容量結合によっておよそ−８．２Ｖまで引き下げられ、ソース−フローティングゲート４５間におよそ１４．２Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート４５から電子が引き抜かれ、メモリセルＣｅ（メモリトランジスタ４１）の閾値が低下する。従って、メモリセルＣｅは、データ“０”からデータ“１”に書き換えられる。
【００７４】
一方、プログラムは、フローティングゲート４５に電子を注入して、メモリセルＣｅ（メモリトランジスタ４１）の閾値を高くする操作である。換言すれば、プログラムは、データ“１”からデータ“０”にメモリセルＣｅのデータを書き換える操作である。
【００７５】
図４（ｃ）に示すように、プログラムは、メモリトランジスタ４１のソースに第２ソース電圧としての接地電圧（０．０Ｖ）を印加し、コントロールゲート４７に第２制御電圧としての高電圧（例えば９．５Ｖ）を印加して行う。ここで、Ｐウェル４９は接地電圧（０．０Ｖ）、Ｎウェル４８は例えば６．０Ｖに設定される。
【００７６】
この場合、フローティングゲート４５の電位は容量結合によっておよそ１１．３Ｖまで引き上げられ、ソース−フローティングゲート４５間におよそ１１．３Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート４５に電子が注入され、メモリセルＣｅ（メモリトランジスタ４１）の閾値が高くなる。従って、メモリセルＣｅは、データ“１”からデータ“０”に書き換えられる。
【００７７】
尚、本実施形態では単層ポリシリコン構造のメモリセルＣｅに具体化したが、２層ポリシリコン構造（ゲート酸化膜中にフローティングゲートを電気的に分離して埋め込み、フローティングゲートとコントロールゲートとを積み上げた構造；スタック型ともいう）のメモリセルに具体化してもよい。
【００７８】
単層構造のメモリセルＣｅは２層構造（スタック型）のメモリセルに比べてセル面積は大きくなるが、ポリシリコン１層化にともなうプロセス工程の削減を図ることができる。従って、小容量メモリ用途を対象とし、ダイサイズに対するメモリセルの占める割合が小さい場合には好適な構造である。
【００７９】
次に、本実施形態のメモリセルＣｅの書き込み方法の原理を説明する。
図５に示すように、メモリセルアレイ１１は複数のメモリセルＣｅをアレイ状に配置して形成される。
【００８０】
各メモリセルＣｅのソースは、列単位のセル毎に分離され、それぞれソース線SL（図においてSL0〜SL3）に接続されている。各メモリセルＣｅのコントロールゲート４７は、行単位のセル毎にそれぞれ共通のコントロールワード線CWL （図においてCWL0，CWL1）に接続されている。尚、同図では、セレクトトランジスタ４２は省略している。
【００８１】
このようなメモリセルアレイ１１において、メモリセルＣｅへの書き込み（イレース／プログラム）は、選択された何れか１つのコントロールワード線CWL に接続される行単位のメモリセルＣｅに対して一括して行われる。
【００８２】
その原理を説明すると、書き込み時に、ソース線SL0〜SL3には、各メモリセルＣｅの書き込みデータ（“１”又は“０”）にそれぞれ対応する電圧が供給される。ここでは、ソース線SL1，SL3にデータ“１”に対応する高電圧（例えば６．０Ｖ）の第１ソース電圧が供給され、ソース線SL0，SL2にデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される場合を想定する。
【００８３】
この状態で、先ず、選択された何れか１つのコントロールワード線CWL （ここでは例えばCWL0）に負電圧（例えば−９．３Ｖ）の第１制御電圧が供給される。
すると、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセルＣｅは、トンネル電流が流れてフローティングゲート４５から電子が引き抜かれ、イレースされる（図４（ｂ）参照）。すなわち、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセルＣｅはイレースされない。
【００８４】
次に、ソース線SL0〜SL3に供給されている各電圧をそれぞれ維持したまま、コントロールワード線CWL0に高電圧（例えば９．３Ｖ）の第２制御電圧が供給される。
【００８５】
すると、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセルＣｅは、トンネル電流が流れてフローティングゲート４５に電子が注入され、プログラムされる（図４（ｃ）参照）。すなわち、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセルＣｅはプログラムされない。
【００８６】
従って、このような方法では、書き込みデータ（“１”又は“０”）に応じてあらかじめ各ソース線SL0〜SL3に供給される電圧に基づいて、同一のコントロールワード線CWL0に接続される全てのメモリセルＣｅに一括で書き込み（イレース／プログラム）が行われる。
【００８７】
以下、各回路の詳細を説明する。
図６は、メモリセルＣｅの回路図である。上述した図４と同様な構成部分については説明を省略する。
【００８８】
メモリセルＣｅ（メモリトランジスタ４１）のソースには、書き込み時／読み出し時にそれぞれ対応するソース電圧ARVSS がソース線SLを介してソース電圧供給回路３２（又は３３）から供給される。
【００８９】
フローティングゲート電位FGは、メモリセルＣｅに書き込まれているデータに応じて、データ“１”の時は３．０Ｖ付近、データ“０”の時は０．０Ｖ付近に設定される。Ｎウェル電位VNW は書き込み時に例えば６．０Ｖに設定される。Ｐウェル電位VPW はイレース時／プログラム時に応じて、イレース時にはコントロールゲート４７と同電位、プログラム時には接地電位に設定される。
【００９０】
図７は、ソース電圧供給回路３２の一構成例を示す回路図である。尚、ソース電圧供給回路３３も同様に構成されている。
ソース電圧供給回路３２は、ラッチ回路３２ａを含み、書き込みアドレスWD-ADDR をデコードしたＹデコーダ２２からのデコード信号YTi に基づいて外部から供給される書き込みデータW-MDATA を反転したデータWDBjを取り込み、ラッチ回路３２ａにラッチする。
【００９１】
ラッチ回路３２ａの出力信号は、トランジスタＴｐ１（ＰＭＯＳトランジスタ）とトランジスタＴｎ１（ＮＭＯＳトランジスタ）のゲートに入力される。トランジスタＴｐ１のソースは電源VSに接続され、トランジスタＴｎ１のソースは接地電源ARGND に接続される。
【００９２】
トランジスタＴｐ１，Ｔｎ１の間にはトランジスタＴｐ２（ＰＭＯＳトランジスタ）が直列に介在され、該トランジスタＴｐ２のゲートには基準電圧ARVREFが入力される。そして、トランジスタＴｐ２，Ｔｎ１の接続点からソース電圧ARVSS が出力されるようになっている。
【００９３】
電源VSは、書込信号（ライトスタート信号WRITE-START ）に応答して電圧制御される。本実施形態では、電源VSは、ラッチ回路３２ａによるデータWDBjの取り込み時に例えば３．０Ｖに設定され、書き込み時（データWDBjのラッチ後）には第３の電圧発生回路１８により生成される高電圧（例えば６．０Ｖ）の第１ソース電圧に設定される。トランジスタＴｐ２は、基準電圧ARVREFに基づいて、書き込み時にメモリセルＣｅに流れる電流量を制御する。
【００９４】
この構成では、ソース電圧供給回路３２は、ラッチ回路３２ａに取り込まれるデータWDBj（反転信号）に対応したソース電圧ARVSS を供給する。すなわち、取り込んだデータWDBjがデータ“０”の場合には高電圧の第１ソース電圧（図において電源VS）を供給し、逆に、データ“１”の場合には接地電圧の第２ソース電圧（図において接地電源ARGND ）を供給する。即ち、ソース電圧供給回路３２は、書込データであるデータWDBjに対応して電源VS又は接地電源ARGND をソース電圧ARVSS としてソース線SLに供給する。従って、トランジスタＴｐ１，Ｔｐ２は、書込信号（ライトスタート信号WRITE-START ）に応答して電圧制御される電源VSを入力し、書込データ（データWDBj）に対応して電源VSをソース線SLに供給する出力部３２ｂを構成する。
【００９５】
図８は、制御情報読出回路１４の一構成例を示す回路図であり、図９は、その動作波形図である。
制御情報読出回路１４は、制御情報記憶部としてのラッチ回路１４ａと、データ出力回路１４ｂ，１４ｃとを含む。
【００９６】
ラッチ回路１４ａの一方のノードａは、トランジスタＴｎ２（ＮＭＯＳトランジスタ）を介してビット線BL(0)に接続されるとともにデータ出力回路１４ｂと接続されている。また、ラッチ回路１４ａの他方のノードｂは、トランジスタＴｎ３（ＮＭＯＳトランジスタ）を介してビット線BL(1)に接続されるとともにデータ出力回路１４ｃと接続されている。
【００９７】
各トランジスタＴｎ２，Ｔｎ３は、それぞれ閾値の低いトランジスタで構成され、それらのゲートには第２領域１１ｂのメモリセルCe0a,Ce0b の読み出し時にバイアス信号NBIAS が供給される。（以下、同様な閾値が設定されるトランジスタについては、図面において同様に示す）。
【００９８】
ラッチ回路１４ａには電源VC-CAM及び接地電源ARGND が供給され、このラッチ回路１４ａは、読み出し時にラッチ信号LATCH に基づいてノードａ，ｂの電位、すなわち第２領域１１ｂのメモリセルCe0a,Ce0b から読み出される互いに相補な読み出しデータをラッチする。
【００９９】
その読み出し動作について詳述すると、制御情報読出回路１４は、図９に示すように、まずラッチ回路１４ａのラッチ状態をラッチ信号LATCH に従って解除する。次いで、第２領域１１ｂのメモリセルCe0a,Ce0b に接続されている選択ワード線SWL0a又は選択ワード線SWL0bf （図２参照）が選択される（アクティブになる）と同時に制御信号RDcam に基づいてデータ出力回路１４ｂ，１４ｃを非活性にする。
【０１００】
次に、トランジスタＴｎ２，Ｔｎ３の互いのドレインを短絡するショート信号SRT に基づいてノードａ，ｂをイコライズ（等電位にする）した後、それを解除することで、第２領域１１ｂのメモリセルCe0a,Ce0b の読み出しデータを増幅する。すなわち、ノードａ，ｂ間には、各ビット線BL0,BL1 に流れる第２領域１１ｂのメモリセルCe0a,Ce0b の読み出し電流によって次第に電位差が生じる。
【０１０１】
その後、ラッチ信号LATCH によってラッチ回路１４ａにラッチした第２領域１１ｂのメモリセルCe0a,Ce0b の読み出しデータを、制御信号RDcam に基づいてそれぞれ判定信号DB-CAM（極性信号REF-REV ），D-CAM としてデータ出力回路１４ｂ，１４ｃから出力する。
【０１０２】
図１０は、センスアンプ３６の一構成例を示す回路図である。
センスアンプ３６は、読み出し基準電流生成部３６ａと読み出し電流生成部３６ｂとを含む。
【０１０３】
読み出し基準電流生成部３６ａは、読出基準電流発生回路３５からの第１及び第２基準信号SAref0，SAref と、第２領域１１ｂのメモリセルから読み出されたメモリ制御情報に対応する選択信号TRIM-IREF[0:3]とに基づいて読み出し基準電流Irefj を生成する。読み出し電流生成部３６ｂは、Ｙ選択ゲート３４からの読み出し信号RDB に基づいて読み出し電流Irefを生成する。
【０１０４】
詳述すると、読み出し基準電流生成部３６ａは定電流部６１と第１〜第４定電流部６２〜６５とを含み、定電流部６１に入力される第１基準信号SAref0に基づいて第１基準電流Iref0 を発生させる。
【０１０５】
第１〜第４定電流部６２〜６５は、それらを構成するトランジスタのサイズが異なり、第１定電流部６２の駆動能力に対して、第２定電流部６３は２倍、第３定電流部６４は４倍、第４定電流部６５は８倍の駆動能力を有している。
【０１０６】
読み出し基準電流生成部３６ａは、選択信号TRIM-IREF によって第１〜第４定電流部６２〜６５のうち少なくとも何れか１つを駆動し、それに入力される第２基準信号SAref に基づいて、第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流を発生させる。従って、読み出し基準電流生成部３６ａは、メモリ制御情報に対応する選択信号TRIM-IREF に応じて、読み出し基準電流Irefj を「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。
【０１０７】
このように構成されたセンスアンプ３６は、ノードｃに流れ込む読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセルＣｅのデータが“１”であるか“０”であるかを判定する。即ち、ノードｃから流れ出すメモリセルＣｅの読み出し電流Irefに応じて推移するノードｃの電位（Ｈレベル又はＬレベル）を検出することでデータ判定し、その判定結果を示す読み出しデータRDATABを出力する。
【０１０８】
尚、同図に破線で示す回路３６ｃは、テストモード時に対応して設けられ、該テストモード時に読み出しデータRDATABを読み出し信号R-ANA-OUT として外部に出力する。
【０１０９】
図１１は、ワード線印加電圧選択回路３７の一構成例を示す回路図であり、図１２は、その動作波形図である。
イレース時において、トランジスタＴｎ６（ＮＭＯＳトランジスタ）のソース及びバックゲート（Ｐウェル）と、トランジスタＴｎ７，Ｔｎ８（ＮＭＯＳトランジスタ）のバックゲート（Ｐウェル）には、第１の電圧発生回路１６から負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１１０】
トランジスタＴｎ６，Ｔｎ７のゲートには制御信号NGNDB が供給される。制御信号NGNDB は、複数の制御信号RDmem，ENVPXGD，NEGPL に基づいて生成される。
ここで、制御信号RDmem は読み出し時にＨレベルとなる信号、制御信号ENVPXGD はプログラム時にＨレベルとなる信号、制御信号NEGPL はイレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなる信号である。
【０１１１】
従って、イレース時に、制御信号NGNDB はＬレベル（具体的には接地電圧）になり、第１制御電圧R-NEGPの供給に基づいてトランジスタＴｎ６，Ｔｎ７はオンされる。
【０１１２】
このとき、トランジスタＴｎ７のドレイン電位、すなわち制御信号NEGPGND は負電圧の第１制御電圧R-NEGPと略等電位になり、その制御信号NEGPGND によってトランジスタＴｎ８はオフされる。よって、イレース時に、ワード線印加電圧選択回路３７は、負電圧（−９．３Ｖ）の第１制御電圧R-NEGPを印加電圧VCWLとして出力する。
【０１１３】
この際、上記したように、トランジスタＴｎ６のゲートに入力される制御信号NGNDB は接地電圧となるため、該トランジスタＴｎ６のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１１４】
プログラム時には、Ｈレベルの制御信号ENVPXGD に基づいて制御信号NGNDB はＬレベル（接地電圧）となる。このとき、第１制御電圧R-NEGPは０Ｖとなり、トランジスタＴｎ６，Ｔｎ７はオフされる。
【０１１５】
また、制御信号NEGPGND はＨレベルとなるためトランジスタＴｎ８はオンされるが、このとき読み出し電圧VCWL-RD は読出基準電流発生回路３５によってフローティング状態になるように制御されており、印加電圧VCWLは、図１２に示すようにフローティング電位（例えば約２．５Ｖ）となる。
【０１１６】
読み出し時には、制御信号RDmem に基づいて制御信号NGNDB は同様に接地電圧となり、プログラム時と同様、トランジスタＴｎ６，Ｔｎ７はオフされ、トランジスタＴｎ８はオンされる。よって、読み出し時に、ワード線印加電圧選択回路３７は、読出基準電流発生回路３５から供給される読み出し電圧VCWL-RD を印加電圧VCWLとして出力する。
【０１１７】
尚、同図に破線で示す回路３７ａは、読み出し電流を測定するテストモード時に対応して設けられ、該テストモード時には試験信号T-ACに基づいて転送ゲートＴＧ１がオフされるとともに転送ゲートＴＧ２がオンされる。そして、外部から試験用の入力信号R-ANA-INが供給され、該入力信号R-ANA-INが印加電圧VCWLとして出力されるようになっている。
【０１１８】
図１３は、ワード線ドライバ３８の一構成例を示す回路図であり、図１４は、その動作波形図である。
ワード線ドライバ３８は、書き込み（イレース／プログラム）時に、書き込みアドレスWD-ADDR （図１参照）に基づいて発生されるプリデコード信号XD0〜XD2によって、何れか１つのコントロールワード線CWLiを選択する。また、読み出し時には、図示しない読み出しアドレスに基づいて生成されるデコード信号YD2(1),YD2(0) によって、選択ワード線SWLia又は選択ワード線SWLib（ｉ＝１，２，…）を選択する。
【０１１９】
ワード線ドライバ３８はラッチ回路３８ａを含み、該ラッチ回路３８ａには、制御信号NPS 及び第１制御電圧R-NEGPが供給される。ラッチ回路３８ａは、プリデコード信号XD0〜XD2によって生成される制御信号NENBに基づいて制御信号NEN をラッチする。具体的には、制御信号NPS の電圧レベルを持つ制御信号NEN を発生させる。
【０１２０】
上記したように、制御信号NEGPL は、イレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなり、該制御信号NEGPL に基づいて制御信号NPS はＬレベル（具体的には接地電圧）となる。従って、ラッチ回路３８ａは、制御信号NPS に基づいて接地電圧となる制御信号NEN を発生させる。因みに、このとき、制御信号NGNDの電圧レベルは第１制御電圧R-NEGPと等電位となっているため、ラッチ回路３８ａのラッチ状態は維持される。
【０１２１】
このようなラッチ回路３８ａにより生成される制御信号NEN は、第１トランジスタとしてのトランジスタＴｎ９（ＮＭＯＳトランジスタ）のゲートに入力される。そのトランジスタＴｎ９のソースには印加電圧VCWLが供給され、該トランジスタＴｎ９のバックゲート（Ｐウェル）には負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１２２】
従って、イレース時にトランジスタＴｎ９はオンされ、図１４に示すように、プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには印加電圧VCWL（具体的には第１制御電圧R-NEGP）が供給される。
【０１２３】
この際、上記したように、トランジスタＴｎ９のゲートに入力されるゲート電圧（制御信号NEN ）は接地電圧となるため、該トランジスタＴｎ９のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１２４】
このようなイレース時には、制御信号NEGPL-ERによりトランジスタＴｎ１０がオンされ、メモリセルＣｅのＰウェル電位VPWi（図６参照）は印加電圧VCWL（−９．３Ｖ）となる。
【０１２５】
プログラム時には、ワード線ドライバ３８に第２の電圧発生回路１７から高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。この第２制御電圧VPX は第２トランジスタとしてのトランジスタＴｐ３（ＰＭＯＳトランジスタ）のソースに供給される。
【０１２６】
そのトランジスタＴｐ３のゲートには制御信号XINBT が供給される。この制御信号XINBT は、プログラム時にプリデコード信号XD0〜XD2によってＬレベルとなる。
【０１２７】
従って、プログラム時にトランジスタＴｐ３はオンされ、図１４に示すように、プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。
【０１２８】
この際、トランジスタＴｎ９もオンするが、上記したように、プログラム時には印加電圧VCWLはフローティング電位（例えば約２．５Ｖ）に制御される（図１２参照）ため、コントロールワード線CWLiに異常電流が流れることはない。
【０１２９】
このようなプログラム時には、制御信号NGNDによりトランジスタＴｎ１１がオンされることによって、メモリセルＣｅのＰウェル電位VPWi（図６参照）は接地電圧となる。
【０１３０】
次に、上記のように構成されたフラッシュメモリ１０の書き込み動作を図１５に従って詳述する。
図１５（ａ）は、データ“０”が現在書き込まれているメモリセルＣｅに対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１３１】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、メモリセルＣｅはイレースされず、フローティングゲートの電荷量は変化しない。
【０１３２】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“０”が保持される。
【０１３３】
図１５（ｂ）は、データ“０”が現在書き込まれているメモリセルＣｅに対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１３４】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１４．２Ｖの電圧が印加され、ＦＮトンネル電流が流れる。従って、フローティングゲートの電子が引き抜かれてメモリセルＣｅはイレースされる。
【０１３５】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、メモリセルＣｅはプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、イレースのみ行われ、書き込み前のメモリセルのデータ“０”はデータ“１”に書き換えられる。
【０１３６】
図１５（ｃ）は、データ“１”が現在書き込まれているメモリセルＣｅに対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１３７】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。
【０１３８】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、ＦＮトンネル電流（ソース−チャネル間）が流れる。従って、フローティングゲートに電子が注入されてメモリセルＣｅはプログラムされる。よって、この場合には、プログラムのみ行われ、書き込み前のメモリセルのデータ“１”はデータ“０”に書き換えられる。
【０１３９】
図１５（ｄ）は、データ“１”が現在書き込まれているメモリセルＣｅに対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１４０】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、微量のＦＮトンネル電流が流れる（実際には殆ど流れない）。従って、フローティングゲートの電荷量は実質的に変化しない。
【０１４１】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．６ＶとなりＦＮトンネル電流は流れない。従って、メモリセルＣｅはプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“１”が保持される。
【０１４２】
次に、上記のように構成されたフラッシュメモリ１０の作用を図１６に従って説明する。
図１６は、フラッシュメモリ１０の動作フローチャートである。
【０１４３】
先ず、Ｘデコーダ１２は、制御情報領域である第２領域１１ｂを選択する（ステップ１０１）。詳しくは、Ｘデコーダ１２のドライバ部１２ｂを構成するワード線ドライバ３９は、選択ワード線SWL0a 又は選択ワード線SWL0b と、コントロールワード線CWL0を活性化する。
【０１４４】
次に、制御情報読出回路１４は、ビット線対BLを選択して該ビット線対BLに接続されたメモリセルCeからメモリ制御情報を読み出す（ステップ１０２）。そして、制御情報読出回路１４は、読み出したメモリ制御情報をラッチするとともに、該メモリ制御情報を制御対象回路であるリードアンプ２４に供給する（ステップ１０３）。
【０１４５】
次に、フラッシュメモリ１０は、外部から供給される信号に応答して通常メモリアレイである第１領域１１ａのメモリセルＣｅからデータ（セル情報）を読出し（ステップ１０４）、又はメモリセルＣｅへデータ（セル情報）を書き込む（ステップ１０５）。
【０１４６】
リードアンプ２４を構成するセンスアンプ３６の読み出し基準電流生成部３６ａは、メモリ制御情報に対応する選択信号TRIM-IREF に応じて、読み出し基準電流Irefj を「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。そして、読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセルＣｅのデータが“１”であるか“０”であるかを判定する。
【０１４７】
従って、第２領域１１ｂのメモリ制御情報を書き換えることで、読み出し基準電流Irefj の電流値を変更する、即ち、フラッシュメモリ１０の動作をソフト的に変更する。
【０１４８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルアレイ１１は、外部番地が割り当てられたメモリセルにて構成された第１領域１１ａと、外部番地が割り当てられていないメモリセルにて構成される第２領域１１ｂとを備える。第２領域１１ｂには、フラッシュメモリ１０を設定するためのメモリ制御情報が記憶されている。そして、第１領域１１ａと第２領域１１ｂのメモリセルは、両メモリセルに対して共通なビット線ＢＬに接続されている。従って、メモリ制御情報を記憶する第２領域１１ｂがユーザのデータを記憶する第１領域１１ａに隣接して設けられ、各領域１１ａ，１１ｂのメモリセルＣｅへの書き込みのための回路（ライトドライバ１５）が共有化されている。その結果、ユーザのためのメモリ領域とメモリ制御情報を記憶するためのメモリ領域（制御情報領域）とが離れて形成される場合に比べて、フラッシュメモリ１０の回路面積の増大を抑えることができる。
【０１４９】
（２）メモリ制御情報を不揮発性を有し電気的に書き換え可能なメモリセルＣｅに記憶した。従って、フラッシュメモリ１０の素子等の経時変化により読み出し基準電流Irefj を含む電圧設定等が変化しても、メモリ制御情報を書き換えることで、動作を補償することができる。
【０１５０】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１７，図１８に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付して図面及びその説明を一部省略する。
【０１５１】
図１７は、本実施形態の不揮発性半導体記憶装置（フラッシュメモリ）の概略構成を示す一部ブロック図である。
フラッシュメモリ７０は、メモリセルアレイ１１を含む。メモリセルアレイ１１は、隣接して設けられた第１領域（ユーザ領域）１１ａと第２領域（制御情報領域）１１ｂとから構成されている。
【０１５２】
メモリセルアレイ１１には、複数のメモリセルＣｅがアレイ状に配置される。
第１領域１１ａは、複数の第１ワード線WLa と複数のビット線BLとにより複数のメモリセルＣｅがアレイ状に配置されている。第２領域１１ｂは、本実施形態では１本の第２ワード線WLb と複数のビット線BLとにより複数のメモリセルＣｅが列状に配置されている。
【０１５３】
第１ワード線WLa 及び第２ワード線WLb はＸデコーダ１２に接続され、ビット線BLはＹパスゲート７１及び制御情報読出回路１４に接続されている。そして、図２に示すソース線SL0a〜SL2bはライトドライバ１５に接続されている。
【０１５４】
Ｙパスゲート７１は、通常動作時において第１領域１１ａのメモリセルから読み出したセル情報をリードアンプ７２に出力し、リードアンプ７２は、Ｙパスゲート７１からのデータを増幅した読み出しデータR-MDATA を出力する。
【０１５５】
また、Ｙパスゲート７１は、初期設定時において第２領域１１ｂのメモリセルから読み出したメモリ制御情報をリードアンプ７２に出力し、リードアンプ７２は、そのメモリ制御情報を制御情報記憶部７３に出力する。リードアンプ７２からのメモリ制御情報をラッチする。
【０１５６】
制御情報記憶部７３は、ラッチしたメモリ制御情報を制御対象回路であるリードアンプ２４に供給し、リードアンプ２４は、メモリ制御情報（設定値）に基づいて回路を調整する。そして、通常動作モードにおいて、リードアンプ２４はその調整した回路にて第１領域１１ａからビット線BL及びＹパスゲート１３を介して読み出されたデータを増幅した読み出しデータR-MDATA を出力する。
【０１５７】
即ち、本実施形態のフラッシュメモリ７０は、第１領域１１ａのセル情報と第２領域１１ｂのメモリ制御情報とをＹパスゲート１３及びリードアンプ２４にて行うようにした。従って、第一実施形態に比べて制御情報読出回路１４を設けない分、フラッシュメモリ７０の回路面積が狭くなる。
【０１５８】
図１８は、フラッシュメモリ７０の動作フローチャートである。
先ず、Ｘデコーダ１２は、制御情報領域である第２領域１１ｂを選択する（ステップ２０１）。詳しくは、Ｘデコーダ１２のドライバ部１２ｂを構成するワード線ドライバ３９は、選択ワード線SWL0a 又は選択ワード線SWL0b と、コントロールワード線CWL0を活性化する。
【０１５９】
次に、Ｙパスゲート１３は、制御情報のビットを選択する（ビット線対BLを活性化する）（ステップ２０２）、リードアンプ２４は選択されたビットのメモリセルCeからメモリ制御情報を読み出す（ステップ２０３）。そして、制御情報記憶部７３は、読み出したメモリ制御情報をビット毎にラッチするとともに、該メモリ制御情報を制御対象回路であるリードアンプ２４に供給する（ステップ２０４）。
【０１６０】
次に、フラッシュメモリ７０は、外部から供給される信号に応答して通常メモリアレイである第１領域１１ａのメモリセルＣｅからデータ（セル情報）を読出し（ステップ２０５）、又はメモリセルＣｅへデータ（セル情報）を書き込む（ステップ２０６）。
【０１６１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態のフラッシュメモリ７０は、第１領域１１ａのセル情報と第２領域１１ｂのメモリ制御情報とをＹパスゲート１３及びリードアンプ２４にて行うようにした。従って、第一実施形態に比べて制御情報読出回路１４を設けない分、フラッシュメモリ７０の回路面積を小さくすることができる。
【０１６２】
尚、上記実施形態は、以下の態様に変更してもよい。
・上記各実施形態では、書き込み時において、コントロールワード線CWL に、先ず負電圧の第１制御電圧を印加した後、高電圧の第２制御電圧を印加するようにしたが、逆の順序であってもよい。すなわち、高電圧の第２制御電圧を印加してプログラムを実施した後、負電圧の第１制御電圧を印加してイレースを行うようにしてもよい。
【０１６３】
・上記各実施形態では、単層ポリシリコン構造のメモリセルＣｅに具体化したが、選択ワード線を備えない２層ポリシリコン構造（スタック型）のメモリセルに具体化してもよい。因みに、スタック型のメモリセルにおいては、コントロールゲートに接続される１本のワード線（選択ワード線）のみで、本実施形態のコントロールワード線CWL と選択ワード線SWL を共用する。
【０１６４】
・上記各実施形態では、単層ポリシリコン構造のメモリセルＣｅとして、セレクトトランジスタ１２を備えない２素子構造のセルとしてもよい。
・上記各実施形態では、同一のコントロールワード線CWL に接続される全てのメモリセルＣｅを書き込み対象として一括で書き込むようにしたが、選択的に書き込みするようにしてもよい。
【０１６５】
・上記各実施形態を、基準セルを備えたセルアレイを有する不揮発性半導体記憶装置に適用すること。
・上記各実施形態において、メモリ制御情報の読み出し及びそれに必要なステップ（第一実施形態ではステップ１０１，１０２、第二実施形態ではステップ２０１〜２０３）を適宜実行しても良い。例えば、テストモード信号ＴＳに基づいてメモリ制御情報を第２領域１１ｂに書き込んだ場合、その書き込みに対応して上記ステップを実行する。また、初期設定時と書き換え後の両方でステップを実行する。このようにすれば、フラッシュメモリ１０，７０の電源を再投入しなくても、変更したメモリ制御情報に応じた動作を行わせることができる。
【０１６６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 外部番地が割り当てられた第１のメモリセルと、
外部番地が割り当てられていない第２のメモリセルとを備え、
前記第２のメモリセルはメモリ制御情報のために設けられ、
前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線に接続されていることを特徴とする半導体記憶装置。（１）
（付記２）
外部番地が割り当てられた第１のメモリセルと、
外部番地が割り当てられていない第２のメモリセルとを備え、
前記第１及び第２のメモリセルは不揮発性を有し書き換え可能であり、
前記第２のメモリセルはメモリ制御情報のために設けられ、
前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線及びソース線に接続されていることを特徴とする半導体記憶装置。（２）
（付記３） 前記第１のメモリセルは複数の前記ビット線と複数の第１ワード線とによりアレイ状に配置され、
アドレス信号に基づいて前記複数の第１ワード線のうちの１つを活性化するデコーダを備え、
前記第２のメモリセルは第２ワード線を介して前記デコーダに接続されることを特徴とする付記１又は２記載の半導体記憶装置。（３）
（付記４） 前記第１のメモリセルと前記第２のメモリセルは、両メモリセルに対して共通なソース線を介して共通なソース電圧供給回路に接続されることを特徴とする付記１乃至３のうちの何れか一記載の半導体記憶装置。（４）
（付記５） 前記ソース電圧供給回路には、書き込みアドレスに基づいて生成されるデコード信号に応答して前記書き込みデータをラッチするラッチ回路が備えられていることを特徴とする付記４記載の半導体記憶装置。
（付記６）
前記ソース電圧供給回路は、書込信号に応答して電圧制御される信号を入力し、書込データに対応して前記電圧制御される信号をソース線に供給する出力部を備えることを特徴とする付記４又は５記載の半導体記憶装置。
（付記７） 前記ビット線に接続され、前記第１のメモリセルの情報を読み出す読出し回路と、
前記ビット線に接続され、前記第２のメモリセルの情報を読み出す読出し回路と
を備えたことを特徴とする付記１乃至６のうちの何れか一記載の半導体記憶装置。（５）
（付記８） 前記第２のメモリセルの情報を読み出す読出し回路には、該情報を保持する制御情報記憶部が接続されることを特徴とする付記５記載の半導体記憶装置。
（付記９） 前記共通なビット線は、前記第１のメモリセルと前記第２のメモリセルの情報を読み出す読出し回路に接続され、
該読出し回路には、前記第２のメモリセルから読出した情報を保持する制御情報記憶部が接続されることを特徴とする付記１乃至６のうちの何れか一記載の半導体記憶装置。
（付記１０） 前記第１のメモリセル及び前記第２のメモリセルは、それぞれ、第１のソース線に接続され且つ第１の選択ワード線に接続された第１メモリセルと、第２のソース線に接続され且つ第２の選択ワード線に接続された第２メモリセルとから構成され、
前記第１メモリセルと前記第２メモリセルは互いに独立した第１ビット線と第２ビット線とにそれぞれ接続され、
前記第１ビット線及び前記第２ビット線は前記読出し回路に接続されることを特徴とする付記７又は９記載の半導体記憶装置。
（付記１１） 前記第１メモリセル及び前記第２メモリセルは、互いに逆極性のデータを試験モード中に書き込むことを特徴とする付記１０記載の半導体記憶装置。
（付記１２） 前記メモリセルは単層ポリシリコン構造のセルであって、
ワード線が接続される容量と、ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成されることを特徴とする付記１乃至１１の何れか一記載の半導体記憶装置。
（付記１３） 前記メモリセルは、ワード線方向に隣り合う２つのメモリセル間で互いのセレクトトランジスタに接続されるビット線をそれぞれ共有し、前記２つのメモリセルのうち、一方のメモリセルには第１選択ワード線が接続され、他方のメモリセルには第２選択ワード線が接続されることを特徴とする付記１２記載の半導体記憶装置。
（付記１４） 外部番地が割り当てられた第１のメモリセルと、メモリ制御情報のために設けられ外部番地が割り当てられていない第２のメモリセルとが、両メモリセルに対して共通なビット線に接続された半導体記憶装置の制御方法であって、
行デコーダにより前記第２のメモリセルをアクセスするステップと、
前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含むことを特徴とする半導体記憶装置の制御方法。（６）
（付記１５） 不揮発性を有し書き換え可能な第１及び第２のメモリセルを備え、第２のメモリセルはメモリ制御情報のために設けられ、第１のメモリセルには外部番地が割り当てられ、第２のメモリセルには外部番地が割り当てられておらず、両メモリセルに対して共通なビット線及びソース線に接続された半導体記憶装置の制御方法であって、
行デコーダにより前記第２のメモリセルをアクセスするステップと、
前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含むことを特徴とする半導体記憶装置の制御方法。（７）
（付記１６） 前記第２のメモリセルをアクセスするステップは、前記第１のメモリセルをアクセスするステップに先立って実行されることを特徴とする付記１４又は１５記載の半導体記憶装置の制御方法。（８）
（付記１７） 前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路と異なる読出し回路にて実行されることを特徴とする付記１４乃至１６のうちの何れか一記載の半導体記憶装置の制御方法。（９）
（付記１８） 前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路にて実行されることを特徴とする付記１４乃至１６のうちの何れか一記載の半導体記憶装置の制御方法。（１０）
（付記１９） 前記読出し回路にて読み出された情報を制御情報記憶部にて保持するステップを含むことを特徴とする付記１７又は１８記載の半導体記憶装置の制御方法。
（付記２０） 前記第１のメモリセル及び前記第２のメモリセルに対して、両メモリセルに共通なソース電圧供給回路から前記共通なソース線を介してデータを書き込むことを特徴とする付記１４乃至１９のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２１） 前記ソース電圧供給回路は、前記書き込むデータを保持することを特徴とする付記２０記載の半導体記憶装置の制御方法。
（付記２２） 前記ソース電圧供給回路は、
書込信号に応答して電圧制御される信号を入力するステップと、
書込みデータに対応して前記電圧制御される信号をソース線に供給するステップと、
を実行することを特徴とする付記２０又は２１記載の半導体記憶装置の制御方法。
（付記２３） 前記第１のメモリセルと前記第２のメモリセルの情報は、前記共通なビット線を介して読出し回路に読み出され、該情報は制御情報記憶部にて保持されることを特徴とする付記１４乃至２２のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２４） 第１のメモリセル及び前記第２のメモリセルは、それぞれ、第１のソース線に接続され且つ第１の選択ワード線に接続された第１メモリセルと、第２のソース線に接続され且つ第２の選択ワード線に接続された第２メモリセルとから構成され、
読出し回路は、前記第１メモリセルが接続された第１ビット線と、前記第２メモリセルが接続され前記第１ビット線と独立した第２ビット線とにそれぞれ接続され、第１ビット線及び第２ビット線のデータを差動増幅読み出しすることを特徴とする付記１４乃至２３のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２５） 前記第１メモリセル及び前記第２メモリセルは、互いに逆極性のデータを試験モード中に書き込むことを特徴とする付記２４記載の半導体記憶装置の制御方法。
（付記２６） 前記第２のメモリセルを読み出すステップは、試験信号により実施されることを特徴とする付記１４乃至２５のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２７） 前記メモリセルは単層ポリシリコン構造のセルであって、ワード線が接続される容量と、ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成され、
前記複数のメモリセルのイレース及びプログラムをトンネル電流を用いて行うことを特徴とする付記１４乃至２６のうちの何れか一記載の半導体記憶装置の制御方法。
【０１６７】
【発明の効果】
以上詳述したように、本発明によれば、回路面積の増大を抑えた半導体記憶装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【図１】不揮発性メモリの概略構成を示すブロック図である。
【図２】不揮発性メモリの詳細な構成を示すブロック図である。
【図３】メモリセルアレイを示す回路図である。
【図４】（ａ）〜（ｃ）は不揮発性メモリセルの構成説明図である。
【図５】メモリセルの書き込み方法を示す原理説明図である。
【図６】メモリセルの回路図である。
【図７】ソース電圧供給回路を示す回路図である。
【図８】制御情報読出回路を示す回路図である。
【図９】制御情報読出回路の動作波形図である。
【図１０】センスアンプを示す回路図である。
【図１１】ワード線印加電圧選択回路を示す回路図である。
【図１２】ワード線印加電圧選択回路の動作波形図である。
【図１３】ワード線ドライバを示す回路図である。
【図１４】ワード線ドライバの動作波形図である。
【図１５】（ａ）〜（ｄ）は書き込み動作を示す波形図である。
【図１６】第一実施形態の動作フローチャートである。
【図１７】第二実施形態の不揮発性メモリの概略構成図である。
【図１８】第二実施形態の動作フローチャートである。
【符号の説明】
ＢＬ，ＢＬ０，ＢＬ１ ビット線
ＳＬ ソース線
ＷＬａ 第１ワード線
ＷＬｂ 第２ワード線
Ｃｅ メモリセル
３２，３３ ソース電圧供給回路
【発明の属する技術分野】
本発明は不揮発性を有し書き換え可能なメモリセルを備えた半導体記憶装置及びその制御方法に関するものである。
【０００２】
不揮発性を有し書き換えな可能なメモリセルを備えた半導体記憶装置は、書き込み動作（プログラムモード）や消去動作（消去モード）に該装置内部の電圧発生回路で生成された高電圧や負電圧を使用する。それらの電圧は、書き込み動作時や消去動作時に、所定のパルス幅でメモリセルに印加される。これらの各種動作（動作モード）における電圧値やパルス幅等を設定するパラメータ（動作制御パラメータ）は、設計時に最適と予想される値で設定され、その設定値に応じて回路が設計される。
【０００３】
しかし、製造ばらつきやシミュレーションの精度の関連で、（実際のウェハプロセス工程後のそれぞれの製品チップでは）設計時の最適値からずれることが多々ある。これらのパラメータの調整は、マスク変更をともなう回路変更で対応することも可能であるが、変更までの時間がかかり、市場に出るまでの時間が重要な要素になっている現状では実状に沿わないし、また、個々の製品製造バラツキには対応できない。
【０００４】
このため、半導体記憶装置には、個々の製品チップの製造バラツキに対応してパラメータを設定するためのＦｕｓｅを設けたものがある。個々の製品チップを試験し、その試験結果を踏まえてＦｕｓｅをレーザーなどで切断することも可能である。しかし、レーザー切断できるためのＦｕｓｅは、そのＦｕｓｅ単体面積が大きく、ダイサイズ増大を招き、またレーザー工程が増加して試験コスト増大を招く。
【０００５】
また、不揮発性固有の書き換え回数や、その回数に応じた（動作制御）パラメータの変更などには対応できない。そのため、製造後に調整が必要となる（動作制御）パラメータを、制御用記憶領域に書き込むなどして、ソフト的に対応されることが望まれている。
【０００６】
【従来の技術】
従来、メモリ制御情報を専用の不揮発性記憶領域に記憶し、製造後にソフト的に可変としたメモリ・システムがある（例えば、特許文献１，特許文献２参照）。このメモリ・システムは、ユーザに提供される（ユーザがアクセスする）フラッシュ・メモリ・セルのアレイと別に、制御パラメータＣＰ１を含む制御パラメータ・ビットの状態が記憶される不揮発性データ記憶ユニットを備えている。そして、この領域に語構成，読み出し基準電流，内部発生電圧，制御パルス幅，等のパラメータ情報を記憶することにより、メモリ・システムを制御可能としている。
【０００７】
【特許文献１】
特表平１０−５１０６５６号公報（図１）
【特許文献２】
特開２００１−５７０９６号公報（図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、従来例では、不揮発性データ記憶ユニットがユーザに提供されるフラッシュ・メモリ・セルのアレイと別の領域に設けられている。このため、制御用（動作制御）パラメータ領域専用の書き込み／読み出し回路が必要となり、回路面積が増大するという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的は回路面積の増大を抑えることのできる半導体記憶装置及びその制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、外部番地が割り当てられた第１のメモリセルと、外部番地が割り当てられていない第２のメモリセルとを備え、前記第２のメモリセルはメモリ制御情報のために設けられ、前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線に接続されている。
【００１１】
請求項２に記載の発明は、外部番地が割り当てられた第１のメモリセルと、外部番地が割り当てられていない第２のメモリセルとを備え、前記第１及び第２のメモリセルは不揮発性を有し書き換え可能であり、前記第２のメモリセルはメモリ制御情報のために設けられ、前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線及びソース線に接続されている。
【００１２】
請求項３に記載の発明のように、前記第１のメモリセルは複数の前記ビット線と複数の第１ワード線とによりアレイ状に配置され、アドレス信号に基づいて前記複数の第１ワード線のうちの１つを活性化するデコーダを備え、前記第２のメモリセルは第２ワード線を介して前記デコーダに接続される。
【００１３】
請求項４に記載の発明のように、前記第１のメモリセルと前記第２のメモリセルは、両メモリセルに対して共通なソース線を介して共通なソース電圧供給回路に接続される。
【００１４】
請求項５に記載の発明のように、前記ビット線に接続され、前記第１のメモリセルの情報を読み出す読出し回路と、前記ビット線に接続され、前記第２のメモリセルの情報を読み出す読出し回路とが備えられる。
【００１５】
請求項６に記載の発明は、外部番地が割り当てられた第１のメモリセルと、メモリ制御情報のために設けられ外部番地が割り当てられていない第２のメモリセルとが、両メモリセルに対して共通なビット線に接続された半導体記憶装置の制御方法であって、行デコーダにより前記第２のメモリセルをアクセスするステップと、前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含む。
【００１６】
請求項７に記載の発明は、不揮発性を有し書き換え可能な第１及び第２のメモリセルを備え、第２のメモリセルはメモリ制御情報のために設けられ、第１のメモリセルには外部番地が割り当てられ、第２のメモリセルには外部番地が割り当てられておらず、両メモリセルに対して共通なビット線及びソース線に接続された半導体記憶装置の制御方法であって、行デコーダにより前記第２のメモリセルをアクセスするステップと、前記行デコーダにより前記第１のメモリセルをアクセスするステップとを含む。
【００１７】
請求項８に記載の発明のように、前記第２のメモリセルをアクセスするステップは、前記第１のメモリセルをアクセスするステップに先立って実行される。
請求項９に記載の発明のように、前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路と異なる読出し回路にて実行される。
【００１８】
請求項１０に記載の発明のように、前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路にて実行される。
【００１９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図１６に従って説明する。
【００２０】
図１は、不揮発性半導体記憶装置（フラッシュメモリ，不揮発性メモリ）の概略構成を示すブロック図である。
フラッシュメモリ１０は、メモリセルアレイ１１を含む。メモリセルアレイ１１には、後述する複数のメモリセルＣｅがアレイ状に配置される。メモリセルＣｅは、不揮発性を有するとともに書き換え可能なメモリセルである。
【００２１】
メモリセルアレイ１１は、隣接して設けられた第１領域（ユーザ領域）１１ａと第２領域（制御情報領域）１１ｂとから構成されている。第１領域１１ａは外部番地が割り当てられた領域である。即ち、第１領域１１ａは、このフラッシュメモリ１０が接続される（又は搭載される）ＣＰＵ等の回路からアクセスされる領域である。第２領域１１ｂは外部番地が割り当てられていない領域（制御情報領域）であり、この第２領域１１ｂにはメモリ制御情報が記憶される。
【００２２】
メモリ制御情報は動作制御パラメータであり、語構成，読み出し基準電流，内部発生電圧，制御パルス幅，等のパラメータ情報である。
第１領域１１ａは、複数の第１ワード線WLa と複数のビット線BLとにより複数のメモリセルＣｅがアレイ状に配置されている。また、第１領域１１ａには、行単位のメモリセル毎にそれぞれ一対の基準セル（図示略）が配置される。基準セルは、メモリセルＣｅの読み出し時に、その読み出しデータの判定のための基準となる電流を生成するためのセルである。第２領域１１ｂは、本実施形態では１本の第２ワード線WLb と複数のビット線BLとにより複数のメモリセルＣｅが列状に配置されている。
【００２３】
図３は、メモリセルアレイ１１の一構成例を示す一部回路図である。
各ワード線ＷＬａ，ＷＬｂは、第１選択ワード線SWLxa と第２選択ワード線SWLxb とコントロールワード線CWLx（ｘ＝０〜ｎ，ｎはワード線の本数）とから構成されている。即ち、図３において、第１ワード線WLa は第１選択ワード線SWL1a ，SWL2a と第２選択ワード線SWL1b ，SWL2b とコントロールワード線CWL1，CWL2とから構成され、第２ワード線WLb は第１選択ワード線SWL0a と第２選択ワード線SWL0b とコントロールワード線CWL0とから構成されている。
【００２４】
第２領域１１ｂは複数のメモリセルＣｅ（図においてCe0a,Ce1a,Ce0b,Ce1b,Ce2a,Ce3a ）が設けられている。列方向に沿って隣り合う２つのメモリセル（Ce0a，Ce1a）（Ce0b，Ce1b）（Ce2a，Ce3a）はビット線BL（図においてBL0，BL1，BL2 ）を互いに共有している。また、各メモリセルCe0a，Ce1a，Ce0b，Ce1b、Ce2a、Ce3aは、列単位毎に分離されたソース線SL0a，SL0b，SL1a，SL1b，SL2a，SL2bがそれぞれ接続されている。
【００２５】
列方向に並べられたメモリセルCe0a，Ce1a，Ce0b，Ce1b、Ce2a、Ce3aは、コントロールワード線CWL0に接続されている。
また、行単位毎の各メモリセルにおいて、ビット線BLを互いに共有する各２つのセルのうち、それぞれ一方のセルCe0a，Ce0b，Ce2aは、第１選択ワード線としての同一の選択ワード線SWL0a に接続され、他方のセルCe1a，Ce1b，Ce3aは、第２選択ワード線としての同一の選択ワード線SWL0b に接続されている。
【００２６】
第１領域１１ａに設けられ列を構成する他のメモリセルCe0c，Ce1c，Ce0d，Ce1d，Ce2c，Ce3cも上記と同様に、選択ワード線SWL1a,SWL1b,SWL2a,SWL2b 、コントロールワード線CWL1,CWL2 、ビット線BL0,BL1,BL2 、ソース線SL0a，SL0b，SL1a，SL1b，SL2a，SL2bに接続されている。
【００２７】
図１に示すように、第１ワード線WLa 及び第２ワード線WLb はＸデコーダ１２に接続され、ビット線BLは、第１の読出し回路としてのＹパスゲート１３及び第２の読出し回路としての制御情報読出回路１４に接続されている。そして、図２に示すソース線SL0a〜SL2bはライトドライバ１５に接続されている。
【００２８】
フラッシュメモリ１０は、第１〜第３の電圧発生回路１６〜１８を備えている。第１の電圧発生回路１６は負電圧発生回路であって、コントロールワード線CWL に供給する第１制御電圧としての負電圧（本実施形態では例えば−９．３Ｖ）を生成してＸデコーダ１２に供給する。第２の電圧発生回路１７は高電圧発生回路であって、コントロールワード線CWL に供給する第２制御電圧としての高電圧（本実施形態では例えば９．５Ｖ）を生成してＸデコーダ１２に供給する。第３の電圧発生回路１８は高電圧発生回路であって、ソース線SLに供給する第１ソース電圧としての高電圧（本実施形態では例えば６．０Ｖ）を生成してライトドライバ１５に供給する。第１〜第３の電圧発生回路１６〜１８は、オシレータ１９によって駆動され、基準電圧発生回路２０から供給される基準電圧に基づいて各電圧を発生させる。
【００２９】
フラッシュメモリ１０は、アドレス制御回路２１を備えている。アドレス制御回路２１には、アドレスバッファ２１ａとアドレスカウンタ２１ｂとが備えられる。
【００３０】
アドレスバッファ２１ａは、外部から供給される書き込みアドレスWD-ADDR をバイト単位[0:7] で取り込み、Ｘデコーダ１２及びＹデコーダ２２にそれぞれ出力する。
【００３１】
詳述すると、アドレスバッファ２１ａは、書き込み時にコントロールワード線CWL の選択に使用される書き込みアドレスWD-ADDR の上位５ビットをロウアドレスとしてＸデコーダ１２に出力する。Ｘデコーダ１２は、それをデコードして複数のコントロールワード線CWL のうち何れか１つを選択する。
【００３２】
また、アドレスバッファ２１ａは、書き込み時にソース線SLの選択に使用される書き込みアドレスWD-ADDR の下位３ビットをコラムアドレスとしてＹデコーダ２２に出力する。Ｙデコーダ２２は、それをデコードして対応するソース電圧供給回路に書き込みデータを取り込み、ソース電圧を設定する。
【００３３】
アドレスカウンタ２１ｂは、８ビットの読出しデータR-MDATA[0:7]に対応するメモリセルＣｅを１ビット毎に選択するための３ビットの内部アドレスを発生する。従って、Ｙデコーダ２２は、アドレスカウンタ２１ｂから出力されるアドレスに基づいて、読み出し対象のメモリセルＣｅを順次選択し、第１の読出し回路としてのリードアンプ２４で１ビットずつ読み出され８ビットある読出しデータ用ラッチに順次ラッチされる。
【００３４】
フラッシュメモリ１０はリード／ライト制御回路２３を備えている。リード／ライト制御回路２３には、ライトモード信号WRITE-MODE等の各種制御信号が入力され、該制御信号は特殊動作モードにて該フラッシュメモリ１０を動作させるためのモード信号（本実施形態では、試験信号としてのテストモード信号ＴＳ）を含む。リード／ライト制御回路２３は、各種制御信号に基づいて動作モードに対応して生成した制御信号を各回路に供給する。
【００３５】
例えば、書き込み時に、リード／ライト制御回路２３は、書込信号としてのライトモード信号WRITE-MODEに応答して書き込み動作に移行し、データ転送信号WRITE-MDATA に応答して書き込みデータW-MDATA の取り込みを開始する。
【００３６】
そして、書き込み対象のメモリセルＣｅのデータを全て取り込んだ後、ライトスタート信号WRITE-START に応答して同一のコントロールワード線CWL に接続されるメモリセルＣｅに対して一括で書き込みを開始する。
【００３７】
一方、読み出し時に、リード／ライト制御回路２３は、リードリクエスト信号RD-REQに応答して読み出しを開始する。そして、読み出し対象のメモリセルＣｅから読み出されたデータがＹパスゲート１３からリードアンプ２４へ出力され、リードアンプ２４からバイト単位[0:7] の読み出しデータR-MDATA が出力される。
【００３８】
制御情報読出回路１４には読出制御回路２５が接続されている。制御情報読出回路１４は、セルアレイ１１の第２領域１１ｂに記憶されたメモリ制御情報を読み出す回路であり、読出制御回路２５が設定するタイミングに従って第２領域１１ｂからメモリ制御情報を読み出す。そのタイミングは、フラッシュメモリ１０の初期化処理である。即ち、制御情報読出回路１４はフラッシュメモリ１０の初期化処理の時に第２領域１１ｂからメモリ制御情報を読み出す。して、制御情報読出回路１４は、その読み出したメモリ制御情報をラッチするとともにそれを設定する回路へ出力する。本実施形態では、メモリ制御情報として記憶された読み出し基準電流の設定値を読出し、該設定値をリードアンプ２４へ出力する。
【００３９】
尚、フラッシュメモリ１０にラッチ回路を備え、制御情報読出回路１４が有するラッチ機能をそのラッチ回路により実現しても良い。また、メモリ制御情報として第２領域１１ｂに記憶された内部発生電圧の設定値を読出し、該設定値を電圧発生回路１６〜１８、基準電圧発生回路２０、等に出力するようにしてもよい。
【００４０】
上記のメモリ制御情報の書き込みは、通常では使用されないモード（本実施形態ではテストモード）の時にのみ行われる。詳述すると、リード／ライト制御回路２３はテストモード信号ＴＳに応答して制御信号をＸデコーダ１２に出力する。Ｘデコーダ１２は、外部からの書き込みアドレスWD-ADDR に基づいて複数の第１ワード線WLa のうちの１つを選択し活性化するデコーダ部１２ａと、リード／ライト制御回路２３から供給される制御信号に応答して第２ワード線WLb を活性化するドライバ部１２ｂとを含む。即ち、第２ワード線WLb に接続されたメモリセルＣｅは、テストモード時に活性化される。そのモード時において、外部から供給される書き込みデータW-MDATA がライトドライバ１５及びビット線BLを介して活性化したメモリセルＣｅに供給され、該第２領域１１ｂのメモリセルＣｅにメモリ制御情報として記憶される。
【００４１】
そして、メモリセルＣｅに記憶されたメモリ制御情報は、フラッシュメモリ１０の初期化処理時に読み出され、リードアンプ２４に設定される。リードアンプ２４は、設定値に基づいて回路を調整する。そして、通常動作モードにおいて、リードアンプ２４はその調整した回路にて第１領域１１ａからビット線BL及びＹパスゲート１３を介して読み出されたデータを増幅した読み出しデータR-MDATA を出力する。
【００４２】
また、第１領域１１ａのメモリセルＣｅには、第２領域１１ｂのメモリセルＣｅと同様に、外部から供給される書き込みデータW-MDATA がライトドライバ１５及びビット線BLを介して活性化したメモリセルＣｅに供給され、該メモリセルＣｅに記憶される。
【００４３】
即ち、本実施形態のフラッシュメモリ１０は、メモリ制御情報を記憶する第２領域１１ｂがユーザのデータを記憶する第１領域１１ａに隣接して設けられ、各領域１１ａ，１１ｂのメモリセルＣｅへの書き込みのための回路（ライトドライバ１５）が共有化されている。従って、ユーザのためのメモリ領域とメモリ制御情報を記憶するためのメモリ領域（制御情報領域）とが離れて形成される場合に比べて、フラッシュメモリ１０の回路面積は増大しない。
【００４４】
図２は、フラッシュメモリ１０の詳細な構成を示す一部ブロック図である。
尚、図２には、第１領域１１ａに割り当てられた２つのメモリセルＣｅと、第２領域１１ｂに割り当てられた２つのメモリセルＣｅを図示している。これらメモリセルＣｅは、図３に示す選択ワード線SWL0a とビット線BL0,BL1 とに接続されたメモリセル（図においてCe0a,Ce0b ）と、選択ワード線SWL1a とビット線BL0,BL1 に接続されたメモリセル（図においてCe0c,Ce1c ）に対応している。
【００４５】
ライトドライバ１５は、列方向のメモリセルＣｅ毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路３２，３３を備えている。尚、各ソース電圧供給回路３２，３３はそれぞれ同様に構成されている。
【００４６】
詳述すると、ソース電圧供給回路３２，３３は、メモリセルCe0a,Ce0c ，Ce0b,Ce0d に接続されるソース線SL（図３においてソース線SL0a,SL1a ）にそれぞれ対応して設けられている。ソース電圧供給回路３２，３３は、外部からバイト単位[0:7] で供給される書き込みデータW-MDATA を、Ｙデコーダ２２によるアドレスのデコード結果に基づいて取り込む。そして、ソース電圧供給回路３２，３３は、取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧をソース線SLに供給する。
【００４７】
Ｙパスゲート１３には、Ｙ選択ゲート３４が備えられている。
Ｙ選択ゲート３４は、Ｙデコーダ２２からのデコード信号に基づいて一対のビット線BL0 を活性化する。そして、Ｙ選択ゲート３４は、その一対のビット線BL0 を介して１つのメモリセルCe0cから読出したデータに基づいて読み出し信号RDB を出力する。
【００４８】
リードアンプ２４は、読出基準電流発生回路３５とセンスアンプ３６とを備えている。
読出基準電流発生回路３５は、基準セル用Ｙ選択ゲート（図示略）読み出し信号を入力し、データ“０”の読み出し電流（第１基準電流）である第１基準信号SAref0と、データ“１”の読み出し電流（第２基準電流）である第２基準信号SAref とを生成する。
【００４９】
センスアンプ３６は、第１及び第２基準信号SAref0，SAref に基づいて生成した読み出し基準電流と、Ｙ選択ゲート３４から出力される読み出し信号RDB に基づいて生成した読み出し電流とを比較する。そして、その比較結果に基づいてメモリセルCe0cのデータが“１”か“０”かを判定し、読み出しデータRDATABを出力する。
【００５０】
Ｘデコーダ１２には、ワード線印加電圧選択回路３７と、デコーダ部１２ａを構成するワード線ドライバ３８と、ドライバ部１２ｂを構成するワード線ドライバ３９とが備えられている。
【００５１】
ワード線印加電圧選択回路３７は、コントロールワード線CWL に供給する印加電圧VCWLを選択して出力する。具体的には、イレース時に、第１の電圧発生回路１６から供給される負電圧の第１制御電圧を選択し、読み出し時に、読出基準電流発生回路３５から供給される読み出し電圧VCWL-RD を選択してワード線ドライバ３８，３９に出力する。
【００５２】
ワード線ドライバ３８は、第１領域１１ａに対する書き込み時に、Ｘデコーダ１２による書き込みアドレスWD-ADDR のデコード結果に基づいて、何れか１つのコントロールワード線CWL を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路１７により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００５３】
ワード線ドライバ３８は、第２領域１１ｂに対する書き込み時に、図１のリード／ライト制御回路２３からの制御信号に基づいてコントロールワード線CWL0を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路１７により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００５４】
制御情報読出回路１４は、一対のビット線BL0,BL1 に接続されている。
制御情報読出回路１４は、第２領域１１ｂのメモリセルCe0a,Ce0b にそれぞれ書き込まれているデータを、それらに接続されているビット線BL0,BL1 を介して読み出し、各データの極性を判定する。
【００５５】
詳述すると、テストモード時、メモリCe0a,Ce0b には、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。制御情報読出回路１４は、初期化処理の時に、各メモリセルCe0a,Ce0b からそれぞれ読み出したデータをラッチし、両データに基づいて流れる電流を比較して“１”又は“０”のメモリ制御情報を出力する。
【００５６】
第１領域１１ａのメモリセルＣｅの読出しについて説明する。
フラッシュメモリ１０は、リファレンス制御回路を備え、該リファレンス制御回路には、基準セル読出回路、基準セル書込データ発生回路及び基準セル用Ｙデコーダが備えられている。（何れも図示略）
基準セル読出回路は、２つの基準セルにそれぞれ書き込まれているデータを、それらに接続されている一対のビット線を介して読み出し、各データの極性を判定する。
【００５７】
詳述すると、メモリセルＣｅの書き込み時、基準セルには、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。基準セル読出回路は、メモリセルＣｅの書き込みに先立って、各行の基準セルからそれぞれ読み出したデータをラッチして、どちらにデータ“１”が書き込まれているかを判定し、その極性を示す極性信号を出力する。
【００５８】
基準セル書込データ発生回路は、基準セル読出回路からの極性信号に基づいて、現在書き込まれているデータとはそれぞれ逆の極性で各基準セルに書き込みが行われるように、基準セル用書き込みデータを生成する。
【００５９】
従って、基準セルには、メモリセルＣｅの書き込み毎に、現在のデータと逆の極性になるようにデータが書き込まれる。書き込み毎にデータを反転させるのは、基準電流を生成するための各基準セルの閾値の分布を所定の範囲内におさめることが望ましいからである。
【００６０】
基準セル用Ｙデコーダは、基準セル読出回路からの極性信号に基づいて、基準セルに現在書き込まれているデータ（“１”又は“０”）に応じたデコード信号を生成する。
【００６１】
ライトドライバ１５には、列方向のセル（メモリセルＣｅ，基準セル）毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路３２，３３及び基準セル用のソース電圧供給回路が備えられている。尚、基準セル用のソース電圧供給回路は、ソース電圧供給回路３２，３３と同様に構成されている。
【００６２】
そして、基準セル用のソース電圧供給回路は、基準セルに接続されるソース線にそれぞれ対応して設けられ、基準セル書き込みデータ発生回路から供給される基準セル用書き込みデータ（互いに逆の極性を持つデータ）を取り込む。そして、それぞれ取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧を各ソース線に供給する。
【００６３】
そして、Ｙパスゲート１３は、上記したＹ選択ゲート３４と共に、基準セル用Ｙ選択ゲートを備えている。基準セル用Ｙ選択ゲートは、基準セル用Ｙデコーダからのデコード信号に基づいて、基準セル用のビット線をデコードし、データ“０”の基準セルからの読み出し信号とデータ“１”の基準セルからの読み出し信号とを出力する。
【００６４】
つまり、セルアレイ１１は、第１領域１１ａと第２領域１１ｂとを備え、第１領域１１ａには、通常アクセスされるメモリセルＣｅと、そのメモリセルＣｅからの読出しデータの判定に基準となる電流を生成するための基準セルとを備えている。そして、第１領域１１ａから１ビットの読出しデータが基準セルにより読み出される。
【００６５】
第２の領域１１ｂには、所定のモード時にアクセスされるメモリセルＣｅを備え、一対のメモリセルＣｅには逆極性のデータが記憶される。そして、第２領域１１ｂの２つのメモリセルＣｅから同時にデータが読み出され、該データに基づいて１ビットのメモリセル情報が制御対象回路に供給される。
【００６６】
図４は、一実施形態のメモリセルを示す説明図である。
メモリセルＣｅは、本実施形態では単層ポリシリコン構造のフラッシュメモリセルであって、メモリトランジスタ４１、セレクトトランジスタ４２及びＭＯＳ容量４３の３素子から構成されている。
【００６７】
図４（ａ）〜（ｃ）に示すように、メモリトランジスタ４１は、例えばＰ型基板４４にフローティングゲート４５をゲートとするＮＭＯＳトランジスタで構成され、そのソースはソース線SLに接続されている。
【００６８】
セレクトトランジスタ４２は、基板４４にセレクトゲート４６をゲートとするＮＭＯＳトランジスタ（図４（ｂ），（ｃ）では図示せず）で構成され、そのソースはビット線BLに接続され、セレクトゲート４６は選択ワード線SWL に接続されている。メモリトランジスタ４１とセレクトトランジスタ４２のドレインは互いに接続されている。
【００６９】
ＭＯＳ容量４３は、基板４４にコントロールゲート４７としてのＮ型拡散層を形成し、該コントロールゲート４７の上に絶縁層を隔ててフローティングゲート４５を形成することで構成される。コントロールゲート４７は、基板４４のトリプルウェル内（図中、Ｎウェル４８に形成されるＰウェル４９内）に形成されている。コントロールゲート４７は、コントロールワード線CWL に接続されている。因みに、本実施形態の単層ポリシリコン構造のメモリセルＣｅにおいて、単にワード線という場合には、コントロールワード線CWL のことを意味する。
【００７０】
このようなメモリセルＣｅにおいて、本実施形態では、フローティングゲート４５に電子が蓄積される状態（閾値の高い状態）をデータ“０”、逆に、フローティングゲート４５に電子が蓄積されない状態（閾値の低い状態）をデータ“１”に対応させて書き込みを行う場合を想定する。
【００７１】
メモリセルＣｅへの書き込みは消去（イレース）とプログラムの２つの操作からなる。
イレースは、フローティングゲート４５から電子を引き抜いて、メモリセルＣｅ（メモリトランジスタ４１）の閾値を低くする操作である。換言すれば、イレースは、データ“０”からデータ“１”にメモリセルＣｅのデータを書き換える操作である。
【００７２】
図４（ｂ）に示すように、イレースは、メモリトランジスタ４１のソースに第１ソース電圧としての高電圧（例えば６．０Ｖ）を印加し、コントロールゲート４７に第１制御電圧としての負電圧（例えば−９．３Ｖ）を印加して行う。ここで、Ｐウェル４９はコントロールゲート４７と同電位（例えば−９．３Ｖ）、Ｎウェル４８は例えば６．０Ｖに設定される。
【００７３】
この場合、フローティングゲート４５の電位は容量結合によっておよそ−８．２Ｖまで引き下げられ、ソース−フローティングゲート４５間におよそ１４．２Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート４５から電子が引き抜かれ、メモリセルＣｅ（メモリトランジスタ４１）の閾値が低下する。従って、メモリセルＣｅは、データ“０”からデータ“１”に書き換えられる。
【００７４】
一方、プログラムは、フローティングゲート４５に電子を注入して、メモリセルＣｅ（メモリトランジスタ４１）の閾値を高くする操作である。換言すれば、プログラムは、データ“１”からデータ“０”にメモリセルＣｅのデータを書き換える操作である。
【００７５】
図４（ｃ）に示すように、プログラムは、メモリトランジスタ４１のソースに第２ソース電圧としての接地電圧（０．０Ｖ）を印加し、コントロールゲート４７に第２制御電圧としての高電圧（例えば９．５Ｖ）を印加して行う。ここで、Ｐウェル４９は接地電圧（０．０Ｖ）、Ｎウェル４８は例えば６．０Ｖに設定される。
【００７６】
この場合、フローティングゲート４５の電位は容量結合によっておよそ１１．３Ｖまで引き上げられ、ソース−フローティングゲート４５間におよそ１１．３Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート４５に電子が注入され、メモリセルＣｅ（メモリトランジスタ４１）の閾値が高くなる。従って、メモリセルＣｅは、データ“１”からデータ“０”に書き換えられる。
【００７７】
尚、本実施形態では単層ポリシリコン構造のメモリセルＣｅに具体化したが、２層ポリシリコン構造（ゲート酸化膜中にフローティングゲートを電気的に分離して埋め込み、フローティングゲートとコントロールゲートとを積み上げた構造；スタック型ともいう）のメモリセルに具体化してもよい。
【００７８】
単層構造のメモリセルＣｅは２層構造（スタック型）のメモリセルに比べてセル面積は大きくなるが、ポリシリコン１層化にともなうプロセス工程の削減を図ることができる。従って、小容量メモリ用途を対象とし、ダイサイズに対するメモリセルの占める割合が小さい場合には好適な構造である。
【００７９】
次に、本実施形態のメモリセルＣｅの書き込み方法の原理を説明する。
図５に示すように、メモリセルアレイ１１は複数のメモリセルＣｅをアレイ状に配置して形成される。
【００８０】
各メモリセルＣｅのソースは、列単位のセル毎に分離され、それぞれソース線SL（図においてSL0〜SL3）に接続されている。各メモリセルＣｅのコントロールゲート４７は、行単位のセル毎にそれぞれ共通のコントロールワード線CWL （図においてCWL0，CWL1）に接続されている。尚、同図では、セレクトトランジスタ４２は省略している。
【００８１】
このようなメモリセルアレイ１１において、メモリセルＣｅへの書き込み（イレース／プログラム）は、選択された何れか１つのコントロールワード線CWL に接続される行単位のメモリセルＣｅに対して一括して行われる。
【００８２】
その原理を説明すると、書き込み時に、ソース線SL0〜SL3には、各メモリセルＣｅの書き込みデータ（“１”又は“０”）にそれぞれ対応する電圧が供給される。ここでは、ソース線SL1，SL3にデータ“１”に対応する高電圧（例えば６．０Ｖ）の第１ソース電圧が供給され、ソース線SL0，SL2にデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される場合を想定する。
【００８３】
この状態で、先ず、選択された何れか１つのコントロールワード線CWL （ここでは例えばCWL0）に負電圧（例えば−９．３Ｖ）の第１制御電圧が供給される。
すると、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセルＣｅは、トンネル電流が流れてフローティングゲート４５から電子が引き抜かれ、イレースされる（図４（ｂ）参照）。すなわち、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセルＣｅはイレースされない。
【００８４】
次に、ソース線SL0〜SL3に供給されている各電圧をそれぞれ維持したまま、コントロールワード線CWL0に高電圧（例えば９．３Ｖ）の第２制御電圧が供給される。
【００８５】
すると、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセルＣｅは、トンネル電流が流れてフローティングゲート４５に電子が注入され、プログラムされる（図４（ｃ）参照）。すなわち、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセルＣｅはプログラムされない。
【００８６】
従って、このような方法では、書き込みデータ（“１”又は“０”）に応じてあらかじめ各ソース線SL0〜SL3に供給される電圧に基づいて、同一のコントロールワード線CWL0に接続される全てのメモリセルＣｅに一括で書き込み（イレース／プログラム）が行われる。
【００８７】
以下、各回路の詳細を説明する。
図６は、メモリセルＣｅの回路図である。上述した図４と同様な構成部分については説明を省略する。
【００８８】
メモリセルＣｅ（メモリトランジスタ４１）のソースには、書き込み時／読み出し時にそれぞれ対応するソース電圧ARVSS がソース線SLを介してソース電圧供給回路３２（又は３３）から供給される。
【００８９】
フローティングゲート電位FGは、メモリセルＣｅに書き込まれているデータに応じて、データ“１”の時は３．０Ｖ付近、データ“０”の時は０．０Ｖ付近に設定される。Ｎウェル電位VNW は書き込み時に例えば６．０Ｖに設定される。Ｐウェル電位VPW はイレース時／プログラム時に応じて、イレース時にはコントロールゲート４７と同電位、プログラム時には接地電位に設定される。
【００９０】
図７は、ソース電圧供給回路３２の一構成例を示す回路図である。尚、ソース電圧供給回路３３も同様に構成されている。
ソース電圧供給回路３２は、ラッチ回路３２ａを含み、書き込みアドレスWD-ADDR をデコードしたＹデコーダ２２からのデコード信号YTi に基づいて外部から供給される書き込みデータW-MDATA を反転したデータWDBjを取り込み、ラッチ回路３２ａにラッチする。
【００９１】
ラッチ回路３２ａの出力信号は、トランジスタＴｐ１（ＰＭＯＳトランジスタ）とトランジスタＴｎ１（ＮＭＯＳトランジスタ）のゲートに入力される。トランジスタＴｐ１のソースは電源VSに接続され、トランジスタＴｎ１のソースは接地電源ARGND に接続される。
【００９２】
トランジスタＴｐ１，Ｔｎ１の間にはトランジスタＴｐ２（ＰＭＯＳトランジスタ）が直列に介在され、該トランジスタＴｐ２のゲートには基準電圧ARVREFが入力される。そして、トランジスタＴｐ２，Ｔｎ１の接続点からソース電圧ARVSS が出力されるようになっている。
【００９３】
電源VSは、書込信号（ライトスタート信号WRITE-START ）に応答して電圧制御される。本実施形態では、電源VSは、ラッチ回路３２ａによるデータWDBjの取り込み時に例えば３．０Ｖに設定され、書き込み時（データWDBjのラッチ後）には第３の電圧発生回路１８により生成される高電圧（例えば６．０Ｖ）の第１ソース電圧に設定される。トランジスタＴｐ２は、基準電圧ARVREFに基づいて、書き込み時にメモリセルＣｅに流れる電流量を制御する。
【００９４】
この構成では、ソース電圧供給回路３２は、ラッチ回路３２ａに取り込まれるデータWDBj（反転信号）に対応したソース電圧ARVSS を供給する。すなわち、取り込んだデータWDBjがデータ“０”の場合には高電圧の第１ソース電圧（図において電源VS）を供給し、逆に、データ“１”の場合には接地電圧の第２ソース電圧（図において接地電源ARGND ）を供給する。即ち、ソース電圧供給回路３２は、書込データであるデータWDBjに対応して電源VS又は接地電源ARGND をソース電圧ARVSS としてソース線SLに供給する。従って、トランジスタＴｐ１，Ｔｐ２は、書込信号（ライトスタート信号WRITE-START ）に応答して電圧制御される電源VSを入力し、書込データ（データWDBj）に対応して電源VSをソース線SLに供給する出力部３２ｂを構成する。
【００９５】
図８は、制御情報読出回路１４の一構成例を示す回路図であり、図９は、その動作波形図である。
制御情報読出回路１４は、制御情報記憶部としてのラッチ回路１４ａと、データ出力回路１４ｂ，１４ｃとを含む。
【００９６】
ラッチ回路１４ａの一方のノードａは、トランジスタＴｎ２（ＮＭＯＳトランジスタ）を介してビット線BL(0)に接続されるとともにデータ出力回路１４ｂと接続されている。また、ラッチ回路１４ａの他方のノードｂは、トランジスタＴｎ３（ＮＭＯＳトランジスタ）を介してビット線BL(1)に接続されるとともにデータ出力回路１４ｃと接続されている。
【００９７】
各トランジスタＴｎ２，Ｔｎ３は、それぞれ閾値の低いトランジスタで構成され、それらのゲートには第２領域１１ｂのメモリセルCe0a,Ce0b の読み出し時にバイアス信号NBIAS が供給される。（以下、同様な閾値が設定されるトランジスタについては、図面において同様に示す）。
【００９８】
ラッチ回路１４ａには電源VC-CAM及び接地電源ARGND が供給され、このラッチ回路１４ａは、読み出し時にラッチ信号LATCH に基づいてノードａ，ｂの電位、すなわち第２領域１１ｂのメモリセルCe0a,Ce0b から読み出される互いに相補な読み出しデータをラッチする。
【００９９】
その読み出し動作について詳述すると、制御情報読出回路１４は、図９に示すように、まずラッチ回路１４ａのラッチ状態をラッチ信号LATCH に従って解除する。次いで、第２領域１１ｂのメモリセルCe0a,Ce0b に接続されている選択ワード線SWL0a又は選択ワード線SWL0bf （図２参照）が選択される（アクティブになる）と同時に制御信号RDcam に基づいてデータ出力回路１４ｂ，１４ｃを非活性にする。
【０１００】
次に、トランジスタＴｎ２，Ｔｎ３の互いのドレインを短絡するショート信号SRT に基づいてノードａ，ｂをイコライズ（等電位にする）した後、それを解除することで、第２領域１１ｂのメモリセルCe0a,Ce0b の読み出しデータを増幅する。すなわち、ノードａ，ｂ間には、各ビット線BL0,BL1 に流れる第２領域１１ｂのメモリセルCe0a,Ce0b の読み出し電流によって次第に電位差が生じる。
【０１０１】
その後、ラッチ信号LATCH によってラッチ回路１４ａにラッチした第２領域１１ｂのメモリセルCe0a,Ce0b の読み出しデータを、制御信号RDcam に基づいてそれぞれ判定信号DB-CAM（極性信号REF-REV ），D-CAM としてデータ出力回路１４ｂ，１４ｃから出力する。
【０１０２】
図１０は、センスアンプ３６の一構成例を示す回路図である。
センスアンプ３６は、読み出し基準電流生成部３６ａと読み出し電流生成部３６ｂとを含む。
【０１０３】
読み出し基準電流生成部３６ａは、読出基準電流発生回路３５からの第１及び第２基準信号SAref0，SAref と、第２領域１１ｂのメモリセルから読み出されたメモリ制御情報に対応する選択信号TRIM-IREF[0:3]とに基づいて読み出し基準電流Irefj を生成する。読み出し電流生成部３６ｂは、Ｙ選択ゲート３４からの読み出し信号RDB に基づいて読み出し電流Irefを生成する。
【０１０４】
詳述すると、読み出し基準電流生成部３６ａは定電流部６１と第１〜第４定電流部６２〜６５とを含み、定電流部６１に入力される第１基準信号SAref0に基づいて第１基準電流Iref0 を発生させる。
【０１０５】
第１〜第４定電流部６２〜６５は、それらを構成するトランジスタのサイズが異なり、第１定電流部６２の駆動能力に対して、第２定電流部６３は２倍、第３定電流部６４は４倍、第４定電流部６５は８倍の駆動能力を有している。
【０１０６】
読み出し基準電流生成部３６ａは、選択信号TRIM-IREF によって第１〜第４定電流部６２〜６５のうち少なくとも何れか１つを駆動し、それに入力される第２基準信号SAref に基づいて、第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流を発生させる。従って、読み出し基準電流生成部３６ａは、メモリ制御情報に対応する選択信号TRIM-IREF に応じて、読み出し基準電流Irefj を「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。
【０１０７】
このように構成されたセンスアンプ３６は、ノードｃに流れ込む読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセルＣｅのデータが“１”であるか“０”であるかを判定する。即ち、ノードｃから流れ出すメモリセルＣｅの読み出し電流Irefに応じて推移するノードｃの電位（Ｈレベル又はＬレベル）を検出することでデータ判定し、その判定結果を示す読み出しデータRDATABを出力する。
【０１０８】
尚、同図に破線で示す回路３６ｃは、テストモード時に対応して設けられ、該テストモード時に読み出しデータRDATABを読み出し信号R-ANA-OUT として外部に出力する。
【０１０９】
図１１は、ワード線印加電圧選択回路３７の一構成例を示す回路図であり、図１２は、その動作波形図である。
イレース時において、トランジスタＴｎ６（ＮＭＯＳトランジスタ）のソース及びバックゲート（Ｐウェル）と、トランジスタＴｎ７，Ｔｎ８（ＮＭＯＳトランジスタ）のバックゲート（Ｐウェル）には、第１の電圧発生回路１６から負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１１０】
トランジスタＴｎ６，Ｔｎ７のゲートには制御信号NGNDB が供給される。制御信号NGNDB は、複数の制御信号RDmem，ENVPXGD，NEGPL に基づいて生成される。
ここで、制御信号RDmem は読み出し時にＨレベルとなる信号、制御信号ENVPXGD はプログラム時にＨレベルとなる信号、制御信号NEGPL はイレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなる信号である。
【０１１１】
従って、イレース時に、制御信号NGNDB はＬレベル（具体的には接地電圧）になり、第１制御電圧R-NEGPの供給に基づいてトランジスタＴｎ６，Ｔｎ７はオンされる。
【０１１２】
このとき、トランジスタＴｎ７のドレイン電位、すなわち制御信号NEGPGND は負電圧の第１制御電圧R-NEGPと略等電位になり、その制御信号NEGPGND によってトランジスタＴｎ８はオフされる。よって、イレース時に、ワード線印加電圧選択回路３７は、負電圧（−９．３Ｖ）の第１制御電圧R-NEGPを印加電圧VCWLとして出力する。
【０１１３】
この際、上記したように、トランジスタＴｎ６のゲートに入力される制御信号NGNDB は接地電圧となるため、該トランジスタＴｎ６のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１１４】
プログラム時には、Ｈレベルの制御信号ENVPXGD に基づいて制御信号NGNDB はＬレベル（接地電圧）となる。このとき、第１制御電圧R-NEGPは０Ｖとなり、トランジスタＴｎ６，Ｔｎ７はオフされる。
【０１１５】
また、制御信号NEGPGND はＨレベルとなるためトランジスタＴｎ８はオンされるが、このとき読み出し電圧VCWL-RD は読出基準電流発生回路３５によってフローティング状態になるように制御されており、印加電圧VCWLは、図１２に示すようにフローティング電位（例えば約２．５Ｖ）となる。
【０１１６】
読み出し時には、制御信号RDmem に基づいて制御信号NGNDB は同様に接地電圧となり、プログラム時と同様、トランジスタＴｎ６，Ｔｎ７はオフされ、トランジスタＴｎ８はオンされる。よって、読み出し時に、ワード線印加電圧選択回路３７は、読出基準電流発生回路３５から供給される読み出し電圧VCWL-RD を印加電圧VCWLとして出力する。
【０１１７】
尚、同図に破線で示す回路３７ａは、読み出し電流を測定するテストモード時に対応して設けられ、該テストモード時には試験信号T-ACに基づいて転送ゲートＴＧ１がオフされるとともに転送ゲートＴＧ２がオンされる。そして、外部から試験用の入力信号R-ANA-INが供給され、該入力信号R-ANA-INが印加電圧VCWLとして出力されるようになっている。
【０１１８】
図１３は、ワード線ドライバ３８の一構成例を示す回路図であり、図１４は、その動作波形図である。
ワード線ドライバ３８は、書き込み（イレース／プログラム）時に、書き込みアドレスWD-ADDR （図１参照）に基づいて発生されるプリデコード信号XD0〜XD2によって、何れか１つのコントロールワード線CWLiを選択する。また、読み出し時には、図示しない読み出しアドレスに基づいて生成されるデコード信号YD2(1),YD2(0) によって、選択ワード線SWLia又は選択ワード線SWLib（ｉ＝１，２，…）を選択する。
【０１１９】
ワード線ドライバ３８はラッチ回路３８ａを含み、該ラッチ回路３８ａには、制御信号NPS 及び第１制御電圧R-NEGPが供給される。ラッチ回路３８ａは、プリデコード信号XD0〜XD2によって生成される制御信号NENBに基づいて制御信号NEN をラッチする。具体的には、制御信号NPS の電圧レベルを持つ制御信号NEN を発生させる。
【０１２０】
上記したように、制御信号NEGPL は、イレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなり、該制御信号NEGPL に基づいて制御信号NPS はＬレベル（具体的には接地電圧）となる。従って、ラッチ回路３８ａは、制御信号NPS に基づいて接地電圧となる制御信号NEN を発生させる。因みに、このとき、制御信号NGNDの電圧レベルは第１制御電圧R-NEGPと等電位となっているため、ラッチ回路３８ａのラッチ状態は維持される。
【０１２１】
このようなラッチ回路３８ａにより生成される制御信号NEN は、第１トランジスタとしてのトランジスタＴｎ９（ＮＭＯＳトランジスタ）のゲートに入力される。そのトランジスタＴｎ９のソースには印加電圧VCWLが供給され、該トランジスタＴｎ９のバックゲート（Ｐウェル）には負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１２２】
従って、イレース時にトランジスタＴｎ９はオンされ、図１４に示すように、プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには印加電圧VCWL（具体的には第１制御電圧R-NEGP）が供給される。
【０１２３】
この際、上記したように、トランジスタＴｎ９のゲートに入力されるゲート電圧（制御信号NEN ）は接地電圧となるため、該トランジスタＴｎ９のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１２４】
このようなイレース時には、制御信号NEGPL-ERによりトランジスタＴｎ１０がオンされ、メモリセルＣｅのＰウェル電位VPWi（図６参照）は印加電圧VCWL（−９．３Ｖ）となる。
【０１２５】
プログラム時には、ワード線ドライバ３８に第２の電圧発生回路１７から高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。この第２制御電圧VPX は第２トランジスタとしてのトランジスタＴｐ３（ＰＭＯＳトランジスタ）のソースに供給される。
【０１２６】
そのトランジスタＴｐ３のゲートには制御信号XINBT が供給される。この制御信号XINBT は、プログラム時にプリデコード信号XD0〜XD2によってＬレベルとなる。
【０１２７】
従って、プログラム時にトランジスタＴｐ３はオンされ、図１４に示すように、プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。
【０１２８】
この際、トランジスタＴｎ９もオンするが、上記したように、プログラム時には印加電圧VCWLはフローティング電位（例えば約２．５Ｖ）に制御される（図１２参照）ため、コントロールワード線CWLiに異常電流が流れることはない。
【０１２９】
このようなプログラム時には、制御信号NGNDによりトランジスタＴｎ１１がオンされることによって、メモリセルＣｅのＰウェル電位VPWi（図６参照）は接地電圧となる。
【０１３０】
次に、上記のように構成されたフラッシュメモリ１０の書き込み動作を図１５に従って詳述する。
図１５（ａ）は、データ“０”が現在書き込まれているメモリセルＣｅに対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１３１】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、メモリセルＣｅはイレースされず、フローティングゲートの電荷量は変化しない。
【０１３２】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“０”が保持される。
【０１３３】
図１５（ｂ）は、データ“０”が現在書き込まれているメモリセルＣｅに対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１３４】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１４．２Ｖの電圧が印加され、ＦＮトンネル電流が流れる。従って、フローティングゲートの電子が引き抜かれてメモリセルＣｅはイレースされる。
【０１３５】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、メモリセルＣｅはプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、イレースのみ行われ、書き込み前のメモリセルのデータ“０”はデータ“１”に書き換えられる。
【０１３６】
図１５（ｃ）は、データ“１”が現在書き込まれているメモリセルＣｅに対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１３７】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。
【０１３８】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、ＦＮトンネル電流（ソース−チャネル間）が流れる。従って、フローティングゲートに電子が注入されてメモリセルＣｅはプログラムされる。よって、この場合には、プログラムのみ行われ、書き込み前のメモリセルのデータ“１”はデータ“０”に書き換えられる。
【０１３９】
図１５（ｄ）は、データ“１”が現在書き込まれているメモリセルＣｅに対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセルＣｅのソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１４０】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、微量のＦＮトンネル電流が流れる（実際には殆ど流れない）。従って、フローティングゲートの電荷量は実質的に変化しない。
【０１４１】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．６ＶとなりＦＮトンネル電流は流れない。従って、メモリセルＣｅはプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“１”が保持される。
【０１４２】
次に、上記のように構成されたフラッシュメモリ１０の作用を図１６に従って説明する。
図１６は、フラッシュメモリ１０の動作フローチャートである。
【０１４３】
先ず、Ｘデコーダ１２は、制御情報領域である第２領域１１ｂを選択する（ステップ１０１）。詳しくは、Ｘデコーダ１２のドライバ部１２ｂを構成するワード線ドライバ３９は、選択ワード線SWL0a 又は選択ワード線SWL0b と、コントロールワード線CWL0を活性化する。
【０１４４】
次に、制御情報読出回路１４は、ビット線対BLを選択して該ビット線対BLに接続されたメモリセルCeからメモリ制御情報を読み出す（ステップ１０２）。そして、制御情報読出回路１４は、読み出したメモリ制御情報をラッチするとともに、該メモリ制御情報を制御対象回路であるリードアンプ２４に供給する（ステップ１０３）。
【０１４５】
次に、フラッシュメモリ１０は、外部から供給される信号に応答して通常メモリアレイである第１領域１１ａのメモリセルＣｅからデータ（セル情報）を読出し（ステップ１０４）、又はメモリセルＣｅへデータ（セル情報）を書き込む（ステップ１０５）。
【０１４６】
リードアンプ２４を構成するセンスアンプ３６の読み出し基準電流生成部３６ａは、メモリ制御情報に対応する選択信号TRIM-IREF に応じて、読み出し基準電流Irefj を「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。そして、読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセルＣｅのデータが“１”であるか“０”であるかを判定する。
【０１４７】
従って、第２領域１１ｂのメモリ制御情報を書き換えることで、読み出し基準電流Irefj の電流値を変更する、即ち、フラッシュメモリ１０の動作をソフト的に変更する。
【０１４８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルアレイ１１は、外部番地が割り当てられたメモリセルにて構成された第１領域１１ａと、外部番地が割り当てられていないメモリセルにて構成される第２領域１１ｂとを備える。第２領域１１ｂには、フラッシュメモリ１０を設定するためのメモリ制御情報が記憶されている。そして、第１領域１１ａと第２領域１１ｂのメモリセルは、両メモリセルに対して共通なビット線ＢＬに接続されている。従って、メモリ制御情報を記憶する第２領域１１ｂがユーザのデータを記憶する第１領域１１ａに隣接して設けられ、各領域１１ａ，１１ｂのメモリセルＣｅへの書き込みのための回路（ライトドライバ１５）が共有化されている。その結果、ユーザのためのメモリ領域とメモリ制御情報を記憶するためのメモリ領域（制御情報領域）とが離れて形成される場合に比べて、フラッシュメモリ１０の回路面積の増大を抑えることができる。
【０１４９】
（２）メモリ制御情報を不揮発性を有し電気的に書き換え可能なメモリセルＣｅに記憶した。従って、フラッシュメモリ１０の素子等の経時変化により読み出し基準電流Irefj を含む電圧設定等が変化しても、メモリ制御情報を書き換えることで、動作を補償することができる。
【０１５０】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１７，図１８に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付して図面及びその説明を一部省略する。
【０１５１】
図１７は、本実施形態の不揮発性半導体記憶装置（フラッシュメモリ）の概略構成を示す一部ブロック図である。
フラッシュメモリ７０は、メモリセルアレイ１１を含む。メモリセルアレイ１１は、隣接して設けられた第１領域（ユーザ領域）１１ａと第２領域（制御情報領域）１１ｂとから構成されている。
【０１５２】
メモリセルアレイ１１には、複数のメモリセルＣｅがアレイ状に配置される。
第１領域１１ａは、複数の第１ワード線WLa と複数のビット線BLとにより複数のメモリセルＣｅがアレイ状に配置されている。第２領域１１ｂは、本実施形態では１本の第２ワード線WLb と複数のビット線BLとにより複数のメモリセルＣｅが列状に配置されている。
【０１５３】
第１ワード線WLa 及び第２ワード線WLb はＸデコーダ１２に接続され、ビット線BLはＹパスゲート７１及び制御情報読出回路１４に接続されている。そして、図２に示すソース線SL0a〜SL2bはライトドライバ１５に接続されている。
【０１５４】
Ｙパスゲート７１は、通常動作時において第１領域１１ａのメモリセルから読み出したセル情報をリードアンプ７２に出力し、リードアンプ７２は、Ｙパスゲート７１からのデータを増幅した読み出しデータR-MDATA を出力する。
【０１５５】
また、Ｙパスゲート７１は、初期設定時において第２領域１１ｂのメモリセルから読み出したメモリ制御情報をリードアンプ７２に出力し、リードアンプ７２は、そのメモリ制御情報を制御情報記憶部７３に出力する。リードアンプ７２からのメモリ制御情報をラッチする。
【０１５６】
制御情報記憶部７３は、ラッチしたメモリ制御情報を制御対象回路であるリードアンプ２４に供給し、リードアンプ２４は、メモリ制御情報（設定値）に基づいて回路を調整する。そして、通常動作モードにおいて、リードアンプ２４はその調整した回路にて第１領域１１ａからビット線BL及びＹパスゲート１３を介して読み出されたデータを増幅した読み出しデータR-MDATA を出力する。
【０１５７】
即ち、本実施形態のフラッシュメモリ７０は、第１領域１１ａのセル情報と第２領域１１ｂのメモリ制御情報とをＹパスゲート１３及びリードアンプ２４にて行うようにした。従って、第一実施形態に比べて制御情報読出回路１４を設けない分、フラッシュメモリ７０の回路面積が狭くなる。
【０１５８】
図１８は、フラッシュメモリ７０の動作フローチャートである。
先ず、Ｘデコーダ１２は、制御情報領域である第２領域１１ｂを選択する（ステップ２０１）。詳しくは、Ｘデコーダ１２のドライバ部１２ｂを構成するワード線ドライバ３９は、選択ワード線SWL0a 又は選択ワード線SWL0b と、コントロールワード線CWL0を活性化する。
【０１５９】
次に、Ｙパスゲート１３は、制御情報のビットを選択する（ビット線対BLを活性化する）（ステップ２０２）、リードアンプ２４は選択されたビットのメモリセルCeからメモリ制御情報を読み出す（ステップ２０３）。そして、制御情報記憶部７３は、読み出したメモリ制御情報をビット毎にラッチするとともに、該メモリ制御情報を制御対象回路であるリードアンプ２４に供給する（ステップ２０４）。
【０１６０】
次に、フラッシュメモリ７０は、外部から供給される信号に応答して通常メモリアレイである第１領域１１ａのメモリセルＣｅからデータ（セル情報）を読出し（ステップ２０５）、又はメモリセルＣｅへデータ（セル情報）を書き込む（ステップ２０６）。
【０１６１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態のフラッシュメモリ７０は、第１領域１１ａのセル情報と第２領域１１ｂのメモリ制御情報とをＹパスゲート１３及びリードアンプ２４にて行うようにした。従って、第一実施形態に比べて制御情報読出回路１４を設けない分、フラッシュメモリ７０の回路面積を小さくすることができる。
【０１６２】
尚、上記実施形態は、以下の態様に変更してもよい。
・上記各実施形態では、書き込み時において、コントロールワード線CWL に、先ず負電圧の第１制御電圧を印加した後、高電圧の第２制御電圧を印加するようにしたが、逆の順序であってもよい。すなわち、高電圧の第２制御電圧を印加してプログラムを実施した後、負電圧の第１制御電圧を印加してイレースを行うようにしてもよい。
【０１６３】
・上記各実施形態では、単層ポリシリコン構造のメモリセルＣｅに具体化したが、選択ワード線を備えない２層ポリシリコン構造（スタック型）のメモリセルに具体化してもよい。因みに、スタック型のメモリセルにおいては、コントロールゲートに接続される１本のワード線（選択ワード線）のみで、本実施形態のコントロールワード線CWL と選択ワード線SWL を共用する。
【０１６４】
・上記各実施形態では、単層ポリシリコン構造のメモリセルＣｅとして、セレクトトランジスタ１２を備えない２素子構造のセルとしてもよい。
・上記各実施形態では、同一のコントロールワード線CWL に接続される全てのメモリセルＣｅを書き込み対象として一括で書き込むようにしたが、選択的に書き込みするようにしてもよい。
【０１６５】
・上記各実施形態を、基準セルを備えたセルアレイを有する不揮発性半導体記憶装置に適用すること。
・上記各実施形態において、メモリ制御情報の読み出し及びそれに必要なステップ（第一実施形態ではステップ１０１，１０２、第二実施形態ではステップ２０１〜２０３）を適宜実行しても良い。例えば、テストモード信号ＴＳに基づいてメモリ制御情報を第２領域１１ｂに書き込んだ場合、その書き込みに対応して上記ステップを実行する。また、初期設定時と書き換え後の両方でステップを実行する。このようにすれば、フラッシュメモリ１０，７０の電源を再投入しなくても、変更したメモリ制御情報に応じた動作を行わせることができる。
【０１６６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 外部番地が割り当てられた第１のメモリセルと、
外部番地が割り当てられていない第２のメモリセルとを備え、
前記第２のメモリセルはメモリ制御情報のために設けられ、
前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線に接続されていることを特徴とする半導体記憶装置。（１）
（付記２）
外部番地が割り当てられた第１のメモリセルと、
外部番地が割り当てられていない第２のメモリセルとを備え、
前記第１及び第２のメモリセルは不揮発性を有し書き換え可能であり、
前記第２のメモリセルはメモリ制御情報のために設けられ、
前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線及びソース線に接続されていることを特徴とする半導体記憶装置。（２）
（付記３） 前記第１のメモリセルは複数の前記ビット線と複数の第１ワード線とによりアレイ状に配置され、
アドレス信号に基づいて前記複数の第１ワード線のうちの１つを活性化するデコーダを備え、
前記第２のメモリセルは第２ワード線を介して前記デコーダに接続されることを特徴とする付記１又は２記載の半導体記憶装置。（３）
（付記４） 前記第１のメモリセルと前記第２のメモリセルは、両メモリセルに対して共通なソース線を介して共通なソース電圧供給回路に接続されることを特徴とする付記１乃至３のうちの何れか一記載の半導体記憶装置。（４）
（付記５） 前記ソース電圧供給回路には、書き込みアドレスに基づいて生成されるデコード信号に応答して前記書き込みデータをラッチするラッチ回路が備えられていることを特徴とする付記４記載の半導体記憶装置。
（付記６）
前記ソース電圧供給回路は、書込信号に応答して電圧制御される信号を入力し、書込データに対応して前記電圧制御される信号をソース線に供給する出力部を備えることを特徴とする付記４又は５記載の半導体記憶装置。
（付記７） 前記ビット線に接続され、前記第１のメモリセルの情報を読み出す読出し回路と、
前記ビット線に接続され、前記第２のメモリセルの情報を読み出す読出し回路と
を備えたことを特徴とする付記１乃至６のうちの何れか一記載の半導体記憶装置。（５）
（付記８） 前記第２のメモリセルの情報を読み出す読出し回路には、該情報を保持する制御情報記憶部が接続されることを特徴とする付記５記載の半導体記憶装置。
（付記９） 前記共通なビット線は、前記第１のメモリセルと前記第２のメモリセルの情報を読み出す読出し回路に接続され、
該読出し回路には、前記第２のメモリセルから読出した情報を保持する制御情報記憶部が接続されることを特徴とする付記１乃至６のうちの何れか一記載の半導体記憶装置。
（付記１０） 前記第１のメモリセル及び前記第２のメモリセルは、それぞれ、第１のソース線に接続され且つ第１の選択ワード線に接続された第１メモリセルと、第２のソース線に接続され且つ第２の選択ワード線に接続された第２メモリセルとから構成され、
前記第１メモリセルと前記第２メモリセルは互いに独立した第１ビット線と第２ビット線とにそれぞれ接続され、
前記第１ビット線及び前記第２ビット線は前記読出し回路に接続されることを特徴とする付記７又は９記載の半導体記憶装置。
（付記１１） 前記第１メモリセル及び前記第２メモリセルは、互いに逆極性のデータを試験モード中に書き込むことを特徴とする付記１０記載の半導体記憶装置。
（付記１２） 前記メモリセルは単層ポリシリコン構造のセルであって、
ワード線が接続される容量と、ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成されることを特徴とする付記１乃至１１の何れか一記載の半導体記憶装置。
（付記１３） 前記メモリセルは、ワード線方向に隣り合う２つのメモリセル間で互いのセレクトトランジスタに接続されるビット線をそれぞれ共有し、前記２つのメモリセルのうち、一方のメモリセルには第１選択ワード線が接続され、他方のメモリセルには第２選択ワード線が接続されることを特徴とする付記１２記載の半導体記憶装置。
（付記１４） 外部番地が割り当てられた第１のメモリセルと、メモリ制御情報のために設けられ外部番地が割り当てられていない第２のメモリセルとが、両メモリセルに対して共通なビット線に接続された半導体記憶装置の制御方法であって、
行デコーダにより前記第２のメモリセルをアクセスするステップと、
前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含むことを特徴とする半導体記憶装置の制御方法。（６）
（付記１５） 不揮発性を有し書き換え可能な第１及び第２のメモリセルを備え、第２のメモリセルはメモリ制御情報のために設けられ、第１のメモリセルには外部番地が割り当てられ、第２のメモリセルには外部番地が割り当てられておらず、両メモリセルに対して共通なビット線及びソース線に接続された半導体記憶装置の制御方法であって、
行デコーダにより前記第２のメモリセルをアクセスするステップと、
前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含むことを特徴とする半導体記憶装置の制御方法。（７）
（付記１６） 前記第２のメモリセルをアクセスするステップは、前記第１のメモリセルをアクセスするステップに先立って実行されることを特徴とする付記１４又は１５記載の半導体記憶装置の制御方法。（８）
（付記１７） 前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路と異なる読出し回路にて実行されることを特徴とする付記１４乃至１６のうちの何れか一記載の半導体記憶装置の制御方法。（９）
（付記１８） 前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路にて実行されることを特徴とする付記１４乃至１６のうちの何れか一記載の半導体記憶装置の制御方法。（１０）
（付記１９） 前記読出し回路にて読み出された情報を制御情報記憶部にて保持するステップを含むことを特徴とする付記１７又は１８記載の半導体記憶装置の制御方法。
（付記２０） 前記第１のメモリセル及び前記第２のメモリセルに対して、両メモリセルに共通なソース電圧供給回路から前記共通なソース線を介してデータを書き込むことを特徴とする付記１４乃至１９のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２１） 前記ソース電圧供給回路は、前記書き込むデータを保持することを特徴とする付記２０記載の半導体記憶装置の制御方法。
（付記２２） 前記ソース電圧供給回路は、
書込信号に応答して電圧制御される信号を入力するステップと、
書込みデータに対応して前記電圧制御される信号をソース線に供給するステップと、
を実行することを特徴とする付記２０又は２１記載の半導体記憶装置の制御方法。
（付記２３） 前記第１のメモリセルと前記第２のメモリセルの情報は、前記共通なビット線を介して読出し回路に読み出され、該情報は制御情報記憶部にて保持されることを特徴とする付記１４乃至２２のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２４） 第１のメモリセル及び前記第２のメモリセルは、それぞれ、第１のソース線に接続され且つ第１の選択ワード線に接続された第１メモリセルと、第２のソース線に接続され且つ第２の選択ワード線に接続された第２メモリセルとから構成され、
読出し回路は、前記第１メモリセルが接続された第１ビット線と、前記第２メモリセルが接続され前記第１ビット線と独立した第２ビット線とにそれぞれ接続され、第１ビット線及び第２ビット線のデータを差動増幅読み出しすることを特徴とする付記１４乃至２３のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２５） 前記第１メモリセル及び前記第２メモリセルは、互いに逆極性のデータを試験モード中に書き込むことを特徴とする付記２４記載の半導体記憶装置の制御方法。
（付記２６） 前記第２のメモリセルを読み出すステップは、試験信号により実施されることを特徴とする付記１４乃至２５のうちの何れか一記載の半導体記憶装置の制御方法。
（付記２７） 前記メモリセルは単層ポリシリコン構造のセルであって、ワード線が接続される容量と、ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成され、
前記複数のメモリセルのイレース及びプログラムをトンネル電流を用いて行うことを特徴とする付記１４乃至２６のうちの何れか一記載の半導体記憶装置の制御方法。
【０１６７】
【発明の効果】
以上詳述したように、本発明によれば、回路面積の増大を抑えた半導体記憶装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【図１】不揮発性メモリの概略構成を示すブロック図である。
【図２】不揮発性メモリの詳細な構成を示すブロック図である。
【図３】メモリセルアレイを示す回路図である。
【図４】（ａ）〜（ｃ）は不揮発性メモリセルの構成説明図である。
【図５】メモリセルの書き込み方法を示す原理説明図である。
【図６】メモリセルの回路図である。
【図７】ソース電圧供給回路を示す回路図である。
【図８】制御情報読出回路を示す回路図である。
【図９】制御情報読出回路の動作波形図である。
【図１０】センスアンプを示す回路図である。
【図１１】ワード線印加電圧選択回路を示す回路図である。
【図１２】ワード線印加電圧選択回路の動作波形図である。
【図１３】ワード線ドライバを示す回路図である。
【図１４】ワード線ドライバの動作波形図である。
【図１５】（ａ）〜（ｄ）は書き込み動作を示す波形図である。
【図１６】第一実施形態の動作フローチャートである。
【図１７】第二実施形態の不揮発性メモリの概略構成図である。
【図１８】第二実施形態の動作フローチャートである。
【符号の説明】
ＢＬ，ＢＬ０，ＢＬ１ ビット線
ＳＬ ソース線
ＷＬａ 第１ワード線
ＷＬｂ 第２ワード線
Ｃｅ メモリセル
３２，３３ ソース電圧供給回路
Claims (10)
- 外部番地が割り当てられた第１のメモリセルと、
外部番地が割り当てられていない第２のメモリセルとを備え、
前記第２のメモリセルはメモリ制御情報のために設けられ、
前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線に接続されていることを特徴とする半導体記憶装置。 - 外部番地が割り当てられた第１のメモリセルと、
外部番地が割り当てられていない第２のメモリセルとを備え、
前記第１及び第２のメモリセルは不揮発性を有し書き換え可能であり、
前記第２のメモリセルはメモリ制御情報のために設けられ、
前記第１及び第２のメモリセルは、両メモリセルに対して共通なビット線及びソース線に接続されていることを特徴とする半導体記憶装置。 - 前記第１のメモリセルは複数の前記ビット線と複数の第１ワード線とによりアレイ状に配置され、
アドレス信号に基づいて前記複数の第１ワード線のうちの１つを活性化するデコーダを備え、
前記第２のメモリセルは第２ワード線を介して前記デコーダに接続されることを特徴とする請求項１又は２記載の半導体記憶装置。 - 前記第１のメモリセルと前記第２のメモリセルは、両メモリセルに対して共通なソース線を介して共通なソース電圧供給回路に接続されることを特徴とする請求項１乃至３のうちの何れか一記載の半導体記憶装置。
- 前記ビット線に接続され、前記第１のメモリセルの情報を読み出す読出し回路と、
前記ビット線に接続され、前記第２のメモリセルの情報を読み出す読出し回路と
を備えたことを特徴とする請求項１乃至４のうちの何れか一記載の半導体記憶装置。 - 外部番地が割り当てられた第１のメモリセルと、メモリ制御情報のために設けられ外部番地が割り当てられていない第２のメモリセルとが、両メモリセルに対して共通なビット線に接続された半導体記憶装置の制御方法であって、
行デコーダにより前記第２のメモリセルをアクセスするステップと、
前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含むことを特徴とする半導体記憶装置の制御方法。 - 不揮発性を有し書き換え可能な第１及び第２のメモリセルを備え、第２のメモリセルはメモリ制御情報のために設けられ、第１のメモリセルには外部番地が割り当てられ、第２のメモリセルには外部番地が割り当てられておらず、両メモリセルに対して共通なビット線及びソース線に接続された半導体記憶装置の制御方法であって、
行デコーダにより前記第２のメモリセルをアクセスするステップと、
前記行デコーダにより前記第１のメモリセルをアクセスするステップと
を含むことを特徴とする半導体記憶装置の制御方法。 - 前記第２のメモリセルをアクセスするステップは、前記第１のメモリセルをアクセスするステップに先立って実行されることを特徴とする請求項６又は７記載の半導体記憶装置の制御方法。
- 前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路と異なる読出し回路にて実行されることを特徴とする請求項６乃至８のうちの何れか一記載の半導体記憶装置の制御方法。
- 前記第２のメモリセルの情報を読み出すステップは、前記第１のメモリセルの情報を読み出すステップを実行する読出し回路にて実行されることを特徴とする請求項６乃至８のうちの何れか一記載の半導体記憶装置の制御方法。
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