JPH10106277A - 不揮発性半導体メモリおよびそのデータ書込方法 - Google Patents
不揮発性半導体メモリおよびそのデータ書込方法Info
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- JPH10106277A JPH10106277A JP25866996A JP25866996A JPH10106277A JP H10106277 A JPH10106277 A JP H10106277A JP 25866996 A JP25866996 A JP 25866996A JP 25866996 A JP25866996 A JP 25866996A JP H10106277 A JPH10106277 A JP H10106277A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 従来の不揮発性半導体メモリの一つの書込方
法は、同一ワード線に接続された全てのメモリセルに多
値情報を書き込む時間が長く、もう一つの書込方法は、
セルＶｔ分布幅が広いという問題を有していた。 【解決手段】 本発明の不揮発性半導体メモリは、浮游
ゲート・ソース間電圧を制御して３種類以上の閾値が設
定されるメモリセルトランジスタを有する不揮発性半導
体メモリであって、浮游ゲートの電圧を一定にし、ソー
スに印加される電圧を変化させる。
法は、同一ワード線に接続された全てのメモリセルに多
値情報を書き込む時間が長く、もう一つの書込方法は、
セルＶｔ分布幅が広いという問題を有していた。 【解決手段】 本発明の不揮発性半導体メモリは、浮游
ゲート・ソース間電圧を制御して３種類以上の閾値が設
定されるメモリセルトランジスタを有する不揮発性半導
体メモリであって、浮游ゲートの電圧を一定にし、ソー
スに印加される電圧を変化させる。
Description
【発明の属する技術分野】本発明は不揮発性半導体メモ
リおよびそのデータ書込方法に関し、特に多値情報入力
可能な不揮発性半導体メモリおよびそのデータ書込時の
電圧制御方法に関する。
リおよびそのデータ書込方法に関し、特に多値情報入力
可能な不揮発性半導体メモリおよびそのデータ書込時の
電圧制御方法に関する。
【０００１】
【従来の技術】不揮発性半導体メモリを構成するメモリ
セルは、制御ゲートと呼ばれるゲート電極とシリコン基
板の間に浮游ゲートと呼ばれる電気的に周囲から完全に
絶縁された電極を備えている。
セルは、制御ゲートと呼ばれるゲート電極とシリコン基
板の間に浮游ゲートと呼ばれる電気的に周囲から完全に
絶縁された電極を備えている。
【０００２】そのメモリセルトランジスタへのデータの
書込方法は以下の２通りがある。一つ目は、制御ゲート
を低電位、ドレインを高電位にして浮游ゲートからトン
ネル電流により電子を引き抜いてメモリセルの閾値電圧
（以降セルＶｔと呼ぶ）を低い状態にする書込方法（以
降ＦＮ書込方法と呼ぶ）である。二つ目は制御ゲートを
高電位、ドレインを中間電位にしてドレイン、ソース間
に電流を流したときに発生するチャネル・ホット・エレ
クトロンを浮游ゲートに取り込むことでセルＶｔを高い
状態にする書込方法（以降ＣＨＥ書き込み方法と呼ぶ）
である。
書込方法は以下の２通りがある。一つ目は、制御ゲート
を低電位、ドレインを高電位にして浮游ゲートからトン
ネル電流により電子を引き抜いてメモリセルの閾値電圧
（以降セルＶｔと呼ぶ）を低い状態にする書込方法（以
降ＦＮ書込方法と呼ぶ）である。二つ目は制御ゲートを
高電位、ドレインを中間電位にしてドレイン、ソース間
に電流を流したときに発生するチャネル・ホット・エレ
クトロンを浮游ゲートに取り込むことでセルＶｔを高い
状態にする書込方法（以降ＣＨＥ書き込み方法と呼ぶ）
である。
【０００３】ＣＨＥ書込方法は、ＦＮ書込方法に比べて
書込時間が短く済むという特徴を有している。したがっ
て、最近ＣＨＥ書込方法が注目されている。
書込時間が短く済むという特徴を有している。したがっ
て、最近ＣＨＥ書込方法が注目されている。
【０００４】また、近年メモリＩＣの記憶容量の大容量
化への要求が益々強くなってきている。そこで、メモリ
セルに記憶させる情報の３値以上の多値化がとみに検討
されている。
化への要求が益々強くなってきている。そこで、メモリ
セルに記憶させる情報の３値以上の多値化がとみに検討
されている。
【０００５】このような３値以上の多値情報をＣＨＥ書
き込み方法によりメモリセルに書き込む手段が、特開平
７ー２９３８２号公報にて提案されている。図１１は従
来例の書込方法について説明する図面である。図１１
（ａ）は、制御ゲート電圧を変化させる方法を適用する
回路図であり、図１１（ｂ）は、ドレイン電圧を変化さ
せる方法を適用する回路図である。
き込み方法によりメモリセルに書き込む手段が、特開平
７ー２９３８２号公報にて提案されている。図１１は従
来例の書込方法について説明する図面である。図１１
（ａ）は、制御ゲート電圧を変化させる方法を適用する
回路図であり、図１１（ｂ）は、ドレイン電圧を変化さ
せる方法を適用する回路図である。
【０００６】
【発明が解決しようとする課題】本願発明者は、図１１
の回路を検討してみた結果、図１１の回路は、以下の通
りの問題を有することを見いだした。
の回路を検討してみた結果、図１１の回路は、以下の通
りの問題を有することを見いだした。
【０００７】図１２は、メモリセルのソースをＧＮＤ電
位にしたときの浮游ゲートＦＧに流れ込む浮游ゲート電
流Ｉgの浮游ゲート電圧Ｖfgとドレイン電圧Ｖsd依存性
を模式的に示したものである。この図から明らかなよう
に、浮游ゲート電圧Ｖfgが低いと浮游ゲート電流Ｉgの
ドレイン電圧Ｖds依存性は小さく、浮游ゲートＶfgが高
いと浮游ゲート電流Ｉgのドレイン電圧Ｖds依存性は高
い。また、浮游ゲート電流Ｉgはドレイン電圧Ｖdsと浮
游ゲート電圧Ｖfgがほぼ等しいとき最大になることが知
られている。なお、浮游ゲートＦＧの全容量値をＣT、
制御ゲートの容量値をＣCとすると浮游ゲート電圧Ｖfg
は、（ＣC／ＣT）×Ｖcgとなる。通常メモリセルのＣC
／ＣT値は０.５〜０.７である。
位にしたときの浮游ゲートＦＧに流れ込む浮游ゲート電
流Ｉgの浮游ゲート電圧Ｖfgとドレイン電圧Ｖsd依存性
を模式的に示したものである。この図から明らかなよう
に、浮游ゲート電圧Ｖfgが低いと浮游ゲート電流Ｉgの
ドレイン電圧Ｖds依存性は小さく、浮游ゲートＶfgが高
いと浮游ゲート電流Ｉgのドレイン電圧Ｖds依存性は高
い。また、浮游ゲート電流Ｉgはドレイン電圧Ｖdsと浮
游ゲート電圧Ｖfgがほぼ等しいとき最大になることが知
られている。なお、浮游ゲートＦＧの全容量値をＣT、
制御ゲートの容量値をＣCとすると浮游ゲート電圧Ｖfg
は、（ＣC／ＣT）×Ｖcgとなる。通常メモリセルのＣC
／ＣT値は０.５〜０.７である。
【０００８】図１３（ａ）は、図１１（ａ）のメモリセ
ルＭＣのセルＶｔの制御ゲート電圧Ｖcg依存性を示す図
面である。横軸は時間を示し、縦軸はメモリセルＭＣの
セルＶｔを示す。この図から明らかなように、ドレイン
電圧Ｖdを一定値（例えば７Ｖ）に保ち制御ゲート電圧
Ｖcgを変化させた場合（例えば１０、１１、１２Ｖ）、
セルＶｔは書込初期は低レベルにあるが時間経過と共に
高くなり、最終的に制御ゲート電圧Ｖcgに依存した値で
落ちつく。この制御電圧Ｖcgのレベルを書き込みべき多
値情報と対応させることでメモリセルに多値情報に対応
した複数のセルＶｔを書き込むことが可能となる。
ルＭＣのセルＶｔの制御ゲート電圧Ｖcg依存性を示す図
面である。横軸は時間を示し、縦軸はメモリセルＭＣの
セルＶｔを示す。この図から明らかなように、ドレイン
電圧Ｖdを一定値（例えば７Ｖ）に保ち制御ゲート電圧
Ｖcgを変化させた場合（例えば１０、１１、１２Ｖ）、
セルＶｔは書込初期は低レベルにあるが時間経過と共に
高くなり、最終的に制御ゲート電圧Ｖcgに依存した値で
落ちつく。この制御電圧Ｖcgのレベルを書き込みべき多
値情報と対応させることでメモリセルに多値情報に対応
した複数のセルＶｔを書き込むことが可能となる。
【０００９】図１３（ｂ）は、図１１（ｂ）のメモリセ
ルトランジスタＭＣのセルＶｔのドレイン電圧Ｖd依存
性を示す図面である。この図から明らかなように、制御
ゲート電圧Ｖdを一定値（例えば１２Ｖ）に保ち、ドレ
イン電圧Ｖdを変化させた場合（例えば、７、６、５
Ｖ）、セルＶｔは書込初期は低レベルにあるが、時間経
過ともに高くなる。このときのセルＶｔの書込特性は、
ドレイン電圧Ｖdが低いほど遅くなる（図中右方向にシ
フト）が最終値は同一となる。これは、図１２から説明
でき、ドレイン電圧Ｖdsが低いほど浮游ゲート電圧Ｖfg
が同じであっても浮游ゲート電流Ｉgが小さくなり、そ
の結果、セルＶｔの変化が遅くなるからである。また、
セルＶｔの最終値は、制御ゲート電圧Ｖcgで決定される
ためにどのドレイン電圧Ｖdでも同一となる。従って、
書込時間を一定（ｔ１）としてドレイン電圧Ｖdを変化
させることで異なるセルＶｔを多値情報としてメモリセ
ルＭＣに書き込むことができる。
ルトランジスタＭＣのセルＶｔのドレイン電圧Ｖd依存
性を示す図面である。この図から明らかなように、制御
ゲート電圧Ｖdを一定値（例えば１２Ｖ）に保ち、ドレ
イン電圧Ｖdを変化させた場合（例えば、７、６、５
Ｖ）、セルＶｔは書込初期は低レベルにあるが、時間経
過ともに高くなる。このときのセルＶｔの書込特性は、
ドレイン電圧Ｖdが低いほど遅くなる（図中右方向にシ
フト）が最終値は同一となる。これは、図１２から説明
でき、ドレイン電圧Ｖdsが低いほど浮游ゲート電圧Ｖfg
が同じであっても浮游ゲート電流Ｉgが小さくなり、そ
の結果、セルＶｔの変化が遅くなるからである。また、
セルＶｔの最終値は、制御ゲート電圧Ｖcgで決定される
ためにどのドレイン電圧Ｖdでも同一となる。従って、
書込時間を一定（ｔ１）としてドレイン電圧Ｖdを変化
させることで異なるセルＶｔを多値情報としてメモリセ
ルＭＣに書き込むことができる。
【００１０】しかしながら、図１３（ａ）の書込方法を
適用する不揮発性半導体メモリは、多値情報に対応する
セルＶｔの書込制御を制御ゲート電圧Ｖcgを変えて行
う。そのため、一回の書込で同一ワード線に接続された
メモリセルに書込（記憶）できる情報は多値データの中
の１レベルのみである。従って、所定の第１のメモリセ
ルと第２のメモリセルに書き込まれるべき情報が同一で
あるならば、１回でどちらのメモリセルにその情報を書
き込むことができるが、第１のメモリセルと第２のメモ
リセルに書き込まれる情報が異なるときには、書込動作
を２回に分けてそれらのメモリセルに書き込まなければ
ならない。そのため、プログラム時間が長くなる（４値
情報の場合は２値情報の３倍の時間が）という問題があ
る。
適用する不揮発性半導体メモリは、多値情報に対応する
セルＶｔの書込制御を制御ゲート電圧Ｖcgを変えて行
う。そのため、一回の書込で同一ワード線に接続された
メモリセルに書込（記憶）できる情報は多値データの中
の１レベルのみである。従って、所定の第１のメモリセ
ルと第２のメモリセルに書き込まれるべき情報が同一で
あるならば、１回でどちらのメモリセルにその情報を書
き込むことができるが、第１のメモリセルと第２のメモ
リセルに書き込まれる情報が異なるときには、書込動作
を２回に分けてそれらのメモリセルに書き込まなければ
ならない。そのため、プログラム時間が長くなる（４値
情報の場合は２値情報の３倍の時間が）という問題があ
る。
【００１１】一方、図１３（ｂ）の書込方法を適用する
不揮発性半導体メモリは、多値情報に対応するセルＶｔ
の書込制御をドレイン電圧Ｖdを変えて行うため、一回
の書込動作で第１のメモリセル及び第２のメモリセルに
夫々に書き込まれるべき多値情報を書き込むことが可能
である。このため、この書込方法は図１３（ａ）の方法
に比べて高速に書き込むことができるので優れていると
いえる。
不揮発性半導体メモリは、多値情報に対応するセルＶｔ
の書込制御をドレイン電圧Ｖdを変えて行うため、一回
の書込動作で第１のメモリセル及び第２のメモリセルに
夫々に書き込まれるべき多値情報を書き込むことが可能
である。このため、この書込方法は図１３（ａ）の方法
に比べて高速に書き込むことができるので優れていると
いえる。
【００１２】しかしながら、図１３（ｂ）の書込方法
は、メモリセルに記憶する多値状態としてセルＶｔの飽
和状態ではなく過渡期の状態を取るようになるため、メ
モリセルの書込特性のバラツキを考慮する必要がある。
するとセルＶｔ分布幅が広くなり、読み出し動作マージ
ンが小さくなるという問題を有している。
は、メモリセルに記憶する多値状態としてセルＶｔの飽
和状態ではなく過渡期の状態を取るようになるため、メ
モリセルの書込特性のバラツキを考慮する必要がある。
するとセルＶｔ分布幅が広くなり、読み出し動作マージ
ンが小さくなるという問題を有している。
【００１３】本発明の目的は、メモリセルへの多値情報
の書込において、セルＶｔ分布幅を狭くし、高速書込を
可能とする不揮発性半導体メモリを提供することにあ
る。
の書込において、セルＶｔ分布幅を狭くし、高速書込を
可能とする不揮発性半導体メモリを提供することにあ
る。
【００１４】また、本発明の別の目的は、セルＶｔ分布
幅が狭く、また高速書込が可能な不揮発性メモリの書込
方法を提供することにある。
幅が狭く、また高速書込が可能な不揮発性メモリの書込
方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、浮游ゲート・ソース間電圧を制御して３種類
以上の閾値が設定されるメモリセルトランジスタを有す
る不揮発性半導体メモリであって、浮游ゲートの電圧を
一定にし、ソースに印加される電圧を変化させることを
特徴とする。
メモリは、浮游ゲート・ソース間電圧を制御して３種類
以上の閾値が設定されるメモリセルトランジスタを有す
る不揮発性半導体メモリであって、浮游ゲートの電圧を
一定にし、ソースに印加される電圧を変化させることを
特徴とする。
【００１６】本発明の不揮発性半導体メモリの書込方法
は、浮游ゲート・ソース間電圧を制御して３種類以上の
閾値が設定されるメモリセルトランジスタの制御ゲート
に一定電圧を供給しつつ、ソースに書込記憶情報に対応
する電圧を供給することを特徴とする。
は、浮游ゲート・ソース間電圧を制御して３種類以上の
閾値が設定されるメモリセルトランジスタの制御ゲート
に一定電圧を供給しつつ、ソースに書込記憶情報に対応
する電圧を供給することを特徴とする。
【００１７】本願発明の不揮発性半導体メモリ及びその
データ書込方法によれば、メモリセルへの多値情報書込
に際して制御ゲート電圧を一定にしてソース電圧又はド
レイン電圧を書き込むべき多値情報に対応して変化させ
ることで実効的な制御ゲート・ソース間電圧を制御でき
る。この結果、同一ワード線に接続されたメモリセル全
てに一回の書込時間で多値情報を書き込むことができ
る。また、実効的な制御ゲート・ソース間電圧を変化さ
せることができるので、セルＶｔの飽和状態をメモリセ
ルに記憶する多値状態として適用することができる。従
って、メモリセルの書込特性バラツキが仮にあったとし
ても、セルＶｔをほぼ所望の分布幅に設定することがで
きる。
データ書込方法によれば、メモリセルへの多値情報書込
に際して制御ゲート電圧を一定にしてソース電圧又はド
レイン電圧を書き込むべき多値情報に対応して変化させ
ることで実効的な制御ゲート・ソース間電圧を制御でき
る。この結果、同一ワード線に接続されたメモリセル全
てに一回の書込時間で多値情報を書き込むことができ
る。また、実効的な制御ゲート・ソース間電圧を変化さ
せることができるので、セルＶｔの飽和状態をメモリセ
ルに記憶する多値状態として適用することができる。従
って、メモリセルの書込特性バラツキが仮にあったとし
ても、セルＶｔをほぼ所望の分布幅に設定することがで
きる。
【００１８】
【発明の実施の形態】本発明の前記並び他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【００１９】図１は、本発明の不揮発性半導体メモリの
一実施の形態を示す図面である。図２は、図１の不揮発
性半導体メモリの多値情報の書込特性の一例を示す図面
である。これらの図を基に本実施の形態の不揮発性半導
体メモリの動作について説明する。なお、セルＶｔは消
去状態（論理”０”）を最小とし、書込データに応じて
論理”１”、”２”、”３”の順に高くなるものとす
る。また、ここではメモリセルの取りうる論理状態は４
値として説明する。
一実施の形態を示す図面である。図２は、図１の不揮発
性半導体メモリの多値情報の書込特性の一例を示す図面
である。これらの図を基に本実施の形態の不揮発性半導
体メモリの動作について説明する。なお、セルＶｔは消
去状態（論理”０”）を最小とし、書込データに応じて
論理”１”、”２”、”３”の順に高くなるものとす
る。また、ここではメモリセルの取りうる論理状態は４
値として説明する。
【００２０】図１（ａ）は、メモリセルＭＣの構成を示
す図面である。メモリセルＭＣは浮游ゲートＦＧを有
し、制御ゲートＣＧには制御ゲート電圧Ｖcg、ドレイン
Ｄにはドレイン電圧Ｖdが印加される。さらに、ソース
Ｓには書込べき４値情報に対応したソース電圧Ｖsが印
加される。ここで本実施の形態の特徴は、制御ゲート電
圧Ｖcgおよびドレイン電圧Ｖdを一定値に固定し、ソー
ス電圧Ｖsを制御することにある。すなわち、制御ゲー
ト電圧Ｖcgおよびドレイン電圧Ｖdを一定値にし、ソー
ス電圧Ｖsを大きくすると、メモリセルＭＣへのデータ
書込動作に寄与する実効的な制御ゲート・ソース間電圧
Ｖcsおよびドレイン・ソース間電圧Ｖdsは小さくなる。
図１２に示すゲート電流特性を用いてこのときのメモリ
セルへのデータ書込特性を見積もると図２に示す特性が
得られることが分かる。図２は、ソース電圧変化による
メモリセルの書込特性例を示す図面である。横軸は時間
軸であり、縦軸は、ソース電圧Ｖs変化に伴うセルＶｔ
を示す。この図面から明らかなように、ソース電圧Ｖs
が７Ｖのとき、セルＶｔが一番小さく、ソース電圧Ｖs
が２Ｖ、１Ｖ、０Ｖとなるにしたがって、セルＶｔが上
昇する。また、ソース電圧Ｖsが０Ｖ、２Ｖ、３Ｖ、７
Ｖと上昇するに従って、書込時間が遅くなる。この特性
は、ソース電圧Ｖsが大きくなると制御ゲート・ソース
間電圧Ｖcsが小さくなるためにセルＶｔの飽和電圧が低
くなるからである。また、ドレイン・ソース電圧Ｖdsが
小さくなるため、ゲート電流Ｉgが小さくなり、メモリ
セルへのデータ書込開始時間が遅くなるからである。
す図面である。メモリセルＭＣは浮游ゲートＦＧを有
し、制御ゲートＣＧには制御ゲート電圧Ｖcg、ドレイン
Ｄにはドレイン電圧Ｖdが印加される。さらに、ソース
Ｓには書込べき４値情報に対応したソース電圧Ｖsが印
加される。ここで本実施の形態の特徴は、制御ゲート電
圧Ｖcgおよびドレイン電圧Ｖdを一定値に固定し、ソー
ス電圧Ｖsを制御することにある。すなわち、制御ゲー
ト電圧Ｖcgおよびドレイン電圧Ｖdを一定値にし、ソー
ス電圧Ｖsを大きくすると、メモリセルＭＣへのデータ
書込動作に寄与する実効的な制御ゲート・ソース間電圧
Ｖcsおよびドレイン・ソース間電圧Ｖdsは小さくなる。
図１２に示すゲート電流特性を用いてこのときのメモリ
セルへのデータ書込特性を見積もると図２に示す特性が
得られることが分かる。図２は、ソース電圧変化による
メモリセルの書込特性例を示す図面である。横軸は時間
軸であり、縦軸は、ソース電圧Ｖs変化に伴うセルＶｔ
を示す。この図面から明らかなように、ソース電圧Ｖs
が７Ｖのとき、セルＶｔが一番小さく、ソース電圧Ｖs
が２Ｖ、１Ｖ、０Ｖとなるにしたがって、セルＶｔが上
昇する。また、ソース電圧Ｖsが０Ｖ、２Ｖ、３Ｖ、７
Ｖと上昇するに従って、書込時間が遅くなる。この特性
は、ソース電圧Ｖsが大きくなると制御ゲート・ソース
間電圧Ｖcsが小さくなるためにセルＶｔの飽和電圧が低
くなるからである。また、ドレイン・ソース電圧Ｖdsが
小さくなるため、ゲート電流Ｉgが小さくなり、メモリ
セルへのデータ書込開始時間が遅くなるからである。
【００２１】以上の特性を利用して多値情報を一つのメ
モリセルＭＣに書き込むことができる。たとえば、図１
（ｂ）に示すようにメモリセルＭＣに論理”３”を書き
込むときにはソース電圧Ｖsを０Ｖ、論理”２”ではソ
ース電圧Ｖsを１Ｖ、論理”１”では、ソース電圧Ｖsを
２Ｖとする。また、論理”０”では消去状態を保持する
ためにソース電圧Ｖsを７Ｖとする。
モリセルＭＣに書き込むことができる。たとえば、図１
（ｂ）に示すようにメモリセルＭＣに論理”３”を書き
込むときにはソース電圧Ｖsを０Ｖ、論理”２”ではソ
ース電圧Ｖsを１Ｖ、論理”１”では、ソース電圧Ｖsを
２Ｖとする。また、論理”０”では消去状態を保持する
ためにソース電圧Ｖsを７Ｖとする。
【００２２】図３は、本実施の形態の不揮発性半導体メ
モリを有するメモリセルアレイのブロック図を示す図面
である。ロウデコーダ２は、ビット線選択線ＢＧ1〜n、
ソース線選択線ＳＧ1〜n、およびワード線ＷＬ1〜nkが
接続され、それぞれの線はメモリアレイ１に接続される
（ｎ、ｍは自然数である）。メモリアレイ１は、複数の
メモリブロックＭＢ11,12〜n2mに分割される。すなわ
ち、メモリアレイ１は、ｎ行２ｍ列のメモリブロックか
らなる。１行目のメモリブロックＭＢ11,12,・・・・12m
は、共通にビット線選択線ＢＧ1、ワード線ＷＬ1〜K、
ソース線選択線ＳＧ1が接続されている。２行目、３行
目以下のメモリブロックもそれぞれ対応してビット線選
択線、ワード線、ソース選択線が接続されている。１列
目のメモリブロックＭＢ11,21・・・・n1には、ソース線Ｓ
Ｌ1およびビット線線ＢＬ1が共通に接続されている。２
行目以下のメモリブロックも同様にソース線およびビッ
ト線が共通に設けられている。ソース線ＳＬ1、ビット
線ＢＬ1は、それぞれトランジスタＳＴ11、ＢＴ11が設
けられている。２列目以下のソース線ＳＬ2〜2mおよび
ビット線ＢＬ2〜2mには、同様にそれぞれトランジスタ
ＳＴ12〜2m、ＢＴ12〜2mが設けられている。夫々のトラ
ンジスタＳＴ11、21、ＢＴ11、21のゲートは、カラムデ
コーダ３から出力されるカラム選択線ＣＬ1にそれぞれ
接続される。他のトランジスタＳＴ12〜2mおよびＢＴ12
〜2mも同様に図示されるとおり接続される。ソース線Ｓ
Ｌ1、ＳＬ2・・・・ＳＬmは共通にソース電圧印加手段Ｓ１
に接続される。また、ソース線ＳＬm+1、m+2・・・・2mは共
通にソース印加手段Ｓ２に接続される。一方、ビット線
ＢＬ1、ＢＬ2・・・・ＢＬmは共通にドレイン電圧印加手段
Ｄ１およびセンスアンプＳＡ１に接続される。また、ビ
ット線ＢＬm+1、m+2・・・・2mは共通にドレイン電圧印加手
段Ｄ２およびセンスアンプＳＡ２に接続される。センス
アンプＳＡ１、２は夫々ラッチしたデータを増幅しデー
タ線ＤＬ１、ＤＬ２に転送する。また、ソース電圧印加
手段Ｓ１，２およびドレイン電圧印加手段Ｄ１、２は書
き込みデータ情報がそれぞれデータ線ＤＬ１、ＤＬ２か
ら入力される。また、ロウデコーダ２、カラムデコーダ
３にはそれぞれアドレス情報ＡＤが入力される。なお、
本不揮発性メモリを備える半導体チップには、外部から
例えば、電源電圧、例えば、３.３Ｖが印加されてい
る。
モリを有するメモリセルアレイのブロック図を示す図面
である。ロウデコーダ２は、ビット線選択線ＢＧ1〜n、
ソース線選択線ＳＧ1〜n、およびワード線ＷＬ1〜nkが
接続され、それぞれの線はメモリアレイ１に接続される
（ｎ、ｍは自然数である）。メモリアレイ１は、複数の
メモリブロックＭＢ11,12〜n2mに分割される。すなわ
ち、メモリアレイ１は、ｎ行２ｍ列のメモリブロックか
らなる。１行目のメモリブロックＭＢ11,12,・・・・12m
は、共通にビット線選択線ＢＧ1、ワード線ＷＬ1〜K、
ソース線選択線ＳＧ1が接続されている。２行目、３行
目以下のメモリブロックもそれぞれ対応してビット線選
択線、ワード線、ソース選択線が接続されている。１列
目のメモリブロックＭＢ11,21・・・・n1には、ソース線Ｓ
Ｌ1およびビット線線ＢＬ1が共通に接続されている。２
行目以下のメモリブロックも同様にソース線およびビッ
ト線が共通に設けられている。ソース線ＳＬ1、ビット
線ＢＬ1は、それぞれトランジスタＳＴ11、ＢＴ11が設
けられている。２列目以下のソース線ＳＬ2〜2mおよび
ビット線ＢＬ2〜2mには、同様にそれぞれトランジスタ
ＳＴ12〜2m、ＢＴ12〜2mが設けられている。夫々のトラ
ンジスタＳＴ11、21、ＢＴ11、21のゲートは、カラムデ
コーダ３から出力されるカラム選択線ＣＬ1にそれぞれ
接続される。他のトランジスタＳＴ12〜2mおよびＢＴ12
〜2mも同様に図示されるとおり接続される。ソース線Ｓ
Ｌ1、ＳＬ2・・・・ＳＬmは共通にソース電圧印加手段Ｓ１
に接続される。また、ソース線ＳＬm+1、m+2・・・・2mは共
通にソース印加手段Ｓ２に接続される。一方、ビット線
ＢＬ1、ＢＬ2・・・・ＢＬmは共通にドレイン電圧印加手段
Ｄ１およびセンスアンプＳＡ１に接続される。また、ビ
ット線ＢＬm+1、m+2・・・・2mは共通にドレイン電圧印加手
段Ｄ２およびセンスアンプＳＡ２に接続される。センス
アンプＳＡ１、２は夫々ラッチしたデータを増幅しデー
タ線ＤＬ１、ＤＬ２に転送する。また、ソース電圧印加
手段Ｓ１，２およびドレイン電圧印加手段Ｄ１、２は書
き込みデータ情報がそれぞれデータ線ＤＬ１、ＤＬ２か
ら入力される。また、ロウデコーダ２、カラムデコーダ
３にはそれぞれアドレス情報ＡＤが入力される。なお、
本不揮発性メモリを備える半導体チップには、外部から
例えば、電源電圧、例えば、３.３Ｖが印加されてい
る。
【００２３】図４は、図３に示されるメモリブロックＭ
Ｂ11の構成図を示す図面である。メモリセルＭＣ１、Ｍ
Ｃ２・・・・ＭＣＫの一端（ドレイン）および他端（ソー
ス）がそれぞれドレイン線ＤＬ１、副ソース線ＳＳＬ１
に共通接続される。ドレイン線ＤＬは、選択トランジス
タＴ1を介してビット線ＢＬ1に接続される。副ソース線
ＳＳＬ１は、選択トランジスタＴ2を介してソース線Ｓ
Ｌ1に接続される。選択トランジスタＴ1およびＴ2の制
御ゲートはそれぞれビット線選択線ＢＧ1およびソース
線選択線ＳＧ1にそれぞれ接続される。また各メモリセ
ルＭＣ１、２・・・・ＭＣＫの制御ゲートはそれぞれワード
線ＷＬ1、2・・・・Kに接続される。
Ｂ11の構成図を示す図面である。メモリセルＭＣ１、Ｍ
Ｃ２・・・・ＭＣＫの一端（ドレイン）および他端（ソー
ス）がそれぞれドレイン線ＤＬ１、副ソース線ＳＳＬ１
に共通接続される。ドレイン線ＤＬは、選択トランジス
タＴ1を介してビット線ＢＬ1に接続される。副ソース線
ＳＳＬ１は、選択トランジスタＴ2を介してソース線Ｓ
Ｌ1に接続される。選択トランジスタＴ1およびＴ2の制
御ゲートはそれぞれビット線選択線ＢＧ1およびソース
線選択線ＳＧ1にそれぞれ接続される。また各メモリセ
ルＭＣ１、２・・・・ＭＣＫの制御ゲートはそれぞれワード
線ＷＬ1、2・・・・Kに接続される。
【００２４】上記構成により、ドレイン線選択線ＢＧ1
およびソース線選択線ＳＧ1を伝わってきたそれぞれド
レイン線選択信号およびソース線選択信号により選択さ
れたメモリブロックＭＢ１１は、ドレイン電圧印加手段
Ｄ１およびソース電圧印加手段Ｓ１で発生した電圧をメ
モリセルＭＣ１、２・・・・ＭＣＫのソースおよびドレイン
に伝えられる。
およびソース線選択線ＳＧ1を伝わってきたそれぞれド
レイン線選択信号およびソース線選択信号により選択さ
れたメモリブロックＭＢ１１は、ドレイン電圧印加手段
Ｄ１およびソース電圧印加手段Ｓ１で発生した電圧をメ
モリセルＭＣ１、２・・・・ＭＣＫのソースおよびドレイン
に伝えられる。
【００２５】図５は、ドレイン電圧印加手段Ｄ１、Ｄ２
およびソース電圧印加手段Ｓ１，Ｓ２の回路構成を示す
概略図である。ここで示される電圧発生手段は共に抵抗
分圧により必要な電圧が作成されている。ドレイン電圧
印加手段Ｄ１、Ｄ２は、図５（ａ）に示されるように、
内部電圧発生回路（図示せず）より発生される電圧Ｖdd
およびグランド電圧ＧＮＤとの間に直列に設けられた抵
抗Ｒ１およびＲ２と、抵抗Ｒ１およびＲ２との節点とビ
ット線ＢＬとの導通を書込データ情報により制御するス
イッチＳＷ１から構成される。ソース電圧印加手段Ｓ
１，Ｓ２は、図５（ｂ）に示されるように、電圧Ｖddお
よびグランド電圧ＧＮＤとの間に直列に設けられた抵抗
Ｒ３、Ｒ４、Ｒ５及びＲ６と、各抵抗間の節点とソース
線ＳＬとの導通を書き込みデータ情報により制御するス
イッチＳＷ２〜５で構成される。
およびソース電圧印加手段Ｓ１，Ｓ２の回路構成を示す
概略図である。ここで示される電圧発生手段は共に抵抗
分圧により必要な電圧が作成されている。ドレイン電圧
印加手段Ｄ１、Ｄ２は、図５（ａ）に示されるように、
内部電圧発生回路（図示せず）より発生される電圧Ｖdd
およびグランド電圧ＧＮＤとの間に直列に設けられた抵
抗Ｒ１およびＲ２と、抵抗Ｒ１およびＲ２との節点とビ
ット線ＢＬとの導通を書込データ情報により制御するス
イッチＳＷ１から構成される。ソース電圧印加手段Ｓ
１，Ｓ２は、図５（ｂ）に示されるように、電圧Ｖddお
よびグランド電圧ＧＮＤとの間に直列に設けられた抵抗
Ｒ３、Ｒ４、Ｒ５及びＲ６と、各抵抗間の節点とソース
線ＳＬとの導通を書き込みデータ情報により制御するス
イッチＳＷ２〜５で構成される。
【００２６】ドレイン電圧印加手段の動作について説明
する。Ｖ１は、Ｒ２／（Ｒ１＋Ｒ２）×Ｖddにて発生す
る。このとき、Ｖ１が例えば７ＶとなるようにＲ１、Ｒ
２の抵抗値が調整される。同様にソース電圧発生のＶ２
は（Ｒ４＋Ｒ５＋Ｒ６）／（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）
×Ｖdd、Ｖ３は（Ｒ５＋Ｒ６）／（Ｒ３＋Ｒ４＋Ｒ５＋
Ｒ６）×Ｖdd、Ｖ４は、Ｒ６／（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ
６）×Ｖddにより発生する。ここで、例えば、Ｖ２が７
Ｖ、Ｖ３が２Ｖ、Ｖ４が１Ｖとなるように各抵抗値は調
整される。なお、Ｖ５は０Ｖである。
する。Ｖ１は、Ｒ２／（Ｒ１＋Ｒ２）×Ｖddにて発生す
る。このとき、Ｖ１が例えば７ＶとなるようにＲ１、Ｒ
２の抵抗値が調整される。同様にソース電圧発生のＶ２
は（Ｒ４＋Ｒ５＋Ｒ６）／（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６）
×Ｖdd、Ｖ３は（Ｒ５＋Ｒ６）／（Ｒ３＋Ｒ４＋Ｒ５＋
Ｒ６）×Ｖdd、Ｖ４は、Ｒ６／（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ
６）×Ｖddにより発生する。ここで、例えば、Ｖ２が７
Ｖ、Ｖ３が２Ｖ、Ｖ４が１Ｖとなるように各抵抗値は調
整される。なお、Ｖ５は０Ｖである。
【００２７】このようにして発生したドレイン電圧Ｖd
およびソース電圧Ｖsは、書込データ情報によりスイッ
チが選択されて、書込データ情報に応じた電圧がそれぞ
れビット線ＢＬおよびソース線ＳＬに伝達される。
およびソース電圧Ｖsは、書込データ情報によりスイッ
チが選択されて、書込データ情報に応じた電圧がそれぞ
れビット線ＢＬおよびソース線ＳＬに伝達される。
【００２８】また、各電圧発生手段は、図６に示される
とおりの差動アンプ方式も可能である。差動アンプ方式
による電圧発生手段は、オペアンプＯＡ、抵抗Ｒ７、抵
抗Ｒ８から構成される。この構成によれば、その出力電
圧Ｖiは、Ｖref×（１＋Ｒ７／Ｒ８）の式で定まる電圧
が得られる。
とおりの差動アンプ方式も可能である。差動アンプ方式
による電圧発生手段は、オペアンプＯＡ、抵抗Ｒ７、抵
抗Ｒ８から構成される。この構成によれば、その出力電
圧Ｖiは、Ｖref×（１＋Ｒ７／Ｒ８）の式で定まる電圧
が得られる。
【００２９】図７は、第１の実施の形態の不揮発性半導
体メモリの書込動作を説明するための図面である。ここ
では、メモリブロックＭＢ11,12,1m+1,1m+2のワード線
ＷＬ１に接続されるメモリセルの夫々に書き込みデー
タ”０””１””２””０”を書き込むものとして説明
する。
体メモリの書込動作を説明するための図面である。ここ
では、メモリブロックＭＢ11,12,1m+1,1m+2のワード線
ＷＬ１に接続されるメモリセルの夫々に書き込みデー
タ”０””１””２””０”を書き込むものとして説明
する。
【００３０】まず、この不揮発性半導体メモリを備える
半導体チップに入力されるライト信号ＷＥ（write enab
le signal）が活性化される。このとき必要とされる書
込データが半導体チップ内のしかる場所に全てラッチさ
れる。次に、アドレスＡＤによりロウデコーダ２は、ワ
ード線ＷＬ１、ビット線選択線ＢＧ１、及びソース線選
択線ＳＧ１をハイレベルに駆動する。このとき、論理”
０”を意味する書込データ情報は、データ線ＤＬ１を経
由してソース電圧印加手段Ｓ１およびドレイン電圧印加
手段Ｄ１に入力される。その情報を受けたソース電圧印
加手段Ｓ１およびドレイン電圧印加手段Ｄ１は、それぞ
れソース線を７Ｖに、ビット線を７Ｖに駆動する。ま
た、このとき、論理”２”を意味する書込データ情報
は、データ線ＤＬ２を経由してソース電圧印加手段Ｓ２
およびドレイン電圧印加手段Ｄ２に入力される。その情
報を受けたソース電圧印加手段Ｓ２およびドレイン電圧
印加手段Ｄ２は、それぞれソース線を０Ｖに、ビット線
を７Ｖに駆動する。そして、カラムデーコーダ３は、カ
ラム選択線ＣＬ１をハイレベルに駆動することにより、
トランジスタＳＴ11,ＳＴ21およびＢＴ11,ＢＴ21が活性
化される。以上のことから、ワード線ＷＬ１は１２Ｖ
に、副ソース線ＳＳＬ１は７Ｖに、ドレイン線ＤＬ１は
７Ｖに駆動される。一方、副ソース線ＳＳＬm+1は０Ｖ
に、ドレイン線ＤＬm+1は７Ｖに駆動される。これによ
り、メモリセルＭＣ１は論理”０”に対応するセルＶｔ
に設定され、メモリセルＭＣ１bは論理”２”に対応す
るセルＶｔに設定される。
半導体チップに入力されるライト信号ＷＥ（write enab
le signal）が活性化される。このとき必要とされる書
込データが半導体チップ内のしかる場所に全てラッチさ
れる。次に、アドレスＡＤによりロウデコーダ２は、ワ
ード線ＷＬ１、ビット線選択線ＢＧ１、及びソース線選
択線ＳＧ１をハイレベルに駆動する。このとき、論理”
０”を意味する書込データ情報は、データ線ＤＬ１を経
由してソース電圧印加手段Ｓ１およびドレイン電圧印加
手段Ｄ１に入力される。その情報を受けたソース電圧印
加手段Ｓ１およびドレイン電圧印加手段Ｄ１は、それぞ
れソース線を７Ｖに、ビット線を７Ｖに駆動する。ま
た、このとき、論理”２”を意味する書込データ情報
は、データ線ＤＬ２を経由してソース電圧印加手段Ｓ２
およびドレイン電圧印加手段Ｄ２に入力される。その情
報を受けたソース電圧印加手段Ｓ２およびドレイン電圧
印加手段Ｄ２は、それぞれソース線を０Ｖに、ビット線
を７Ｖに駆動する。そして、カラムデーコーダ３は、カ
ラム選択線ＣＬ１をハイレベルに駆動することにより、
トランジスタＳＴ11,ＳＴ21およびＢＴ11,ＢＴ21が活性
化される。以上のことから、ワード線ＷＬ１は１２Ｖ
に、副ソース線ＳＳＬ１は７Ｖに、ドレイン線ＤＬ１は
７Ｖに駆動される。一方、副ソース線ＳＳＬm+1は０Ｖ
に、ドレイン線ＤＬm+1は７Ｖに駆動される。これによ
り、メモリセルＭＣ１は論理”０”に対応するセルＶｔ
に設定され、メモリセルＭＣ１bは論理”２”に対応す
るセルＶｔに設定される。
【００３１】次に、メモリセルＭＣ１a、ＭＣ１cへの書
込動作に移行する。ワード線ＷＬ１、ビット線選択線Ｂ
Ｇ１、およびソース線選択線ＳＧ１はハイレベルに保持
される。論理”１”を意味する書込データ情報は、デー
タ線ＤＬ１を経由してソース電圧制御回路Ｓ１及びドレ
イン電圧制御回路Ｄ１に入力される。また、論理”０”
を意味する書込データ情報は、データ線ＤＬ２を経由し
てソース電圧制御回路Ｓ２及びドレイン電圧制御回路Ｄ
２に入力される。これにより、ソース電圧制御回路Ｓ１
およびドレイン電圧制御回路Ｄ１はそれぞれ、ソース線
を１Ｖに、ビット線を７Ｖに駆動する。また、ソース電
圧制御回路Ｓ２及びドレイン電圧制御回路Ｄ２は、それ
ぞれソース線を０Ｖに、ビット線を７Ｖに駆動する。以
上のことから、副ソース線ＳＳＬ２及びＳＳＬm+2はそ
れぞれ１Ｖ及び０Ｖ，ドレイン線ＤＬ２及びＤＬm+2は
共に７Ｖに設定される。これにより、メモリセルＭＣ１
aは論理”１”に対応するセルＶｔに設定され、メモリ
セルＭＣ１cは論理”０”に対応するセルＶｔに設定さ
れる。
込動作に移行する。ワード線ＷＬ１、ビット線選択線Ｂ
Ｇ１、およびソース線選択線ＳＧ１はハイレベルに保持
される。論理”１”を意味する書込データ情報は、デー
タ線ＤＬ１を経由してソース電圧制御回路Ｓ１及びドレ
イン電圧制御回路Ｄ１に入力される。また、論理”０”
を意味する書込データ情報は、データ線ＤＬ２を経由し
てソース電圧制御回路Ｓ２及びドレイン電圧制御回路Ｄ
２に入力される。これにより、ソース電圧制御回路Ｓ１
およびドレイン電圧制御回路Ｄ１はそれぞれ、ソース線
を１Ｖに、ビット線を７Ｖに駆動する。また、ソース電
圧制御回路Ｓ２及びドレイン電圧制御回路Ｄ２は、それ
ぞれソース線を０Ｖに、ビット線を７Ｖに駆動する。以
上のことから、副ソース線ＳＳＬ２及びＳＳＬm+2はそ
れぞれ１Ｖ及び０Ｖ，ドレイン線ＤＬ２及びＤＬm+2は
共に７Ｖに設定される。これにより、メモリセルＭＣ１
aは論理”１”に対応するセルＶｔに設定され、メモリ
セルＭＣ１cは論理”０”に対応するセルＶｔに設定さ
れる。
【００３２】以上のように、本願発明の不揮発性メモリ
は、例えば、メモリブロックＭＢ11及びＭＢ1m+1のワー
ド線ＷＬ１に接続されるメモリセルが同時にそれぞれ書
込データに対応するセルにＶｔに設定され、また、その
ワード線ＷＬ１を選択したままカラムデコーダの選択を
切り替えることにより、例えば、メモリブロックＭＢ12
及びＭＢ1m+2のワード線ＷＬ１に接続されるメモリセル
が同時にそれぞれ書込データに対応するセルＶｔに設定
される。このように、１つのワード線に接続され、複数
のメモリセルに異なる入力データを夫々のメモリセルに
同時に書き込みことができる。
は、例えば、メモリブロックＭＢ11及びＭＢ1m+1のワー
ド線ＷＬ１に接続されるメモリセルが同時にそれぞれ書
込データに対応するセルにＶｔに設定され、また、その
ワード線ＷＬ１を選択したままカラムデコーダの選択を
切り替えることにより、例えば、メモリブロックＭＢ12
及びＭＢ1m+2のワード線ＷＬ１に接続されるメモリセル
が同時にそれぞれ書込データに対応するセルＶｔに設定
される。このように、１つのワード線に接続され、複数
のメモリセルに異なる入力データを夫々のメモリセルに
同時に書き込みことができる。
【００３３】つぎに、読み出し動作について説明する。
例えば、メモリブロックＭＢ11のメモリセルＭＣ１の情
報を読み出すとすると、カラム選択線ＣＬ１はハイレベ
ルに駆動され、図１（Ｂ）のようにビット線選択線ＢＬ
１は１Ｖに、ソース線選択線ＳＬ１は０Ｖに設定され
る。このビット線選択線ＢＬ１のレベルは、ドレイン電
圧選択手段Ｄ１により設定されるのではなく、センスア
ンプＳＡ１により設定される。従って、このときドレイ
ン電圧選択手段Ｄ１の出力は、オープンである。そし
て、ワード線ＷＬ１が例えば、５Ｖに駆動される。この
とき、セルトランジスタの導通をビット線の電位変化に
より検出する。同一メモリセルに消去動作を行う場合に
は、同様にしてワード線ＷＬ１を０Ｖ、ドレイン線ＤＬ
１をフロー状態、ソース線ＳＬ１を１２Ｖにして行う。
例えば、メモリブロックＭＢ11のメモリセルＭＣ１の情
報を読み出すとすると、カラム選択線ＣＬ１はハイレベ
ルに駆動され、図１（Ｂ）のようにビット線選択線ＢＬ
１は１Ｖに、ソース線選択線ＳＬ１は０Ｖに設定され
る。このビット線選択線ＢＬ１のレベルは、ドレイン電
圧選択手段Ｄ１により設定されるのではなく、センスア
ンプＳＡ１により設定される。従って、このときドレイ
ン電圧選択手段Ｄ１の出力は、オープンである。そし
て、ワード線ＷＬ１が例えば、５Ｖに駆動される。この
とき、セルトランジスタの導通をビット線の電位変化に
より検出する。同一メモリセルに消去動作を行う場合に
は、同様にしてワード線ＷＬ１を０Ｖ、ドレイン線ＤＬ
１をフロー状態、ソース線ＳＬ１を１２Ｖにして行う。
【００３４】図８は、第２の実施の形態を示すメモリセ
ルアレイのブロック図である。この実施の形態で、図３
のブロック図と異なるのは、メモリセルアレイ１の一方
に、データ線ＤＬ１、ＤＬ２、カラムデコーダ３ｂ、ド
レイン電圧印加手段Ｄ１、Ｄ２およびセンスアンプＳＡ
１，２が配置され、メモリセルアレイ１の他方に、デー
タ線ＤＬ１'、ＤＬ２'、カラムデコーダ３ａ、ソース電
圧印加手段Ｓ１，Ｓ２が設けられていることである。カ
ラムデコーダ３ａ、３ｂは同一構成を有する回路であ
る。データ線ＤＬ１,ＤＬ２及びデータ線ＤＬ１',ＤＬ
２'はそれぞれ同一の書込データ情報が流れる。また、
カラムデコーダ３ａ、３ｂも同一構成の回路である。こ
の構成によれば、図３のようにメモリセルアレイ１の一
方にドレイン電圧印加手段、ソース電圧印加手段、セン
スアンプが全て設けられてないので、各回路をつなぐ配
線の引き回しが楽であるという特徴がある。ただし、図
３は、カラムデコーダが一つで良いので面積の縮小等の
特徴を有する。かかる動作は図３と同一であるので、そ
の説明は省略する。
ルアレイのブロック図である。この実施の形態で、図３
のブロック図と異なるのは、メモリセルアレイ１の一方
に、データ線ＤＬ１、ＤＬ２、カラムデコーダ３ｂ、ド
レイン電圧印加手段Ｄ１、Ｄ２およびセンスアンプＳＡ
１，２が配置され、メモリセルアレイ１の他方に、デー
タ線ＤＬ１'、ＤＬ２'、カラムデコーダ３ａ、ソース電
圧印加手段Ｓ１，Ｓ２が設けられていることである。カ
ラムデコーダ３ａ、３ｂは同一構成を有する回路であ
る。データ線ＤＬ１,ＤＬ２及びデータ線ＤＬ１',ＤＬ
２'はそれぞれ同一の書込データ情報が流れる。また、
カラムデコーダ３ａ、３ｂも同一構成の回路である。こ
の構成によれば、図３のようにメモリセルアレイ１の一
方にドレイン電圧印加手段、ソース電圧印加手段、セン
スアンプが全て設けられてないので、各回路をつなぐ配
線の引き回しが楽であるという特徴がある。ただし、図
３は、カラムデコーダが一つで良いので面積の縮小等の
特徴を有する。かかる動作は図３と同一であるので、そ
の説明は省略する。
【００３５】図９は、第３の実施の形態を示すメモリセ
ルアレイのブロック図である。図３と異なるのは、メモ
リセルアレイの一方に、データ線ＤＬ１、ＤＬ２、カラ
ムデコーダ３ｂ、及びセンスアンプＳＡ１、２を、他方
にデータ線ＤＬ１'、ＤＬ２'、カラムデコーダ３ａ、ド
レイン電圧印加手段Ｄ１，Ｄ２、およびソース電圧印加
手段Ｓ１，Ｓ２を配置したことにある。効果は図８とほ
ぼ同一であるので省略する。
ルアレイのブロック図である。図３と異なるのは、メモ
リセルアレイの一方に、データ線ＤＬ１、ＤＬ２、カラ
ムデコーダ３ｂ、及びセンスアンプＳＡ１、２を、他方
にデータ線ＤＬ１'、ＤＬ２'、カラムデコーダ３ａ、ド
レイン電圧印加手段Ｄ１，Ｄ２、およびソース電圧印加
手段Ｓ１，Ｓ２を配置したことにある。効果は図８とほ
ぼ同一であるので省略する。
【００３６】図１０は、第４の実施の形態を示すメモリ
セルの書込方法を示す図面である。メモリセルは図１
（ａ）を使用して説明する。
セルの書込方法を示す図面である。メモリセルは図１
（ａ）を使用して説明する。
【００３７】今までの実施の形態では、メモリセルに印
加するドレイン電圧を一定値（７Ｖ）に固定した場合に
ついて説明したが、本実施の形態は多値情報のデータ内
容に従って、ドレイン電圧をソース電圧と共に変化させ
る書込方法を開示するものである。すなわち、図１０
（ａ）に示すように、書込データが論理”３”及び論
理”０”の場合には、ドレイン電圧Ｖdが７Ｖと前述し
た実施例と同一であるが、論理”２”ではドレイン電圧
Ｖdが８Ｖ（ソース電圧は１Ｖ）、論理”１”ではドレ
イン電圧Ｖdが９Ｖ（ソース電圧は２Ｖ）とする。
加するドレイン電圧を一定値（７Ｖ）に固定した場合に
ついて説明したが、本実施の形態は多値情報のデータ内
容に従って、ドレイン電圧をソース電圧と共に変化させ
る書込方法を開示するものである。すなわち、図１０
（ａ）に示すように、書込データが論理”３”及び論
理”０”の場合には、ドレイン電圧Ｖdが７Ｖと前述し
た実施例と同一であるが、論理”２”ではドレイン電圧
Ｖdが８Ｖ（ソース電圧は１Ｖ）、論理”１”ではドレ
イン電圧Ｖdが９Ｖ（ソース電圧は２Ｖ）とする。
【００３８】この方法によれば、メモリセルＭＣへのデ
ータ書込動作に寄与する実効的なドレイン・ソース間電
圧Ｖdsが一定（７Ｖ）となり、ゲート電流Ｉgの低下が
ない。このときのメモリセルへのデータ書込特性は図１
０（ｂ）のとおりである。従って、メモリセルへのデー
タ書込開始時間の遅れは生じない。
ータ書込動作に寄与する実効的なドレイン・ソース間電
圧Ｖdsが一定（７Ｖ）となり、ゲート電流Ｉgの低下が
ない。このときのメモリセルへのデータ書込特性は図１
０（ｂ）のとおりである。従って、メモリセルへのデー
タ書込開始時間の遅れは生じない。
【００３９】従って、第４の実施の形態に示される書込
方法は、第１の実施の形態の書込方法よりも高速である
という効果を備えてる。なお、論理”０”の時は、ソー
ス電圧Ｖsはドレイン電圧Ｖsと等しい値に設定すればい
いので、たとえば、ソース電圧Ｖsが０Ｖ、ドレイン電
圧Ｖdが０Ｖであってもいい。
方法は、第１の実施の形態の書込方法よりも高速である
という効果を備えてる。なお、論理”０”の時は、ソー
ス電圧Ｖsはドレイン電圧Ｖsと等しい値に設定すればい
いので、たとえば、ソース電圧Ｖsが０Ｖ、ドレイン電
圧Ｖdが０Ｖであってもいい。
【００４０】第４の実施の形態に示される書込方法が適
用される不揮発性半導体メモリの回路構成は、図３等の
回路と同一であるのでその説明は省略する。
用される不揮発性半導体メモリの回路構成は、図３等の
回路と同一であるのでその説明は省略する。
【００４１】本発明は、前述した実施例に限定されな
く、発明のスコープが変わらない限り変更は可能であ
る。例えば、メモリセルアレイ構成は、本実施例に限定
することなく、他の構成に対しても適用可能である。ま
た、メモリセルのゲート、ソース及びドレインに印加す
る電圧は、本実施例に限定しないのは明らかである。ま
た、本願発明のメモリセルは、その取りうる論理状態を
４値として説明したが、これに限定することなく、３値
以上の論理状態をとりうるものである。また、本発明の
実施の形態では、センスアンプ、ソース電圧印加手段、
ドレイン電圧印加手段を夫々２個有し、１つのワード線
に接続される２つのメモリセルに同時に異なる書込デー
タを書き込む構成を示したが、これに限定することな
く、例えば、センスアンプ、ソース電圧印加手段、ドレ
イン電圧印加手段を夫々３個以上有して一つにワード線
に接続される３つ以上のメモリセルに同時に異なる書込
データを書き込んでも良いのは明らかである。
く、発明のスコープが変わらない限り変更は可能であ
る。例えば、メモリセルアレイ構成は、本実施例に限定
することなく、他の構成に対しても適用可能である。ま
た、メモリセルのゲート、ソース及びドレインに印加す
る電圧は、本実施例に限定しないのは明らかである。ま
た、本願発明のメモリセルは、その取りうる論理状態を
４値として説明したが、これに限定することなく、３値
以上の論理状態をとりうるものである。また、本発明の
実施の形態では、センスアンプ、ソース電圧印加手段、
ドレイン電圧印加手段を夫々２個有し、１つのワード線
に接続される２つのメモリセルに同時に異なる書込デー
タを書き込む構成を示したが、これに限定することな
く、例えば、センスアンプ、ソース電圧印加手段、ドレ
イン電圧印加手段を夫々３個以上有して一つにワード線
に接続される３つ以上のメモリセルに同時に異なる書込
データを書き込んでも良いのは明らかである。
【００４２】
【発明の効果】以上のように、本発明の不揮発性半導体
メモリの書込方法によれば、同一ワード線に接続された
複数のメモリセルに対して独立的にそれらのメモリセル
のソースに書き込みデータに対応する電圧を加えること
で、異なる多値情報を同時に制御良く書き込むことがで
きる。また、ソースと同様に、ドレインに印加する電圧
も書込データに対応して変えることで書き込み時間の高
速化を図ることができる。したがて、情報処理の高速
化、高性能化およびメモリチップの読み出し動作の動作
マージン向上に寄与することができる。
メモリの書込方法によれば、同一ワード線に接続された
複数のメモリセルに対して独立的にそれらのメモリセル
のソースに書き込みデータに対応する電圧を加えること
で、異なる多値情報を同時に制御良く書き込むことがで
きる。また、ソースと同様に、ドレインに印加する電圧
も書込データに対応して変えることで書き込み時間の高
速化を図ることができる。したがて、情報処理の高速
化、高性能化およびメモリチップの読み出し動作の動作
マージン向上に寄与することができる。
【図１】 本発明の第１の実施の形態の不揮発性半導体
メモリを示す図面であって、図１（ａ）はメモリセル、
図１（ｂ）はそのメモリセルへの書込、読み出し、消去
方法を示す図面である。
メモリを示す図面であって、図１（ａ）はメモリセル、
図１（ｂ）はそのメモリセルへの書込、読み出し、消去
方法を示す図面である。
【図２】 本発明の第１の実施の形態の不揮発性半導体
メモリのメモリセルのソース電圧変化によるメモリセル
の書込特性を示す図面である。
メモリのメモリセルのソース電圧変化によるメモリセル
の書込特性を示す図面である。
【図３】 本発明の第１の実施の形態の不揮発性半導体
メモリのメモリアレイを示す図面である。
メモリのメモリアレイを示す図面である。
【図４】 本発明の第１の実施の形態の不揮発性半導体
メモリのメモリアレイの一部を示す図面である。
メモリのメモリアレイの一部を示す図面である。
【図５】 図５（ａ）は本発明の第１の実施の形態のド
レイン電圧印加手段を示す図面、図５（ｂ）は本発明の
第１の実施の形態のソース電圧印加手段を示す図面であ
る。
レイン電圧印加手段を示す図面、図５（ｂ）は本発明の
第１の実施の形態のソース電圧印加手段を示す図面であ
る。
【図６】 本発明の第１の実施の形態の別のドレイン電
圧、ソース電圧印加手段を示す図面である。
圧、ソース電圧印加手段を示す図面である。
【図７】 本発明の第１の実施の形態の不揮発性半導体
メモリへの書込動作を示す波形図である。
メモリへの書込動作を示す波形図である。
【図８】 本発明の第２の実施の形態の不揮発性半導体
メモリのメモリアレイを示す図面である。
メモリのメモリアレイを示す図面である。
【図９】 本発明の第３の実施の形態の不揮発性半導体
メモリのメモリアレイを示す図面である。
メモリのメモリアレイを示す図面である。
【図１０】 本発明の第４の実施の形態の不揮発性半導
体メモリへの書込方法を示す図面である。
体メモリへの書込方法を示す図面である。
【図１１】 従来の多値情報書込回路の例を示す図面で
ある。
ある。
【図１２】 メモリセルトランジスタの浮游ゲート電流
の浮游ゲート電圧、ドレイン電圧依存性を示す模式図で
ある。
の浮游ゲート電圧、ドレイン電圧依存性を示す模式図で
ある。
【図１３】 従来の不揮発性半導体メモリの書込特性の
一例を示す図面である。
一例を示す図面である。
１ メモリセルアレイ ２ ロウデコーダ ３ カラムデコーダ
Claims (9)
- 【請求項１】 浮游ゲート・ソース間電圧を制御して３
種類以上の閾値が設定されるメモリセルトランジスタを
有する不揮発性半導体メモリであって、前記浮游ゲート
の電圧を一定にし、前記ソースに印加される電圧を変化
させることを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記メモリセルトランジスタのドレイン
は、一定電圧が供給されることを特徴とする請求項１記
載の不揮発性半導体メモリ。 - 【請求項３】 前記メモリセルトランジスタのドレイン
は、前記メモリセルトランジスタのソースに印加される
電圧より所定電圧分高い電圧が供給されることを特徴と
する請求項１記載の不揮発性半導体メモリ。 - 【請求項４】 浮游ゲート・ソース間電圧を制御して３
種類以上の閾値が設定される第１のメモリセルトランジ
スタ及び第２のメモリセルトランジスタと、前記第１及
び第２のメモリセルトランジスタの制御ゲートに共通接
続されたワード線とを備える不揮発性半導体メモリであ
って、前記ワード線の電位を一定にし前記第１のメモリ
セルトランジスタのソースに第１書込記憶情報に対応す
る電圧を供給し、前記第２のメモリセルトランジスタの
ソースに第２書込記憶情報に対応する電圧を供給するこ
とを特徴とする不揮発性半導体メモリ。 - 【請求項５】 前記第１及び第２のメモリセルトランジ
スタのドレインには、前記第１及び第２書込記憶情報に
係わらず共に一定電圧が供給されることを特徴とする請
求項４記載の不揮発性半導体メモリ。 - 【請求項６】 前記第１及び第２のメモリセルトランジ
スタのドレインには、夫々前記第１及び第２のメモリセ
ルトランジスタのソースに供給される電位より一定電圧
分高い電圧が供給されることを特徴とする請求項４記載
の不揮発性半導体メモリ。 - 【請求項７】 浮游ゲート・ソース間電圧を制御して３
種類以上の閾値が設定されるメモリセルトランジスタの
制御ゲートに一定電圧を供給しつつ、ソースに書込記憶
情報に対応する電圧を供給することを特徴とする不揮発
性半導体メモリのデータ書込方法。 - 【請求項８】 前記メモリセルトランジスタのドレイン
には、前記制御ゲートに印加される前記一定電圧より低
く、かつ前記ソースに印加される電圧よりも高い一定電
圧が供給されることを特徴とする請求項７記載の不揮発
性半導体メモリのデータ書込方法。 - 【請求項９】 前記メモリセルトランジスタのドレイン
には、前記制御ゲートに印加される前記一定電圧より低
く、且つ前記ソースに印加される電圧との差が一定とな
るように電圧が供給されることを特徴とする請求項７記
載の不揮発性半導体メモリのデータ書込方法。
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|---|---|---|---|
| JP25866996A JP3204119B2 (ja) | 1996-09-30 | 1996-09-30 | 不揮発性半導体メモリおよびそのデータ書込方法 |
| KR1019970050202A KR100281668B1 (ko) | 1996-09-30 | 1997-09-30 | 멀티레벨정보를저장할수있는메모리셀을구비한비휘발성반도체메모리장치및데이터기입방법 |
| US08/941,201 US5970012A (en) | 1996-09-30 | 1997-09-30 | Non-volatile semiconductor memory device having a memory cell capable of establishing multi-level information and data writing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25866996A JP3204119B2 (ja) | 1996-09-30 | 1996-09-30 | 不揮発性半導体メモリおよびそのデータ書込方法 |
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|---|---|
| JPH10106277A true JPH10106277A (ja) | 1998-04-24 |
| JP3204119B2 JP3204119B2 (ja) | 2001-09-04 |
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- 1996-09-30 JP JP25866996A patent/JP3204119B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-30 KR KR1019970050202A patent/KR100281668B1/ko not_active IP Right Cessation
- 1997-09-30 US US08/941,201 patent/US5970012A/en not_active Expired - Lifetime
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