JP3547245B2 - 不揮発性メモリの多値書き込み方法 - Google Patents
不揮発性メモリの多値書き込み方法 Download PDFInfo
- Publication number
- JP3547245B2 JP3547245B2 JP1646996A JP1646996A JP3547245B2 JP 3547245 B2 JP3547245 B2 JP 3547245B2 JP 1646996 A JP1646996 A JP 1646996A JP 1646996 A JP1646996 A JP 1646996A JP 3547245 B2 JP3547245 B2 JP 3547245B2
- Authority
- JP
- Japan
- Prior art keywords
- vth
- data
- drain
- voltage
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は不揮発性メモリの多値書き込み方法に関する。より詳しくは、電気的に書き換え可能な読み出し専用メモリ(ＥＥＰＲＯＭ)を構成する浮遊ゲート形のメモリセルに、３個以上の異なる値をとるデータ(以下「多値データ」という。)を書き込む方法に関する。
【０００２】
【従来の技術】
電気的にデータを書き込み及び消去できるＥＥＰＲＯＭ、特にデータを一括消去できるＦｌａｓｈＥＥＰＲＯＭ(以下「フラッシュメモリ」という。)として、図４に示すように、半導体基板１の表面にソース(Ｎ型領域)Ｓとドレイン(Ｎ型領域)Ｄを設け、このソースＳとドレインＤとの間のチャネル領域(Ｐ型領域)上に、ゲート絶縁膜２、浮遊ゲートＦＧ、層間絶縁膜３および制御ゲートＣＧを順に設けてなるメモリセルＭを備えたものがある。
【０００３】
最近、このようなメモリセルＭにデータを書き込む場合に、入力データに応じた電圧をドレインＤに印加することにより、多値データを書き込む多値書き込み方法が提案されている(特開平６−１７７３９７号公報)。図５に示すように、メモリセルＭは、２進法表示による「００」〜「１１」までの４値データに対応して２Ｖ，３Ｖ，４Ｖ，５Ｖの４つのレベルの閾値電圧を取り得るものである。例えば、メモリセルＭにデータ「１１」を書き込む場合、図４中の制御ゲートＣＧに１２〜１５Ｖ程度の高電圧を印加し、データ「１１」に応じてドレインＤを０Ｖ(接地)とし、ソースＳを開放してフローティング状態にする。これにより、制御ゲートＣＧとドレインＤとの電位差に応じた量の電荷が浮遊ゲートＦＧに注入され、メモリセルＭの閾値電圧が５Ｖに設定される。また、メモリセルＭにデータ「１０」を書き込む場合、制御ゲートＣＧとソースＳは上記と同じ状態とし、データ「１０」に応じてドレインＤに１Ｖを印加する。これにより、制御ゲートＣＧとドレインＤとの電位差に応じた量の電荷が浮遊ゲートＦＧに注入され、メモリセルＭの閾値電圧が４Ｖに設定される。同様にして、データ「０１」に応じてドレイン電圧を２Ｖとすることにより閾値電圧が３Ｖに設定され、データ「００」に応じてドレイン電圧を３Ｖとすることにより閾値電圧が２Ｖに設定される。上記公報(特開平６−１７７３９７号公報)には、ドレイン電圧をパルス電圧とし、そのパルス高さ又はパルス幅を変化させることにより、閾値電圧を変化させることも提案されている。また、書き込みにファウラーノルドハイムトンネリング法を用いることも提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記多値書き込み方法では、各入力データ「００」〜「１１」に応じてどのようなパルス幅のドレイン電圧を印加するのかが不明であり、各入力データを書き込むための時間が統一されていない。このため、たとえ同一のワード線につながるメモリセルであっても、書き込むべきデータ値が異なる場合は、まず「０１」、次に「１０」、次に「１１」という様に、データ値毎に別々に書き込みを行うこととなり、全体として書き込み時間が長くなるという問題がある。
【０００５】
また、書き込みにファウラーノルドハイムトンネリング法を用いる場合は、メモリセルの製造ばらつきに起因して、同じ電圧印加条件であっても書き込み時間に１０倍程度のばらつきが生ずる。このため、書き込み後のメモリセルの閾値電圧を約１Ｖ程度の範囲内に収束させるためには、緻密なべリファイ(閾値電圧のチェック)が必要となり、全体として書き込み時間が長くなるという問題がある。
【０００６】
そこで、この発明の目的は、浮遊ゲート形のメモリセルに多値データを書き込む場合に、データ値が異なっていても同じ時間で書き込みを行うことができる不揮発性メモリの多値書き込み方法を提供することにある。また、別の目的は、同一のワード線につながる複数のメモリセルに多値データを一括して書き込むことができ、全体として書き込み時間を短縮できる不揮発性メモリの多値書き込み方法を提供することにある。また、さらに別の目的は、複数のメモリセルに多値データを書き込む場合に、メモリセルの閾値電圧を狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、書き込み時間を短縮できる不揮発性メモリの多値書き込み方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性メモリの多値書き込み方法は、半導体基板の表面に形成されたソースとドレインとの間のチャネル領域上に、ゲート絶縁膜、浮遊ゲート、層間絶縁膜および制御ゲートを順に有するメモリセルに、多値データを、各データ値に応じた異なる閾値電圧として設定して書き込む不揮発性メモリの多値書き込み方法であって、
上記メモリセルに設定すべき閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…としたとき、n番目の閾値電圧Ｖth(n)に応じたデータを書き込むときのドレイン電圧Ｖd(n)を、次式
Ｖd(n)＝Ｖd(０)−n・△Ｖth・ＧＣＲ／(１−ＤＣＲ) …(１)
(ただし、△Ｖth＝Ｖth(n+1)−Ｖth(n)、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs、
Ｃonoは浮遊ゲートと制御ゲートとの間の静電容量、
Ｃtdは浮遊ゲートとチャネル領域との間の静電容量、
Ｃdはドレインと浮遊ゲートとの間の静電容量、
Ｃsはソースと浮遊ゲートとの間の静電容量である。)
により求め、
上記制御ゲートに負の電圧を印加し、上記ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて上記式(１)により求めた正のドレイン電圧Ｖd(n)を上記ドレインに印加して、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定することを特徴とする。
【０００８】
この不揮発性メモリの多値書き込み方法では、上記式(１)により求めたドレイン電圧は、次に述べるように、各データ値に応じた異なる閾値電圧をメモリセルに設定するための書き込み時間を同一にするものである。
【０００９】
以下に式(１)を説明する。前提として、n個の異なる値をとるデータを、各データ値に応じた異なる閾値電圧として設定して書き込むものとする。なお、閾値電圧とは、読み出し時にその閾値電圧を制御ゲートに印加したときチャネルがオンし始めるような電圧をいう。また、メモリセルに設定すべき閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…とし、n番目の閾値電圧をＶth(n)、この閾値電圧Ｖth(n)に応じたデータを書き込むときのドレイン電圧をＶd(n)と表すものとする。
【００１０】
ａ） さて、図４中に示すように、
浮遊ゲートと制御ゲートとの間の静電容量をＣono、
浮遊ゲートとチャネル領域との間の静電容量をＣtd、
ドレインと浮遊ゲートとの間の静電容量をＣd、
ソースと浮遊ゲートとの間の静電容量をＣsと表し、さらに、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
ＳＣＲ＝Ｃs／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs
と規定する。このモデルでは、浮遊ゲートの電位Ｖfgは次式(２)のように表されることが知られている。
【００１１】
Ｖfg＝Ｑfg／Ｃtot＋ＧＣＲ・Ｖcg＋ＳＣＲ・Ｖs＋ＤＣＲ・Ｖd …(２)
(但し、Ｑfgは浮遊ゲート中の電荷量、
Ｖcgは制御ゲートの電位、
Ｖdはドレインの電位、
Ｖsはソースの電位を表している。)
ｂ） 閾値電圧がＶth(n)であるメモリセルと、閾値電圧がＶth(n+1)であるメモリセルとについて考える。閾値電圧がＶth(n)であるメモリセルの浮遊ゲート内にはＱfg(n)の電荷が存在し、閾値電圧がＶth(n+1)であるメモリセルの浮遊ゲート内にはＱfg(n+1)の電荷が存在する。
【００１２】
読み出し時に制御ゲートに印加するとチャネルがオンし始めるような電圧が閾値電圧であるから、上記両メモリセルの制御ゲートの電位ＶcgをそれぞれＶth（n)，Ｖth(n+1)とした場合(両メモリセルのドレイン電位Ｖd，ソース電位Ｖsは同じであるものとする。)、両メモリセルともチャネルがオンし始める状態となる。このとき、両メモリセルの浮遊ゲートの電位Ｖfg(n)，Ｖfg(n+1)は等しいと言える。
【００１３】
すなわち、式(２)中のＶcgにそれぞれＶth(n)，Ｖth(n+1)を代入することにより、Ｖfg(n)，Ｖfg(n+1)は
Ｖfg(n)＝Ｑfg(n)／Ｃtot＋ＧＣＲ・Ｖth(n)＋ＳＣＲ・Ｖs＋ＤＣＲ・Ｖd …(３)
Ｖfg(n+1)＝Ｑfg(n+1)／Ｃtot＋ＧＣＲ・Ｖth(n+1)＋ＳＣＲ・Ｖs＋ＤＣＲ・Ｖd …(４)
と表され、両者は等しいので、
(Ｑfg(n)−Ｑfg(n+1))／Ｃtot＝ＧＣＲ(Ｖth(n+1)−Ｖth(n)) …(５)
なる関係式が得られる。
【００１４】
ｃ） 次に、制御ゲート電圧(Ｖcg)を固定して、ドレインに、ドレイン電圧Ｖd(n)，Ｖd(n+1)をＴ秒間印加して、それぞれＶth(n)，Ｖth(n+1)の閾値電圧を得たとする。このとき、Ｔ秒間印加後の浮遊ゲートとドレインとの間の電位差は同じであるので、次式(６)が成り立つ。
【００１５】
Ｖd(n)−Ｖfg(n)＝Ｖd(n+1)−Ｖfg(n+1) …(６)
また、制御ゲート電圧(Ｖcg)を固定し、ソースを開放してフローティング状態にし、ドレインにドレイン電圧Ｖd(n)，Ｖd(n+1)をＴ秒間印加した時の浮遊ゲートの電位は、
Ｖfg(n)＝Ｑfg(n)／Ｃtot＋ＧＣＲ・Ｖcg＋ＤＣＲ・Ｖd(n) …(７)
Ｖfg(n+1)＝Ｑfg(n+1)／Ｃtot＋ＧＣＲ・Ｖcg＋ＤＣＲ・Ｖd(n+1) …(８)
と表される。式(６)に式(７)，(８)を代入して、
(１−ＤＣＲ)(Ｖd(n)−Ｖd(n+1))＝(Ｑfg(n)−Ｑfg(n+1))／Ｃtot …(９)
なる関係式が得られる。
【００１６】
ｄ） 式(５)と式(９)より
Ｖth(n+1)−Ｖth(n)＝(１−ＤＣＲ)(Ｖd(n)−Ｖd(n+1))／ＧＣＲ …(１０)
なる関係式が得られる。
【００１７】
ここでＶth(n+1)−Ｖth(n)＝△Ｖth、すなわち閾値電圧の差がnにかかわらず一定であり、その値がΔＶthであるものとする。この結果、式(１０)においてnの値を(n-1)，(n-2)，…，０と変化させて得られるｎ個の式を辺々加えることにより、上記式(１)
Ｖd(n)＝Ｖd(０)−n△Ｖth・ＧＣＲ／(１−ＤＣＲ)
が得られる。
【００１８】
この不揮発性メモリの多値書き込み方法では、このようにして求めたドレイン電圧Ｖd(n)を用いて書き込みを行う。すなわち、上記制御ゲートに負の電圧を印加し、上記ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて上記式(１)により求めた正のドレイン電圧Ｖd(n)を上記ドレインに印加する。そして、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定する。
【００１９】
このようにした場合、各データ値に応じた異なる閾値電圧Ｖth(n)(ｎ＝０，１，２，…)をメモリセルに設定するための書き込み時間が同一になるので、複数のメモリセルに多値データを書き込む場合に、データの値が異なっていても同じ時間で書き込むことが可能となる。したがって、複数のメモリセルに異なるデータ値を同時に一括して書き込むことができ、全体として書き込み時間を短縮することができる。また、このようにデータの値が異なっていても同じ時間で書き込むことができるので、書き込み後のメモリセルの閾値電圧を、２値データを書き込む場合と同様の簡単なベリファイ方法によってチェックできる。したがって、全体としてさらに書き込み時間を短縮することができる。
【００２０】
また、この不揮発性メモリの多値書き込み方法では、制御ゲートに負の電圧を印加しているので、メモリセルが一般的なＮチャネル型のものであればＰ型のチャネル領域（基板またはウエル）には空乏層が伸びない。したがって、ドレイン電圧を例えば０〜４．５Ｖの範囲内に設定する場合、制御ゲート電圧は−１０Ｖ程度であっても(絶対値が高々１０Ｖであっても)十分に書き込みが行われるという利点がある。
【００２１】
一実施形態の不揮発性メモリの多値書き込み方法は、上記半導体基板に上記メモリセルが行列状に配され、行方向に並ぶメモリセルの制御ゲートにワード線が接続される一方、列方向に並ぶメモリセルのドレインにビット線が接続され、複数のワード線のうちデータを書き込むべき複数のメモリセルがつながるワード線に上記負の電圧を印加し、上記複数のメモリセルの各々に書き込むべきデータ値に応じた上記ドレイン電圧を、それぞれ各メモリセルにつながるビット線に印加して、同一のワード線に接続された上記複数のメモリセルに同時にデータを書き込むようにしたことを特徴とする。
【００２２】
この実施形態の不揮発性メモリの多値書き込み方法では、同一のワード線につながる複数のメモリセルに多値データを一括して書き込むことができる。したがって、全体として書き込み時間を短縮することができる。
【００２３】
また、選択されたワード線に負の電圧をデータ値に無関係に印加しているので、書き込むデータ値に応じて制御ゲート電圧を変化させる場合に比して、非選択のワード線に対する電圧変動の影響が小さくなる。したがって、非選択のワード線につながるメモリセルのゲートディスターブを小さくすることができる。
【００２４】
一実施形態の不揮発性メモリの多値書き込み方法は、上記制御ゲートまたはワード線に印加する上記負の電圧は、電圧レベルが徐々に低くなる複数のパルスからなることを特徴とする。
【００２５】
この実施形態の不揮発メモリの多値書き込み方法によれば、上記制御ゲートまたはワード線に対して上記負の電圧の１パルスを印加する毎に、閾値電圧のベリファイを行い、ベリファイの結果、書き込みが不十分であるときは、よりレベルが低い次のパルスを印加する一方、書き込みが所望通り行われたときはパルス印加を停止するがことができる。したがって、複数のメモリセルに多値データを書き込む場合に、メモリセルの閾値電圧を狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、さらに書き込み時間を短縮することができる。
【００２６】
【発明の実施の形態】
以下、この発明の不揮発性メモリの多値書き込み方法の実施の形態を詳細に説明する。
【００２７】
図２は多値データを書き込む対象である不揮発性メモリとしてのフラッシュメモリを示している。このフラッシュメモリは、浮遊ゲート形のメモリセルＭを半導体基板に行列状に配したものであり、各行のメモリセルＭの制御ゲートＣＧにそれぞれワード線ＷＬ０，ＷＬ１，ＷＬ２，…が接続される一方、各列のメモリセルＭのドレインＤにそれぞれビット線ＢＬ０，ＢＬ１，ＢＬ２，…が接続されている。また、各メモリセルＭのソースＳは共通のソース線ＳＬに接続されている。なお、ワード線ＷＬ１につながるメモリセルＭは、個々に区別できるようにＭ０，Ｍ１，Ｍ２，…と表している。
【００２８】
各メモリセルＭは、図４に示したように、シリコン基板(またはウエル)１の表面にソース(Ｎ型領域)Ｓとドレイン(Ｎ型領域)Ｄを設け、このソースＳとドレインＤとの間のチャネル領域(Ｐ型領域)上に、シリコン酸化膜からなるゲート絶縁膜２、浮遊ゲートＦＧ、シリコン酸化膜とシリコン窒化膜との積層からなる層間絶縁膜３および制御ゲートＣＧを順に設けて構成されている。ゲート絶縁膜２の膜厚は９５Å、層間絶縁膜３の膜厚はシリコン酸化膜の膜厚に換算して１５０Åに設定されている。各メモリセルＭは、図１(a)の枠外に示すように、２進法表示による「００」〜「１１」までの４値データに対応して４つのレベルの閾値電圧Ｖthを取り得るようになっている。なお、閾値電圧Ｖthとは、読み出し時にその閾値電圧Ｖthを制御ゲートＣＧに印加したときチャネルがオンし始めるような電圧をいう。閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…とし、各閾値電圧ＶthをＶth(０)，Ｖth(１)，Ｖth(２)，Ｖth(３)と表すものとする。この例では、
データ「１１」には閾値電圧Ｖth(０)＝１．０Ｖ±０．５Ｖ、
データ「１０」には閾値電圧Ｖth(１)＝２．５Ｖ±０．５Ｖ、
データ「０１」には閾値電圧Ｖth(２)＝４．０Ｖ±０．５Ｖ、
データ「００」には閾値電圧Ｖth(３)＝６．０Ｖ±１．０Ｖ
がそれぞれ対応している。Ｖth(０)の中心値とＶth(１)の中心値との間、Ｖth(１)の中心値とＶth(２)の中心値との間には、それぞれΔＶth＝１．５Ｖの差が設けられている。Ｖth(２)の中心値とＶth(３)の中心値との間にはΔＶth＝２．０Ｖの差が設けられている。なお、簡単のため、以下では各閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)，Ｖth(３)をそれぞれの中心値で代表して説明する。
【００２９】
このようなフラッシュメモリに次のようにして４値データを書き込む。
【００３０】
(ｉ)まず、フラッシュメモリ内の全てのメモリセルＭにデータ「００」を書き込む。
【００３１】
データ「００」を書き込むには、図２中に示すワード線Ｗ０，Ｗ１，Ｗ２，…を通して各メモリセルＭの制御ゲートＣＧに正の電圧、例えば１１Ｖを、基板(ウエル)に負の電圧、例えば−６Ｖを所定の時間だけ印加する。これにより、全てのメモリセルＭについて、チャネル領域から浮遊ゲートＦＧに電子を注入して、閾値電圧Ｖthをデータ「００」に応じたＶth(３)＝６．０Ｖに設定する。なお、このデータ「００」の書き込みは、メモリセルＭの群からなるブロック単位で行っても良い。
【００３２】
(ii)次に、データ「００」を書き込むべきメモリセルＭを除外して、残りのメモリセルＭにデータ「０１」「１０」「１１」を選択的に書き込む。
【００３３】
ａ） まず、閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)に応じたデータ「１１」「１０」「０１」を書き込むときのドレイン電圧Ｖd(０)，Ｖd(１)，Ｖd(２)を、次式
Ｖd(n)＝Ｖd(０)−n・△Ｖth・ＧＣＲ／(１−ＤＣＲ) …(１)
(ただし、△Ｖth＝Ｖth(n+1)−Ｖth(n)、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs、
Ｃonoは浮遊ゲートと制御ゲートとの間の静電容量、
Ｃtdは浮遊ゲートとチャネル領域との間の静電容量、
Ｃdはドレインと浮遊ゲートとの間の静電容量、
Ｃsはソースと浮遊ゲートとの間の静電容量である。)
により求める。
【００３４】
ここで、Ｖth(０)，Ｖth(１)，Ｖth(２)の間では、
△Ｖth＝Ｖth(１)−Ｖth(０)＝Ｖth(２)−Ｖth(１)＝１．５Ｖ
であり、また、ここでは
ＧＣＲ＝０．６、
ＤＣＲ＝０．１
となるメモリセルを用いている。
【００３５】
よって、制御ゲート電圧をＶcg＝−１０Ｖとし、閾値電圧Ｖth(０)に応じたデータ「１１」を書き込むときのドレイン電圧をＶd(０)＝４．５Ｖとした場合、式(１)より、
Ｖd(０)＝Ｖd−０・△Ｖth・ＧＣＲ／(１−ＤＣＲ)＝４．５Ｖ、
Ｖd(１)＝Ｖd−１・△Ｖth・ＧＣＲ／(１−ＤＣＲ)＝３．５Ｖ、
Ｖd(２)＝Ｖd−２・△Ｖth・ＧＣＲ／(１−ＤＣＲ)＝２．５Ｖ
となる。
【００３６】
ｂ） 特定のメモリセルＭ、例えば制御ゲートＣＧがワード線ＷＬ１、ドレインＤがビット線ＢＬ１に接続されているメモリセルＭ１に、データ「１１」「１０」「０１」のうちのいずれかを書き込む場合を考える。この場合、ワード線ＷＬ１に負の電圧Ｖcg＝−１０Ｖを印加し、ソース線ＳＬを開放してメモリセルＭ１のソースＳをフローティング状態にし、かつ書き込むべきデータ値「１１」「１０」「０１」に応じて上記式(１)により求めた正のドレイン電圧Ｖd(０)＝４．５Ｖ、Ｖd(１)＝３．５ＶまたはＶd(２)＝２．５Ｖをビット線ＢＬ１に印加する。なお、メモリセルＭ１とは無関係な非選択のワード線ＷＬ０，ＷＬ２，…およびビット線ＢＬ０，ＢＬ２，ＢＬ３，…はいずれも０Ｖにする。
【００３７】
このような電圧印加条件で、ファウラーノルドハイムトンネリング法によって特定のメモリセルＭの浮遊ゲートＦＧからドレインＤへ電子を放出することにより、上記メモリセルＭ１の閾値電圧Ｖthを下げる。これにより、書き込むべきデータ値「１１」「１０」「０１」に応じて上記メモリセルＭ１の閾値電圧Ｖthを設定する。
【００３８】
このようにした場合、制御ゲートＣＧに負の電圧を印加しているので、Ｐ型のチャネル領域（基板またはウエル）には空乏層が伸びない。したがって、ドレイン電圧Ｖdを０〜４．５Ｖの範囲内に設定する場合、制御ゲート電圧Ｖcgは−１０Ｖ程度であっても(絶対値が高々１０Ｖであっても)十分に書き込みを行うことができる。
【００３９】
図１(a)はこのようにして実際に或るメモリセルＭに書き込みを行った場合の閾値電圧Ｖthの時間Ｔに対する依存性を示している(なお、同図(b)は上記メモリセルＭの電圧印加条件を示している)。図１(a)から分かるように、メモリセルＭの閾値電圧Ｖthは、書き込み開始から時間Ｔ1＝１msec経過後に目標の閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)になっている。すなわち、この多値書き込み方法によれば、データ値「１１」「１０」「０１」に応じた異なる閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)をメモリセルＭに設定するための書き込み時間が同一になっている。したがって、後に述べるように、複数のメモリセルＭにデータ「１１」「１０」「０１」を書き込む場合に、データの値が異なっていても同じ時間Ｔ1で書き込むことができる。
【００４０】
また、このようにデータの値が異なっていても同じ時間で書き込むことができるので、書き込み後のメモリセルＭの閾値電圧Ｖthを、２値データを書き込む場合と同様の簡単なベリファイ方法によってチェックできる。したがって、全体としてさらに書き込み時間を短縮することができる。
【００４１】
ｃ） 同一のワード線、例えば図２中に示すワード線ＷＬ１に接続された複数のメモリセルＭ１，Ｍ２，Ｍ３に同時にそれぞれデータ「１１」「１０」「０１」を書き込む場合を考える。この場合、ワード線ＷＬ１に負の電圧Ｖcg＝−１０Ｖを印加し、ソース線ＳＬを開放してメモリセルＭ１，Ｍ２，Ｍ３のソースＳをフローティング状態にし、かつ書き込むべきデータ値「１１」「１０」「０１」に応じて上記式(１)により求めたドレイン電圧Ｖd(０)＝４．５Ｖ、Ｖd(１)＝３．５Ｖ、Ｖd(２)＝２．５Ｖをそれぞれビット線ＢＬ１，ＢＬ２，ＢＬ３に印加する。印加時間は図１(a)の結果を踏まえてＴ1＝＝１msecとする。なお、メモリセルＭ１，Ｍ２，Ｍ３とは無関係な非選択のワード線ＷＬ０，ＷＬ２，…およびビット線ＢＬ０，ＢＬ４(図示せず)，…はいずれも０Ｖにする。
【００４２】
このようにして、ファウラーノルドハイムトンネリング法によってメモリセルＭ１，Ｍ２，Ｍ３の浮遊ゲートＦＧからドレインＤへ電子を放出することにより上記メモリセルＭ１，Ｍ２，Ｍ３の閾値電圧Ｖthをそれぞれ下げる。これにより、書き込むべきデータ値「１１」「１０」「０１」に応じてメモリセルＭ１，Ｍ２，Ｍ３の閾値電圧Ｖthをそれぞれ目標の閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)に設定する。
【００４３】
このようにして、同一のワード線ＷＬ１につながる複数のメモリセルＭ１，Ｍ２，Ｍ３にデータ「１１」「１０」「０１」を一括して書き込むことができる。したがって、全体として書き込み時間を短縮することができる。
【００４４】
また、選択されたワード線ＷＬ１に負の電圧Ｖcg＝−１０Ｖをデータ値に無関係に印加しているので、書き込むデータ値に応じて制御ゲート電圧Ｖcgを変化させる場合に比して、非選択のワード線ＷＬ０，ＷＬ２，…に対する電圧変動の影響が小さくなる。したがって、非選択のワード線ＷＬ０，ＷＬ２，…につながるメモリセルＭのゲートディスターブを小さくすることができる。
【００４５】
なお、上述の実施形態では、書き込み時間中、選択されたワード線ＷＬ１に印加する制御ゲート電圧Ｖcgを一定としたが、これに限られるものではない。例えば、図３に示すように、上記ワード線ＷＬ１に印加する制御ゲート電圧Ｖcgを、電圧レベルが徐々に低くなる複数のパルスとしても良い。このようにした場合、ワード線ＷＬ１に対して電圧１パルスを印加する毎に、閾値電圧Ｖthのベリファイを行い、ベリファイの結果、書き込みが不十分であるときは、よりレベルが低い次のパルスを印加する一方、書き込みが所望通り行われたときはパルス印加を停止するがことができる。したがって、複数のメモリセルＭに多値データを書き込む場合に、メモリセルＭの閾値電圧Ｖthを狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、さらに書き込み時間を短縮することができる。
【００４６】
また、上述の実施形態では、ドレイン電圧をＶd＝０〜４．５Ｖの範囲内に設定し、制御ゲート電圧をＶcg＝−１０Ｖに設定したが、ドレイン電圧および制御ゲート電圧を高い側へ少し(上の例では数ボルト)だけ並行にシフトすれば、ドレイン電圧および制御ゲート電圧の絶対値をいずれも小さくすることができる。したがって、容易に低電圧化を行うことができる。
【００４７】
【発明の効果】
以上より明らかなように、この発明の不揮発性メモリの多値書き込み方法は、制御ゲートに負の電圧を印加し、ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて既述の式(１)により求めた正のドレイン電圧Ｖd(n)(ｎ＝０，１，２，…)をドレインに印加して、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定しているので、各データ値に応じた異なる閾値電圧Ｖth(n)(ｎ＝０，１，２，…)をメモリセルに設定するための書き込み時間を同一にできる。したがって、複数のメモリセルに多値データを書き込む場合に、データの値が異なっていても同じ時間で書き込むことができる。したがって、複数のメモリセルに異なるデータ値を同時に一括して書き込むことができ、全体として書き込み時間を短縮することができる。また、このようにデータの値が異なっていても同じ時間で書き込むことができるので、書き込み後のメモリセルの閾値電圧を、２値データを書き込む場合と同様の簡単なベリファイ方法によってチェックできる。したがって、全体としてさらに書き込み時間を短縮することができる。
【００４８】
また、この不揮発性メモリの多値書き込み方法では、制御ゲートに負の電圧を印加しているので、メモリセルが一般的なＮチャネル型のものであればＰ型のチャネル領域（基板またはウエル）には空乏層が伸びない。したがって、ドレイン電圧を例えば０〜４．５Ｖの範囲内に設定する場合、制御ゲート電圧は−１０Ｖ程度であっても(絶対値が高々１０Ｖであっても)十分に書き込みを行うことができる。
【００４９】
一実施形態の不揮発性メモリの多値書き込み方法では、同一のワード線につながる複数のメモリセルに多値データを一括して書き込むことができる。したがって、全体として書き込み時間を短縮することができる。
【００５０】
また、選択されたワード線に負の電圧をデータ値に無関係に印加しているので、書き込むデータ値に応じて制御ゲート電圧を変化させる場合に比して、非選択のワード線に対する電圧変動の影響を小さくできる。したがって、非選択のワード線につながるメモリセルのゲートディスターブを小さくすることができる。
【００５１】
一実施形態の不揮発性メモリの多値書き込み方法によれば、制御ゲートまたはワード線に対して負の電圧の１パルスを印加する毎に、閾値電圧のベリファイを行い、ベリファイの結果、書き込みが不十分であるときは、よりレベルが低い次のパルスを印加する一方、書き込みが所望通り行われたときはパルス印加を停止するがことができる。したがって、複数のメモリセルに多値データを書き込む場合に、メモリセルの閾値電圧を狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、さらに書き込み時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態の不揮発性メモリの多値書き込み方法により浮遊ゲート形のメモリセルに書き込みを行った場合の、閾値電圧Ｖthの時間Ｔに対する依存性と、そのときの電圧印加条件を示す図である。
【図２】書き込みの対象であるフラッシュメモリの概略構成を示す図である。
【図３】制御ゲート電圧の波形を示す図である。
【図４】浮遊ゲート形のメモリセルの構造を示す図である。
【図５】公知文献におけるドレイン電圧と閾値電圧との関係を示す図である。
【符号の説明】
１ シリコン基板
２ ゲート絶縁膜
３ 層間絶縁膜
ＢＬ０，ＢＬ１，ＢＬ２，… ビット線
ＣＧ 制御ゲート
ＦＧ 浮遊ゲート
Ｍ，Ｍ０，Ｍ１，Ｍ２，… メモリセル
ＷＬ０，ＷＬ１，ＷＬ２，… ワード線
【産業上の利用分野】
この発明は不揮発性メモリの多値書き込み方法に関する。より詳しくは、電気的に書き換え可能な読み出し専用メモリ(ＥＥＰＲＯＭ)を構成する浮遊ゲート形のメモリセルに、３個以上の異なる値をとるデータ(以下「多値データ」という。)を書き込む方法に関する。
【０００２】
【従来の技術】
電気的にデータを書き込み及び消去できるＥＥＰＲＯＭ、特にデータを一括消去できるＦｌａｓｈＥＥＰＲＯＭ(以下「フラッシュメモリ」という。)として、図４に示すように、半導体基板１の表面にソース(Ｎ型領域)Ｓとドレイン(Ｎ型領域)Ｄを設け、このソースＳとドレインＤとの間のチャネル領域(Ｐ型領域)上に、ゲート絶縁膜２、浮遊ゲートＦＧ、層間絶縁膜３および制御ゲートＣＧを順に設けてなるメモリセルＭを備えたものがある。
【０００３】
最近、このようなメモリセルＭにデータを書き込む場合に、入力データに応じた電圧をドレインＤに印加することにより、多値データを書き込む多値書き込み方法が提案されている(特開平６−１７７３９７号公報)。図５に示すように、メモリセルＭは、２進法表示による「００」〜「１１」までの４値データに対応して２Ｖ，３Ｖ，４Ｖ，５Ｖの４つのレベルの閾値電圧を取り得るものである。例えば、メモリセルＭにデータ「１１」を書き込む場合、図４中の制御ゲートＣＧに１２〜１５Ｖ程度の高電圧を印加し、データ「１１」に応じてドレインＤを０Ｖ(接地)とし、ソースＳを開放してフローティング状態にする。これにより、制御ゲートＣＧとドレインＤとの電位差に応じた量の電荷が浮遊ゲートＦＧに注入され、メモリセルＭの閾値電圧が５Ｖに設定される。また、メモリセルＭにデータ「１０」を書き込む場合、制御ゲートＣＧとソースＳは上記と同じ状態とし、データ「１０」に応じてドレインＤに１Ｖを印加する。これにより、制御ゲートＣＧとドレインＤとの電位差に応じた量の電荷が浮遊ゲートＦＧに注入され、メモリセルＭの閾値電圧が４Ｖに設定される。同様にして、データ「０１」に応じてドレイン電圧を２Ｖとすることにより閾値電圧が３Ｖに設定され、データ「００」に応じてドレイン電圧を３Ｖとすることにより閾値電圧が２Ｖに設定される。上記公報(特開平６−１７７３９７号公報)には、ドレイン電圧をパルス電圧とし、そのパルス高さ又はパルス幅を変化させることにより、閾値電圧を変化させることも提案されている。また、書き込みにファウラーノルドハイムトンネリング法を用いることも提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記多値書き込み方法では、各入力データ「００」〜「１１」に応じてどのようなパルス幅のドレイン電圧を印加するのかが不明であり、各入力データを書き込むための時間が統一されていない。このため、たとえ同一のワード線につながるメモリセルであっても、書き込むべきデータ値が異なる場合は、まず「０１」、次に「１０」、次に「１１」という様に、データ値毎に別々に書き込みを行うこととなり、全体として書き込み時間が長くなるという問題がある。
【０００５】
また、書き込みにファウラーノルドハイムトンネリング法を用いる場合は、メモリセルの製造ばらつきに起因して、同じ電圧印加条件であっても書き込み時間に１０倍程度のばらつきが生ずる。このため、書き込み後のメモリセルの閾値電圧を約１Ｖ程度の範囲内に収束させるためには、緻密なべリファイ(閾値電圧のチェック)が必要となり、全体として書き込み時間が長くなるという問題がある。
【０００６】
そこで、この発明の目的は、浮遊ゲート形のメモリセルに多値データを書き込む場合に、データ値が異なっていても同じ時間で書き込みを行うことができる不揮発性メモリの多値書き込み方法を提供することにある。また、別の目的は、同一のワード線につながる複数のメモリセルに多値データを一括して書き込むことができ、全体として書き込み時間を短縮できる不揮発性メモリの多値書き込み方法を提供することにある。また、さらに別の目的は、複数のメモリセルに多値データを書き込む場合に、メモリセルの閾値電圧を狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、書き込み時間を短縮できる不揮発性メモリの多値書き込み方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性メモリの多値書き込み方法は、半導体基板の表面に形成されたソースとドレインとの間のチャネル領域上に、ゲート絶縁膜、浮遊ゲート、層間絶縁膜および制御ゲートを順に有するメモリセルに、多値データを、各データ値に応じた異なる閾値電圧として設定して書き込む不揮発性メモリの多値書き込み方法であって、
上記メモリセルに設定すべき閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…としたとき、n番目の閾値電圧Ｖth(n)に応じたデータを書き込むときのドレイン電圧Ｖd(n)を、次式
Ｖd(n)＝Ｖd(０)−n・△Ｖth・ＧＣＲ／(１−ＤＣＲ) …(１)
(ただし、△Ｖth＝Ｖth(n+1)−Ｖth(n)、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs、
Ｃonoは浮遊ゲートと制御ゲートとの間の静電容量、
Ｃtdは浮遊ゲートとチャネル領域との間の静電容量、
Ｃdはドレインと浮遊ゲートとの間の静電容量、
Ｃsはソースと浮遊ゲートとの間の静電容量である。)
により求め、
上記制御ゲートに負の電圧を印加し、上記ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて上記式(１)により求めた正のドレイン電圧Ｖd(n)を上記ドレインに印加して、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定することを特徴とする。
【０００８】
この不揮発性メモリの多値書き込み方法では、上記式(１)により求めたドレイン電圧は、次に述べるように、各データ値に応じた異なる閾値電圧をメモリセルに設定するための書き込み時間を同一にするものである。
【０００９】
以下に式(１)を説明する。前提として、n個の異なる値をとるデータを、各データ値に応じた異なる閾値電圧として設定して書き込むものとする。なお、閾値電圧とは、読み出し時にその閾値電圧を制御ゲートに印加したときチャネルがオンし始めるような電圧をいう。また、メモリセルに設定すべき閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…とし、n番目の閾値電圧をＶth(n)、この閾値電圧Ｖth(n)に応じたデータを書き込むときのドレイン電圧をＶd(n)と表すものとする。
【００１０】
ａ） さて、図４中に示すように、
浮遊ゲートと制御ゲートとの間の静電容量をＣono、
浮遊ゲートとチャネル領域との間の静電容量をＣtd、
ドレインと浮遊ゲートとの間の静電容量をＣd、
ソースと浮遊ゲートとの間の静電容量をＣsと表し、さらに、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
ＳＣＲ＝Ｃs／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs
と規定する。このモデルでは、浮遊ゲートの電位Ｖfgは次式(２)のように表されることが知られている。
【００１１】
Ｖfg＝Ｑfg／Ｃtot＋ＧＣＲ・Ｖcg＋ＳＣＲ・Ｖs＋ＤＣＲ・Ｖd …(２)
(但し、Ｑfgは浮遊ゲート中の電荷量、
Ｖcgは制御ゲートの電位、
Ｖdはドレインの電位、
Ｖsはソースの電位を表している。)
ｂ） 閾値電圧がＶth(n)であるメモリセルと、閾値電圧がＶth(n+1)であるメモリセルとについて考える。閾値電圧がＶth(n)であるメモリセルの浮遊ゲート内にはＱfg(n)の電荷が存在し、閾値電圧がＶth(n+1)であるメモリセルの浮遊ゲート内にはＱfg(n+1)の電荷が存在する。
【００１２】
読み出し時に制御ゲートに印加するとチャネルがオンし始めるような電圧が閾値電圧であるから、上記両メモリセルの制御ゲートの電位ＶcgをそれぞれＶth（n)，Ｖth(n+1)とした場合(両メモリセルのドレイン電位Ｖd，ソース電位Ｖsは同じであるものとする。)、両メモリセルともチャネルがオンし始める状態となる。このとき、両メモリセルの浮遊ゲートの電位Ｖfg(n)，Ｖfg(n+1)は等しいと言える。
【００１３】
すなわち、式(２)中のＶcgにそれぞれＶth(n)，Ｖth(n+1)を代入することにより、Ｖfg(n)，Ｖfg(n+1)は
Ｖfg(n)＝Ｑfg(n)／Ｃtot＋ＧＣＲ・Ｖth(n)＋ＳＣＲ・Ｖs＋ＤＣＲ・Ｖd …(３)
Ｖfg(n+1)＝Ｑfg(n+1)／Ｃtot＋ＧＣＲ・Ｖth(n+1)＋ＳＣＲ・Ｖs＋ＤＣＲ・Ｖd …(４)
と表され、両者は等しいので、
(Ｑfg(n)−Ｑfg(n+1))／Ｃtot＝ＧＣＲ(Ｖth(n+1)−Ｖth(n)) …(５)
なる関係式が得られる。
【００１４】
ｃ） 次に、制御ゲート電圧(Ｖcg)を固定して、ドレインに、ドレイン電圧Ｖd(n)，Ｖd(n+1)をＴ秒間印加して、それぞれＶth(n)，Ｖth(n+1)の閾値電圧を得たとする。このとき、Ｔ秒間印加後の浮遊ゲートとドレインとの間の電位差は同じであるので、次式(６)が成り立つ。
【００１５】
Ｖd(n)−Ｖfg(n)＝Ｖd(n+1)−Ｖfg(n+1) …(６)
また、制御ゲート電圧(Ｖcg)を固定し、ソースを開放してフローティング状態にし、ドレインにドレイン電圧Ｖd(n)，Ｖd(n+1)をＴ秒間印加した時の浮遊ゲートの電位は、
Ｖfg(n)＝Ｑfg(n)／Ｃtot＋ＧＣＲ・Ｖcg＋ＤＣＲ・Ｖd(n) …(７)
Ｖfg(n+1)＝Ｑfg(n+1)／Ｃtot＋ＧＣＲ・Ｖcg＋ＤＣＲ・Ｖd(n+1) …(８)
と表される。式(６)に式(７)，(８)を代入して、
(１−ＤＣＲ)(Ｖd(n)−Ｖd(n+1))＝(Ｑfg(n)−Ｑfg(n+1))／Ｃtot …(９)
なる関係式が得られる。
【００１６】
ｄ） 式(５)と式(９)より
Ｖth(n+1)−Ｖth(n)＝(１−ＤＣＲ)(Ｖd(n)−Ｖd(n+1))／ＧＣＲ …(１０)
なる関係式が得られる。
【００１７】
ここでＶth(n+1)−Ｖth(n)＝△Ｖth、すなわち閾値電圧の差がnにかかわらず一定であり、その値がΔＶthであるものとする。この結果、式(１０)においてnの値を(n-1)，(n-2)，…，０と変化させて得られるｎ個の式を辺々加えることにより、上記式(１)
Ｖd(n)＝Ｖd(０)−n△Ｖth・ＧＣＲ／(１−ＤＣＲ)
が得られる。
【００１８】
この不揮発性メモリの多値書き込み方法では、このようにして求めたドレイン電圧Ｖd(n)を用いて書き込みを行う。すなわち、上記制御ゲートに負の電圧を印加し、上記ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて上記式(１)により求めた正のドレイン電圧Ｖd(n)を上記ドレインに印加する。そして、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定する。
【００１９】
このようにした場合、各データ値に応じた異なる閾値電圧Ｖth(n)(ｎ＝０，１，２，…)をメモリセルに設定するための書き込み時間が同一になるので、複数のメモリセルに多値データを書き込む場合に、データの値が異なっていても同じ時間で書き込むことが可能となる。したがって、複数のメモリセルに異なるデータ値を同時に一括して書き込むことができ、全体として書き込み時間を短縮することができる。また、このようにデータの値が異なっていても同じ時間で書き込むことができるので、書き込み後のメモリセルの閾値電圧を、２値データを書き込む場合と同様の簡単なベリファイ方法によってチェックできる。したがって、全体としてさらに書き込み時間を短縮することができる。
【００２０】
また、この不揮発性メモリの多値書き込み方法では、制御ゲートに負の電圧を印加しているので、メモリセルが一般的なＮチャネル型のものであればＰ型のチャネル領域（基板またはウエル）には空乏層が伸びない。したがって、ドレイン電圧を例えば０〜４．５Ｖの範囲内に設定する場合、制御ゲート電圧は−１０Ｖ程度であっても(絶対値が高々１０Ｖであっても)十分に書き込みが行われるという利点がある。
【００２１】
一実施形態の不揮発性メモリの多値書き込み方法は、上記半導体基板に上記メモリセルが行列状に配され、行方向に並ぶメモリセルの制御ゲートにワード線が接続される一方、列方向に並ぶメモリセルのドレインにビット線が接続され、複数のワード線のうちデータを書き込むべき複数のメモリセルがつながるワード線に上記負の電圧を印加し、上記複数のメモリセルの各々に書き込むべきデータ値に応じた上記ドレイン電圧を、それぞれ各メモリセルにつながるビット線に印加して、同一のワード線に接続された上記複数のメモリセルに同時にデータを書き込むようにしたことを特徴とする。
【００２２】
この実施形態の不揮発性メモリの多値書き込み方法では、同一のワード線につながる複数のメモリセルに多値データを一括して書き込むことができる。したがって、全体として書き込み時間を短縮することができる。
【００２３】
また、選択されたワード線に負の電圧をデータ値に無関係に印加しているので、書き込むデータ値に応じて制御ゲート電圧を変化させる場合に比して、非選択のワード線に対する電圧変動の影響が小さくなる。したがって、非選択のワード線につながるメモリセルのゲートディスターブを小さくすることができる。
【００２４】
一実施形態の不揮発性メモリの多値書き込み方法は、上記制御ゲートまたはワード線に印加する上記負の電圧は、電圧レベルが徐々に低くなる複数のパルスからなることを特徴とする。
【００２５】
この実施形態の不揮発メモリの多値書き込み方法によれば、上記制御ゲートまたはワード線に対して上記負の電圧の１パルスを印加する毎に、閾値電圧のベリファイを行い、ベリファイの結果、書き込みが不十分であるときは、よりレベルが低い次のパルスを印加する一方、書き込みが所望通り行われたときはパルス印加を停止するがことができる。したがって、複数のメモリセルに多値データを書き込む場合に、メモリセルの閾値電圧を狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、さらに書き込み時間を短縮することができる。
【００２６】
【発明の実施の形態】
以下、この発明の不揮発性メモリの多値書き込み方法の実施の形態を詳細に説明する。
【００２７】
図２は多値データを書き込む対象である不揮発性メモリとしてのフラッシュメモリを示している。このフラッシュメモリは、浮遊ゲート形のメモリセルＭを半導体基板に行列状に配したものであり、各行のメモリセルＭの制御ゲートＣＧにそれぞれワード線ＷＬ０，ＷＬ１，ＷＬ２，…が接続される一方、各列のメモリセルＭのドレインＤにそれぞれビット線ＢＬ０，ＢＬ１，ＢＬ２，…が接続されている。また、各メモリセルＭのソースＳは共通のソース線ＳＬに接続されている。なお、ワード線ＷＬ１につながるメモリセルＭは、個々に区別できるようにＭ０，Ｍ１，Ｍ２，…と表している。
【００２８】
各メモリセルＭは、図４に示したように、シリコン基板(またはウエル)１の表面にソース(Ｎ型領域)Ｓとドレイン(Ｎ型領域)Ｄを設け、このソースＳとドレインＤとの間のチャネル領域(Ｐ型領域)上に、シリコン酸化膜からなるゲート絶縁膜２、浮遊ゲートＦＧ、シリコン酸化膜とシリコン窒化膜との積層からなる層間絶縁膜３および制御ゲートＣＧを順に設けて構成されている。ゲート絶縁膜２の膜厚は９５Å、層間絶縁膜３の膜厚はシリコン酸化膜の膜厚に換算して１５０Åに設定されている。各メモリセルＭは、図１(a)の枠外に示すように、２進法表示による「００」〜「１１」までの４値データに対応して４つのレベルの閾値電圧Ｖthを取り得るようになっている。なお、閾値電圧Ｖthとは、読み出し時にその閾値電圧Ｖthを制御ゲートＣＧに印加したときチャネルがオンし始めるような電圧をいう。閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…とし、各閾値電圧ＶthをＶth(０)，Ｖth(１)，Ｖth(２)，Ｖth(３)と表すものとする。この例では、
データ「１１」には閾値電圧Ｖth(０)＝１．０Ｖ±０．５Ｖ、
データ「１０」には閾値電圧Ｖth(１)＝２．５Ｖ±０．５Ｖ、
データ「０１」には閾値電圧Ｖth(２)＝４．０Ｖ±０．５Ｖ、
データ「００」には閾値電圧Ｖth(３)＝６．０Ｖ±１．０Ｖ
がそれぞれ対応している。Ｖth(０)の中心値とＶth(１)の中心値との間、Ｖth(１)の中心値とＶth(２)の中心値との間には、それぞれΔＶth＝１．５Ｖの差が設けられている。Ｖth(２)の中心値とＶth(３)の中心値との間にはΔＶth＝２．０Ｖの差が設けられている。なお、簡単のため、以下では各閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)，Ｖth(３)をそれぞれの中心値で代表して説明する。
【００２９】
このようなフラッシュメモリに次のようにして４値データを書き込む。
【００３０】
(ｉ)まず、フラッシュメモリ内の全てのメモリセルＭにデータ「００」を書き込む。
【００３１】
データ「００」を書き込むには、図２中に示すワード線Ｗ０，Ｗ１，Ｗ２，…を通して各メモリセルＭの制御ゲートＣＧに正の電圧、例えば１１Ｖを、基板(ウエル)に負の電圧、例えば−６Ｖを所定の時間だけ印加する。これにより、全てのメモリセルＭについて、チャネル領域から浮遊ゲートＦＧに電子を注入して、閾値電圧Ｖthをデータ「００」に応じたＶth(３)＝６．０Ｖに設定する。なお、このデータ「００」の書き込みは、メモリセルＭの群からなるブロック単位で行っても良い。
【００３２】
(ii)次に、データ「００」を書き込むべきメモリセルＭを除外して、残りのメモリセルＭにデータ「０１」「１０」「１１」を選択的に書き込む。
【００３３】
ａ） まず、閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)に応じたデータ「１１」「１０」「０１」を書き込むときのドレイン電圧Ｖd(０)，Ｖd(１)，Ｖd(２)を、次式
Ｖd(n)＝Ｖd(０)−n・△Ｖth・ＧＣＲ／(１−ＤＣＲ) …(１)
(ただし、△Ｖth＝Ｖth(n+1)−Ｖth(n)、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs、
Ｃonoは浮遊ゲートと制御ゲートとの間の静電容量、
Ｃtdは浮遊ゲートとチャネル領域との間の静電容量、
Ｃdはドレインと浮遊ゲートとの間の静電容量、
Ｃsはソースと浮遊ゲートとの間の静電容量である。)
により求める。
【００３４】
ここで、Ｖth(０)，Ｖth(１)，Ｖth(２)の間では、
△Ｖth＝Ｖth(１)−Ｖth(０)＝Ｖth(２)−Ｖth(１)＝１．５Ｖ
であり、また、ここでは
ＧＣＲ＝０．６、
ＤＣＲ＝０．１
となるメモリセルを用いている。
【００３５】
よって、制御ゲート電圧をＶcg＝−１０Ｖとし、閾値電圧Ｖth(０)に応じたデータ「１１」を書き込むときのドレイン電圧をＶd(０)＝４．５Ｖとした場合、式(１)より、
Ｖd(０)＝Ｖd−０・△Ｖth・ＧＣＲ／(１−ＤＣＲ)＝４．５Ｖ、
Ｖd(１)＝Ｖd−１・△Ｖth・ＧＣＲ／(１−ＤＣＲ)＝３．５Ｖ、
Ｖd(２)＝Ｖd−２・△Ｖth・ＧＣＲ／(１−ＤＣＲ)＝２．５Ｖ
となる。
【００３６】
ｂ） 特定のメモリセルＭ、例えば制御ゲートＣＧがワード線ＷＬ１、ドレインＤがビット線ＢＬ１に接続されているメモリセルＭ１に、データ「１１」「１０」「０１」のうちのいずれかを書き込む場合を考える。この場合、ワード線ＷＬ１に負の電圧Ｖcg＝−１０Ｖを印加し、ソース線ＳＬを開放してメモリセルＭ１のソースＳをフローティング状態にし、かつ書き込むべきデータ値「１１」「１０」「０１」に応じて上記式(１)により求めた正のドレイン電圧Ｖd(０)＝４．５Ｖ、Ｖd(１)＝３．５ＶまたはＶd(２)＝２．５Ｖをビット線ＢＬ１に印加する。なお、メモリセルＭ１とは無関係な非選択のワード線ＷＬ０，ＷＬ２，…およびビット線ＢＬ０，ＢＬ２，ＢＬ３，…はいずれも０Ｖにする。
【００３７】
このような電圧印加条件で、ファウラーノルドハイムトンネリング法によって特定のメモリセルＭの浮遊ゲートＦＧからドレインＤへ電子を放出することにより、上記メモリセルＭ１の閾値電圧Ｖthを下げる。これにより、書き込むべきデータ値「１１」「１０」「０１」に応じて上記メモリセルＭ１の閾値電圧Ｖthを設定する。
【００３８】
このようにした場合、制御ゲートＣＧに負の電圧を印加しているので、Ｐ型のチャネル領域（基板またはウエル）には空乏層が伸びない。したがって、ドレイン電圧Ｖdを０〜４．５Ｖの範囲内に設定する場合、制御ゲート電圧Ｖcgは−１０Ｖ程度であっても(絶対値が高々１０Ｖであっても)十分に書き込みを行うことができる。
【００３９】
図１(a)はこのようにして実際に或るメモリセルＭに書き込みを行った場合の閾値電圧Ｖthの時間Ｔに対する依存性を示している(なお、同図(b)は上記メモリセルＭの電圧印加条件を示している)。図１(a)から分かるように、メモリセルＭの閾値電圧Ｖthは、書き込み開始から時間Ｔ1＝１msec経過後に目標の閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)になっている。すなわち、この多値書き込み方法によれば、データ値「１１」「１０」「０１」に応じた異なる閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)をメモリセルＭに設定するための書き込み時間が同一になっている。したがって、後に述べるように、複数のメモリセルＭにデータ「１１」「１０」「０１」を書き込む場合に、データの値が異なっていても同じ時間Ｔ1で書き込むことができる。
【００４０】
また、このようにデータの値が異なっていても同じ時間で書き込むことができるので、書き込み後のメモリセルＭの閾値電圧Ｖthを、２値データを書き込む場合と同様の簡単なベリファイ方法によってチェックできる。したがって、全体としてさらに書き込み時間を短縮することができる。
【００４１】
ｃ） 同一のワード線、例えば図２中に示すワード線ＷＬ１に接続された複数のメモリセルＭ１，Ｍ２，Ｍ３に同時にそれぞれデータ「１１」「１０」「０１」を書き込む場合を考える。この場合、ワード線ＷＬ１に負の電圧Ｖcg＝−１０Ｖを印加し、ソース線ＳＬを開放してメモリセルＭ１，Ｍ２，Ｍ３のソースＳをフローティング状態にし、かつ書き込むべきデータ値「１１」「１０」「０１」に応じて上記式(１)により求めたドレイン電圧Ｖd(０)＝４．５Ｖ、Ｖd(１)＝３．５Ｖ、Ｖd(２)＝２．５Ｖをそれぞれビット線ＢＬ１，ＢＬ２，ＢＬ３に印加する。印加時間は図１(a)の結果を踏まえてＴ1＝＝１msecとする。なお、メモリセルＭ１，Ｍ２，Ｍ３とは無関係な非選択のワード線ＷＬ０，ＷＬ２，…およびビット線ＢＬ０，ＢＬ４(図示せず)，…はいずれも０Ｖにする。
【００４２】
このようにして、ファウラーノルドハイムトンネリング法によってメモリセルＭ１，Ｍ２，Ｍ３の浮遊ゲートＦＧからドレインＤへ電子を放出することにより上記メモリセルＭ１，Ｍ２，Ｍ３の閾値電圧Ｖthをそれぞれ下げる。これにより、書き込むべきデータ値「１１」「１０」「０１」に応じてメモリセルＭ１，Ｍ２，Ｍ３の閾値電圧Ｖthをそれぞれ目標の閾値電圧Ｖth(０)，Ｖth(１)，Ｖth(２)に設定する。
【００４３】
このようにして、同一のワード線ＷＬ１につながる複数のメモリセルＭ１，Ｍ２，Ｍ３にデータ「１１」「１０」「０１」を一括して書き込むことができる。したがって、全体として書き込み時間を短縮することができる。
【００４４】
また、選択されたワード線ＷＬ１に負の電圧Ｖcg＝−１０Ｖをデータ値に無関係に印加しているので、書き込むデータ値に応じて制御ゲート電圧Ｖcgを変化させる場合に比して、非選択のワード線ＷＬ０，ＷＬ２，…に対する電圧変動の影響が小さくなる。したがって、非選択のワード線ＷＬ０，ＷＬ２，…につながるメモリセルＭのゲートディスターブを小さくすることができる。
【００４５】
なお、上述の実施形態では、書き込み時間中、選択されたワード線ＷＬ１に印加する制御ゲート電圧Ｖcgを一定としたが、これに限られるものではない。例えば、図３に示すように、上記ワード線ＷＬ１に印加する制御ゲート電圧Ｖcgを、電圧レベルが徐々に低くなる複数のパルスとしても良い。このようにした場合、ワード線ＷＬ１に対して電圧１パルスを印加する毎に、閾値電圧Ｖthのベリファイを行い、ベリファイの結果、書き込みが不十分であるときは、よりレベルが低い次のパルスを印加する一方、書き込みが所望通り行われたときはパルス印加を停止するがことができる。したがって、複数のメモリセルＭに多値データを書き込む場合に、メモリセルＭの閾値電圧Ｖthを狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、さらに書き込み時間を短縮することができる。
【００４６】
また、上述の実施形態では、ドレイン電圧をＶd＝０〜４．５Ｖの範囲内に設定し、制御ゲート電圧をＶcg＝−１０Ｖに設定したが、ドレイン電圧および制御ゲート電圧を高い側へ少し(上の例では数ボルト)だけ並行にシフトすれば、ドレイン電圧および制御ゲート電圧の絶対値をいずれも小さくすることができる。したがって、容易に低電圧化を行うことができる。
【００４７】
【発明の効果】
以上より明らかなように、この発明の不揮発性メモリの多値書き込み方法は、制御ゲートに負の電圧を印加し、ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて既述の式(１)により求めた正のドレイン電圧Ｖd(n)(ｎ＝０，１，２，…)をドレインに印加して、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定しているので、各データ値に応じた異なる閾値電圧Ｖth(n)(ｎ＝０，１，２，…)をメモリセルに設定するための書き込み時間を同一にできる。したがって、複数のメモリセルに多値データを書き込む場合に、データの値が異なっていても同じ時間で書き込むことができる。したがって、複数のメモリセルに異なるデータ値を同時に一括して書き込むことができ、全体として書き込み時間を短縮することができる。また、このようにデータの値が異なっていても同じ時間で書き込むことができるので、書き込み後のメモリセルの閾値電圧を、２値データを書き込む場合と同様の簡単なベリファイ方法によってチェックできる。したがって、全体としてさらに書き込み時間を短縮することができる。
【００４８】
また、この不揮発性メモリの多値書き込み方法では、制御ゲートに負の電圧を印加しているので、メモリセルが一般的なＮチャネル型のものであればＰ型のチャネル領域（基板またはウエル）には空乏層が伸びない。したがって、ドレイン電圧を例えば０〜４．５Ｖの範囲内に設定する場合、制御ゲート電圧は−１０Ｖ程度であっても(絶対値が高々１０Ｖであっても)十分に書き込みを行うことができる。
【００４９】
一実施形態の不揮発性メモリの多値書き込み方法では、同一のワード線につながる複数のメモリセルに多値データを一括して書き込むことができる。したがって、全体として書き込み時間を短縮することができる。
【００５０】
また、選択されたワード線に負の電圧をデータ値に無関係に印加しているので、書き込むデータ値に応じて制御ゲート電圧を変化させる場合に比して、非選択のワード線に対する電圧変動の影響を小さくできる。したがって、非選択のワード線につながるメモリセルのゲートディスターブを小さくすることができる。
【００５１】
一実施形態の不揮発性メモリの多値書き込み方法によれば、制御ゲートまたはワード線に対して負の電圧の１パルスを印加する毎に、閾値電圧のベリファイを行い、ベリファイの結果、書き込みが不十分であるときは、よりレベルが低い次のパルスを印加する一方、書き込みが所望通り行われたときはパルス印加を停止するがことができる。したがって、複数のメモリセルに多値データを書き込む場合に、メモリセルの閾値電圧を狭い範囲内に精度よく収束させることができる上、少ないベリファイ回数で書き込むことができ、さらに書き込み時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態の不揮発性メモリの多値書き込み方法により浮遊ゲート形のメモリセルに書き込みを行った場合の、閾値電圧Ｖthの時間Ｔに対する依存性と、そのときの電圧印加条件を示す図である。
【図２】書き込みの対象であるフラッシュメモリの概略構成を示す図である。
【図３】制御ゲート電圧の波形を示す図である。
【図４】浮遊ゲート形のメモリセルの構造を示す図である。
【図５】公知文献におけるドレイン電圧と閾値電圧との関係を示す図である。
【符号の説明】
１ シリコン基板
２ ゲート絶縁膜
３ 層間絶縁膜
ＢＬ０，ＢＬ１，ＢＬ２，… ビット線
ＣＧ 制御ゲート
ＦＧ 浮遊ゲート
Ｍ，Ｍ０，Ｍ１，Ｍ２，… メモリセル
ＷＬ０，ＷＬ１，ＷＬ２，… ワード線
Claims (3)
- 半導体基板の表面に形成されたソースとドレインとの間のチャネル領域上に、ゲート絶縁膜、浮遊ゲート、層間絶縁膜および制御ゲートを順に有するメモリセルに、３個以上の異なる値をとるデータを、各データ値に応じた異なる閾値電圧として設定して書き込む不揮発性メモリの多値書き込み方法であって、
上記メモリセルに設定すべき閾値電圧Ｖthの番号を最も低い閾値電圧から順にn＝０，１，２，…としたとき、n番目の閾値電圧Ｖth(n)に応じたデータを書き込むときのドレイン電圧Ｖd(n)を、次式
Ｖd(n)＝Ｖd(０)−n・△Ｖth・ＧＣＲ／(１−ＤＣＲ) …(１)
(ただし、△Ｖth＝Ｖth(n+1)−Ｖth(n)、
ＧＣＲ＝Ｃono／Ｃtot、
ＤＣＲ＝Ｃd／Ｃtot、
Ｃtot＝Ｃono＋Ｃtd＋Ｃd＋Ｃs、
Ｃonoは浮遊ゲートと制御ゲートとの間の静電容量、
Ｃtdは浮遊ゲートとチャネル領域との間の静電容量、
Ｃdはドレインと浮遊ゲートとの間の静電容量、
Ｃsはソースと浮遊ゲートとの間の静電容量である。)
により求め、
上記制御ゲートに負の電圧を印加し、上記ソースをフローティング状態にし、かつ書き込むべきデータ値に応じて上記式(１)により求めた正のドレイン電圧Ｖd(n)を上記ドレインに印加して、ファウラーノルドハイムトンネリング法によって上記浮遊ゲートから上記ドレインへ電子を放出することにより上記メモリセルの閾値電圧Ｖth(n)を設定することを特徴とする不揮発性メモリの多値書き込み方法。 - 請求項１に記載の不揮発性メモリの多値書き込み方法であって、
上記半導体基板に上記メモリセルが行列状に配され、行方向に並ぶメモリセルの制御ゲートにワード線が接続される一方、列方向に並ぶメモリセルのドレインにビット線が接続され、
複数のワード線のうちデータを書き込むべき複数のメモリセルがつながるワード線に上記負の電圧を印加し、上記複数のメモリセルの各々に書き込むべきデータ値に応じた上記ドレイン電圧を、それぞれ各メモリセルにつながるビット線に印加して、
同一のワード線に接続された上記複数のメモリセルに同時にデータを書き込むようにしたことを特徴とする不揮発性メモリの多値書き込み方法。 - 請求項２に記載の不揮発性メモリの多値書き込み方法において、
上記制御ゲートまたはワード線に印加する上記負の電圧は、電圧レベルが徐々に低くなる複数のパルスからなることを特徴とする不揮発メモリの多値書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1646996A JP3547245B2 (ja) | 1996-02-01 | 1996-02-01 | 不揮発性メモリの多値書き込み方法 |
| US08/725,661 US5708600A (en) | 1996-02-01 | 1996-10-01 | Method for writing multiple value into nonvolatile memory in an equal time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1646996A JP3547245B2 (ja) | 1996-02-01 | 1996-02-01 | 不揮発性メモリの多値書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213085A JPH09213085A (ja) | 1997-08-15 |
| JP3547245B2 true JP3547245B2 (ja) | 2004-07-28 |
Family
ID=11917130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1646996A Expired - Lifetime JP3547245B2 (ja) | 1996-02-01 | 1996-02-01 | 不揮発性メモリの多値書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5708600A (ja) |
| JP (1) | JP3547245B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903495A (en) * | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
| JP3204119B2 (ja) * | 1996-09-30 | 2001-09-04 | 日本電気株式会社 | 不揮発性半導体メモリおよびそのデータ書込方法 |
| US5959892A (en) * | 1997-08-26 | 1999-09-28 | Macronix International Co., Ltd. | Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells |
| JPH1186579A (ja) * | 1997-09-09 | 1999-03-30 | Rohm Co Ltd | Ｅｅｐｒｏｍ装置 |
| US6243289B1 (en) | 1998-04-08 | 2001-06-05 | Micron Technology Inc. | Dual floating gate programmable read only memory cell structure and method for its fabrication and operation |
| US6620682B1 (en) * | 2001-02-27 | 2003-09-16 | Aplus Flash Technology, Inc. | Set of three level concurrent word line bias conditions for a nor type flash memory array |
| US6522584B1 (en) * | 2001-08-02 | 2003-02-18 | Micron Technology, Inc. | Programming methods for multi-level flash EEPROMs |
| US7038248B2 (en) * | 2002-02-15 | 2006-05-02 | Sandisk Corporation | Diverse band gap energy level semiconductor device |
| EP1365417A1 (en) * | 2002-05-13 | 2003-11-26 | STMicroelectronics S.r.l. | Programming method of the memory cells in a multilevel non-volatile memory device |
| EP1363292B1 (en) * | 2002-05-13 | 2012-08-08 | STMicroelectronics Srl | Programming method of the memory cells in a multilevel non-volatile memory device |
| US6987695B2 (en) * | 2003-03-25 | 2006-01-17 | Promos Technologies Inc. | Writing data to nonvolatile memory |
| JP5755909B2 (ja) * | 2011-03-09 | 2015-07-29 | ラピスセミコンダクタ株式会社 | 半導体不揮発性メモリ及びデータ書き込み方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| JP3095918B2 (ja) * | 1992-12-07 | 2000-10-10 | 新日本製鐵株式会社 | 不揮発性半導体メモリ |
| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5594685A (en) * | 1994-12-16 | 1997-01-14 | National Semiconductor Corporation | Method for programming a single EPROM or flash memory cell to store multiple bits of data that utilizes a punchthrough current |
-
1996
- 1996-02-01 JP JP1646996A patent/JP3547245B2/ja not_active Expired - Lifetime
- 1996-10-01 US US08/725,661 patent/US5708600A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213085A (ja) | 1997-08-15 |
| US5708600A (en) | 1998-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10796779B2 (en) | Semiconductor memory device | |
| JP3730272B2 (ja) | 不揮発性半導体記憶装置 | |
| US8711635B2 (en) | Nonvolatile semiconductor memory device | |
| JP5090712B2 (ja) | フラッシュメモリ素子のプログラム方法 | |
| JP3631463B2 (ja) | 不揮発性半導体記憶装置 | |
| JP5106083B2 (ja) | 不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置 | |
| US8472259B2 (en) | Non-volatile semiconductor memory device | |
| JP3626221B2 (ja) | 不揮発性半導体記憶装置 | |
| US20010048615A1 (en) | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller | |
| US7251161B2 (en) | Semiconductor device and method of controlling said semiconductor device | |
| US7606080B2 (en) | Erase verifying method of NAND flash memory device | |
| US20080205141A1 (en) | Circuit and method for multiple-level programming, reading, and erasing dual-sided nonvolatile memory cell | |
| JP2017174482A (ja) | 不揮発性半導体記憶装置とその消去方法 | |
| US9779830B2 (en) | Non-volatile semiconductor memory device and erase method thereof | |
| KR20090102262A (ko) | 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법 | |
| WO2021108339A1 (en) | Silicon-oxide-nitride-oxide-silicon based multi-level non-volatile memory device and methods of operation thereof | |
| JP3547245B2 (ja) | 不揮発性メモリの多値書き込み方法 | |
| JP2008091011A (ja) | フラッシュメモリ素子とそのプログラム方法 | |
| JPH08249893A (ja) | 半導体記憶装置 | |
| JP2002279788A (ja) | 不揮発性半導体メモリ | |
| JPH11134879A (ja) | 不揮発性半導体記憶装置 | |
| KR100898684B1 (ko) | 플래시 메모리 소자 및 그의 프로그램 방법 | |
| JP2000243094A (ja) | 不揮発性半導体記憶装置およびそのプログラミング方法 | |
| JP5081755B2 (ja) | 不揮発性半導体記憶装置とその読み出し方法 | |
| KR20100013956A (ko) | 플래시 메모리 소자 및 이의 프로그램 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040413 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |