JP2017174482A - 不揮発性半導体記憶装置とその消去方法 - Google Patents

Abstract

【課題】ダブルパターニングを適用した不揮発性半導体記憶装置の消去動作を最適化する。【解決手段】複数のワード線と複数のビット線との各交差点に設けられたメモリセルを含むメモリセルアレイの所定のブロックに対して所定の消去電圧を印加することでデータの消去を行う制御回路を備えた不揮発性半導体記憶装置であって、上記制御回路は、上記メモリセルアレイの縁端部以外の偶数のワード線と奇数のワード線とに対して互いに異なるワード線電圧を印加し、上記メモリセルアレイの縁端部のワード線に上記ワード線電圧とは異なる電圧を印加し、上記消去電圧をメモリセルに印加することでデータを消去する。上記メモリセルアレイの縁端部以外の奇数のワード線に対するワード線電圧は、上記メモリセルアレイの縁端部以外の偶数のワード線に対するワード線電圧よりも高くなり又は低くなるように設定される。【選択図】図５

Description

本発明は、例えばフラッシュメモリなどの不揮発性記憶装置とその消去方法

昨今のフラッシュメモリなどの不揮発性記憶装置では、大容量微細化の半導体リソグラフィのためにダブルパターニング技術が採用されている。ダブルパターニング技術は、解像度が例えば４２ｎｍ以下のリソグラフィ技術として使用されており、例えば２倍のピッチでパターンを露光した後にその１／２のピッチだけシフトされて露光させる方法、及び、スペーサプロセスなどのプロセストリックを用いた後に不要なパターンを除去する方法などの複数の方法が知られている。

特開２００７−２５０１８６号公報 米国特許出願公開第２００８／０１６５５８５号公報 米国特許出願公開第２０１３／０１６３３５９号公報 米国特許出願公開第２０１１／００６９５４３号公報 米国特許出願公開第２０１２／０００８４１２号公報

このようなフラッシュメモリの大容量微細化のために、各ワード線の間隔及び各ビット線の間隔が非常に狭くなり、隣接するワード線間もしくは隣接するビット線間でのデータプログラム（書き込み）又は消去時の特性に大きく影響を与えている。そのため、例えば特許文献１〜５などの従来技術では、データ消去特性の最適化のための方法が提案されている。

図１は従来例に係るフラッシュメモリのデータ消去時の各電極の印加電圧を示す縦断面図である。

図１において、Ｐ型半導体基板１に例えばリンを注入することでＮウェル２を形成し、Ｎウェル２の上部に例えばボロンを注入することでＰウェル３を形成する。次いで、Ｐウェル３上に以下の電極が形成され、各電極及びＮウェル２、Ｐウェル３に図１のごとく所定の電圧（図１において各括弧内の電圧）を印加することでデータ消去を行う。なお、ＦＬはフローティング状態である。
（１）ソース線ＳＬ；
（２）選択ゲート線ＳＧＳ，ＳＧＤ；
（３）ダミーワード線ＤＷＬＳ，ＤＷＬＤ；
（４）ワード線ＷＬ０〜ＷＬ３１；
（５）ビット線ＧＢＬ。

ここで、ＶＤＷＬはダミーワード線ＤＷＬＳ，ＤＷＬＤに印加される電圧であり、各ダミーワード線ＤＷＬＳ，ＤＷＬＤにそれぞれ隣接する例えば２本のエッジ領域側ワード線ＷＬ０，ＷＬ１，ＷＬ３０，ＷＬ３１にそれぞれ電圧Ｖｅａ，Ｖｅｂ，Ｖｅｂ，Ｖｅａが印加される。また、エッジ領域以外の中央部のワード線ＷＬ２〜ＷＬ２９に電圧Ｖｅｅが印加され、Ｎウェル２及びＰウェル３に電圧ＶＥＲＳが印加される。これらの印加電圧の一例は以下の通りである。

Ｖｅａ＝Ｖｅｂ≒０Ｖ
Ｖｅｅ＝０．３〜０．５Ｖ
ＶＥＲＳ＝１５〜２５Ｖ

図１の従来例に係る消去方法によれば、上記エッジ領域は製造プロセスにおいて周期的ではないので特異的な領域である。一般に、エッジ領域のワード線は他の領域のワード線に比較して遅い消去速度で消去されるので、エッジ領域のワード線には一般的には０Ｖが印加される一方、エッジ領域以外のワード線には０Ｖを超える電圧が印加される。このようにして速い消去スピードのワード線の消去スピードを落とすように調整を行って、すべてのワード線の消去スピードをそろえて、消去後のメモリセルのしきい値分布の狭帯化を図る。しかし、ダブルパターニング技術においては、中央部のワード線においても均一な線幅や間隔を保証できなくなり、従って、エッジ領域以外のワード線における消去動作を最適化することができないという問題点があった。

本発明の目的は従来技術に比較して不揮発性半導体記憶装置の消去動作を最適化することができる不揮発性半導体記憶装置とその消去方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置は、複数のワード線と複数のビット線との各交差点に設けられたメモリセルを含むメモリセルアレイの所定領域に対して所定の消去電圧を印加することでデータの消去を行う制御回路を備えた不揮発性半導体記憶装置であって、
上記制御回路は、上記メモリセルアレイの縁端部以外の偶数のワード線と奇数のワード線とに対して互いに異なるワード線電圧を印加し、上記メモリセルアレイの縁端部のワード線に上記ワード線電圧とは異なる電圧を印加し、上記消去電圧をメモリセルに印加することでデータを消去することを特徴とする。

上記不揮発性半導体記憶装置において、上記メモリセルアレイの縁端部以外の奇数のワード線に対するワード線電圧は、上記メモリセルアレイの縁端部以外の偶数のワード線に対するワード線電圧よりも高くなり又は低くなるように設定されたことを特徴とする。

また、上記不揮発性半導体記憶装置において、上記メモリセルアレイの縁端部のワード線は両端の選択ゲート線あるいはダミーワード線に隣接した、それぞれ少なくとも１本のワード線であることを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記制御回路は、偶数のビット線のメモリセルと、奇数のビット線のメモリセルとに対して異なるベリファイ条件で上記データ消去のベリファイを行うことを特徴とする、

またさらに、上記不揮発性半導体記憶装置において、上記ベリファイ条件は、
（１）ワード線電圧と、
（２）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線の放電時間と、
（３）ソースラインから充電して上記データ読み出しとは逆のデータ読み出しのときのビット線の充電時間と、
（４）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のプリチャージ時間と、
（５）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のセンス電圧と
のうちの少なくとも１つを、偶数のビット線のメモリセルと、奇数のビット線のメモリセルとに対して異なるように設定することであることを特徴とする。

また、上記不揮発性半導体記憶装置において、上記互いに異なるワード線電圧は、上記不揮発性半導体記憶装置のウェハテストで測定されたデータ消去時のしきい値電圧に基づいて決定されることを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記互いに異なるワード線電圧は、上記不揮発性半導体記憶装置のウェハテストで測定されたデータ消去時に同じしきい値電圧を与える消去電圧に基づいて決定されることを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記ウェハテストで測定されたデータ消去時のしきい値電圧は、
（１）偶数のワード線及び偶数のビット線のケースと、
（２）偶数のワード線及び奇数のビット線のケースと、
（３）奇数のワード線及び偶数のビット線のケースと、
（４）奇数のワード線及び奇数のビット線のケースと
の４つのケースについて測定されることを特徴とする。

また、上記不揮発性半導体記憶装置において、上記消去電圧は、上記メモリセルアレイのウェルに印加されることを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記決定された互いに異なるワード線電圧は、上記メモリセルアレイの一部領域に格納された後、上記不揮発性半導体記憶装置の電源がオンされたときに上記メモリセルアレイから読み出されて上記データの消去時に用いることを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記消去のシーケンスを行う前に、上記所定領域の全メモリセルに書込みを行う特徴とする。

第２の発明に係る不揮発性半導体記憶装置の消去方法は、複数のワード線と複数のビット線との各交差点に設けられたメモリセルを含むメモリセルアレイの所定の領域に対して所定の消去電圧を印加することでデータの消去を行う制御回路を備えた不揮発性半導体記憶装置の消去方法であって、
上記制御回路が、上記メモリセルアレイの縁端部以外の偶数のワード線と奇数のワード線とに対して互いに異なるワード線電圧を印加し、上記メモリセルアレイの縁端部のワード線に上記ワード線電圧とは異なる電圧を印加し、上記消去電圧をメモリセルに印加することでデータを消去することを含むことを特徴とする。

上記不揮発性半導体記憶装置の消去方法において、上記メモリセルアレイの縁端部以外の奇数のワード線に対するワード線電圧は、上記メモリセルアレイの縁端部以外の偶数のワード線に対するワード線電圧よりも高くなり又は低くなるように設定されたことを特徴とする。

従って、本発明に係る従来技術に比較して不揮発性半導体記憶装置の消去動作を最適化することができる不揮発性半導体記憶装置とその消去方法を提供できる。

従来例に係るフラッシュメモリのデータ消去時の各電極の印加電圧を示す縦断面図である。 ダブルパターニングによるフラッシュメモリの消去特性であって、ページ番号に対するしきい値電圧Ｖｔｈを示すグラフである。 ダブルパターニングによるフラッシュメモリの消去特性であって、奇数のワード線と偶数のワードに対するメモリセルのしきい値分布を示すグラフである。 本発明の一実施形態に係るフラッシュメモリの構成例を示すブロック図である。 図４のフラッシュメモリのデータ消去時の各電極の印加電圧を示す縦断面図である。 図４のフラッシュメモリのデータ消去時のベリファイ動作を示す回路図である。 図４のフラッシュメモリのためのウェハテスト処理を示すフローチャートである。 図４のフラッシュメモリのための電源オン時処理を示すフローチャートである。 図４のフラッシュメモリのための消去前事前書込み処理を示すフローチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

本発明者の測定による知見．
図２は本発明者によるＮＡＮＤ型フラッシュメモリの測定結果であって、ページ番号に対するしきい値電圧Ｖｔｈを示すグラフである。また、図３は本発明者によるＮＡＮＤ型フラッシュメモリの測定結果であって、奇数のワード線と偶数のワードに対するメモリセルのしきい値分布を示すグラフである。

図２において、ＮＡＮＤ型フラッシュメモリのページＰ０及びＰ１のメモリセルは偶数のワード線ＷＬ０上にあり、ページＰ２及びＰ３のメモリセルは奇数のワード線ＷＬ１上にある。そして、ページＰ０，Ｐ２，Ｐ４等は偶数のビット線ＧＢＬ上にあり、ページＰ１，Ｐ３，Ｐ５等は奇数のビット線ＧＢＬ上にある。すなわち、ページ数とワード線番号、ビット線番号との関係は以下の通りである。

［表１］
―――――――――――――――――
ページ ワード線 ビット線
―――――――――――――――――
Ｐ０ ＷＬ０ 偶数
Ｐ１ ＷＬ０ 奇数
Ｐ２ ＷＬ１ 偶数
Ｐ３ ＷＬ１ 奇数
Ｐ４ ＷＬ２ 偶数
Ｐ５ ＷＬ２ 奇数
… … …
―――――――――――――――――

図２及び図３のグラフから明らかなように、以下のことが分かる。

（１）偶数のワード線あるいは奇数のワード線に対してしきい値電圧Ｖｔｈはほぼ同一の値を有するが、半導体チップの製造バラツキにより若干異なる。
（２）ビット線ＧＢＬに対して、互いに隣接する偶数又は奇数のビット線に対してしきい値電圧Ｖｔｈが周期的に変化する。
（３）ページ番号に対して、しきい値電圧Ｖｔｈが周期的に変化する。
本発明者はこれらの知見に基づいて、本実施形態の消去方法を以下に提案する。

図４は本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。図４において、本実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、ページバッファ回路１４と、カラムデコーダ１５と、メモリレジスタ１６と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１と、制御信号入力端子５３とを備えて構成される。なお、５２はデータ線である。

ページバッファ回路１４は、所定のページ単位のデータ書き込み及び読み出しを行うために、ビット線ＧＢＬの１組（ＧＢＬｅ，ＧＢＬｏ）毎に設けられたセンスアンプ回路（ＳＡ）及びデータラッチ回路を含む。なお、センスアンプ回路（ＳＡ）は、ラッチ回路（Ｌ２）を含むいくつかの素子で構成されるものである。

メモリセルアレイ１０の各メモリセルストリングは選択ゲート線ＳＧＤとビット線ＧＢＬの各交差点に接続され、メモリセルストリングＭＣの各メモリセルは複数のワード線ＷＬに接続され、メモリセルアレイ１０のワード線ＷＬ及びビット線ＧＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。メモリレジスタ１６は制御回路１１に接続され、読み出し、書き込み及び消去の動作に必要なパラメータ（モードセットデータ）を予め格納しており、電源オン時に制御回路１１によりメモリセルアレイ中のヒューズデータ格納領域より読み出されて設定される。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

データ入出力バッファ５０は、データの入出力及びコマンドとアドレス信号の入力に用いられる。すなわち、入出力バッファ５０、データ線５２及びラッチ回路（Ｌ２）１４ｂを介して、入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は制御信号入力端子５３を介して動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

図５は図４のフラッシュメモリのデータ消去時の各電極の印加電圧を示す縦断面図である。図５において、Ｐ型半導体基板１、Ｎウェル２及びＰウェル３、並びに各電極が図１と同様に形成されるが、以下の点で異なることを特徴としている。
（１）ダミーワード線ＤＷＬＳに対して電圧ＶＤＷＬに代えて電圧ＶＤＷＬ１が印加される。
（２）ダミーワード線ＤＷＬＤに対して電圧ＶＤＷＤに代えて電圧ＶＤＷＬ２が印加される。
（３）エッジ領域のワード線ＷＬ０，ＷＬ１に対して電圧Ｖｅａ，Ｖｅｂが印加されるが、エッジ領域のワード線ＷＬ３０，ＷＬ３１に対して電圧Ｖｅｃ，Ｖｅｄが印加される。
（４）エッジ領域以外の偶数のワード線ＷＬ２，ＷＬ４，…，ＷＬ２８に対して電圧Ｖｅｅが印加される。
（５）エッジ領域以外の奇数のワード線ＷＬ１，ＷＬ３，…，ＷＬ２９に対して電圧Ｖｅｏが印加される。

ここで、印加電圧の一例は以下の通りである。

Ｖｅａ＝Ｖｅｄ＝０〜０．５Ｖ
Ｖｅｂ＝Ｖｅｃ＝０〜０．５Ｖ
Ｖｅｅ＝０．３〜０．５Ｖ
Ｖｅｏ＝０．３〜０．５Ｖ
ＶＥＲＳ＝１５〜２５Ｖ

従って、図２及び図３の知見に鑑みて、奇数のワード線用印加電圧Ｖｅｏは好ましくは、偶数のワード線用印加電圧Ｖｅｅよりも例えば０．１Ｖ〜０．５Ｖだけ低くなるように設定される。図１の従来例では、電圧Ｖｅａはエッジ領域中の最も縁端のエッジの２本のワード線ＷＬ０，ＷＬ３１に用いられ、エッジ領域以外の中央領域のワード線の印加電圧は偶数又は奇数で電圧差なく電圧Ｖｅｅを印加しているが、本実施形態では、図２及び図３の知見の効果を考慮して、エッジ領域以外の中央領域のワード線の印加電圧は偶数又は奇数に依存して電圧差を有して電圧Ｖｅｅ，Ｖｅｏを印加したことを特徴としている。

また、本実施形態では、メモリアレイの縁端部の両エッジ領域の各２本のワード線ＷＬ０，ＷＬ１，ＷＬ３０，ＷＬ３１にはそれぞれ、中央領域のワード線の印加電圧Ｖｅｅ，Ｖｅｏとは異なる印加電圧を用いている。ここで、メモリアレイの縁端部の両エッジ領域の各２本のワード線ＷＬ０，ＷＬ１，ＷＬ３０，ＷＬ３１としているが、本発明はこれに限らず、各両端で１本又は３本のワード線に中央領域のワード線の印加電圧Ｖｅｅ，Ｖｅｏとは異なる印加電圧を用いてもよい。本実施形態ではメモリセルストリングＭＣに３２メモリセルを接続する場合を示しているが、これに限らず６４メモリセルなどのより大きな縦続数でも良く、その場合エッジ領域も広くなる。なお、図５に示すように、ワード線ＷＬ０はダミーワード線ＤＷＬＳを介して選択ゲート線ＳＧＳに隣接して設けられ、ワード線ＷＬ３１はダミーワード線ＤＷＬＤを介して選択ゲート線ＳＧＤに隣接して設けられている。そして、縁端部のワード線は本実施形態のようにＷＬ０，ＷＬ３１に加えてワード線ＷＬ１、ＷＬ３０を含んでもよい。

図６は図４のフラッシュメモリのデータ消去時のベリファイ動作を示す回路図である。図６において、ＭＣはＮＡＮＤ型メモリセルストリングであり、ＢＬＳｅは偶数のビット線ＧＢＬ０，ＧＢＬ２，…の選択信号であり、ＢＬＳｏは奇数のビット線ＧＢＬ１，ＧＢＬ３，…の選択信号である。

ここで、メモリセルストリングＭＣの活性層領域の幅及びフローティングゲートの幅は、上述のように、ダブルパターニングによって偶数及び奇数の依存性を有する場合があり、このことは消去時のしきい値電圧Ｖｔｈにも影響を与える。図２のグラフのデータは、その差が小さいが、フラッシュメモリチップのウェハ及び／又はロットに大きく依存する。この差は、ワード線ＷＬが共通なので、消去時のワード線電圧ＶＷＬによってキャンセルすることはできない。この差は、ベリファイの条件設定を変えることによりキャンセルすることができる。例えば、ベリファイ時のワード線電圧ＶＷＬは、偶数ページと奇数ページとの間で変更することが好ましい。別の方法としては、通常のデータ読み出し時（ソースラインを接地し、ページバッファ回路１４からビット線をプリチャージしてデータを読み出す）のビット線ＧＢＬの放電時間、もしくはリバース読み出し時（ＧＢＬ＝０ＶでソースラインＳＬからビット線を充電する）のビット線ＧＢＬの充電時間を用いて上記の差を実質的にキャンセルできる。もしくは、ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のプリチャージ時間を用いて、もしくは、ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のセンス電圧を用いて上記の差をキャンセルしてもよい。

すなわち、本実施形態においては、データを消去するときのベリファイ条件は、
（１）ワード線電圧ＶＷＬと、
（２）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線の放電時間と、
（３）ソースラインから充電して上記データ読み出しとは逆のデータ読み出しのときのビット線の充電時間と、
（４）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のプリチャージ時間と、
（５）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のセンス電圧とのうちの少なくとも１つを、偶数のビット線のメモリセルと、奇数のビット線のメモリセルとに対して異なるように設定してもよい。

図６は上記リバース読み出しによる奇数ページのベリファイを示しており、消去時のベリファイ（データ消去したときの確認）は、奇数ページのベリファイと、偶数ページのベリファイの２つの動作に分割される。例えば、あるワード線電圧ＶＷＬは偶数ページのベリファイのために０Ｖに設定され、奇数ページのベリファイのために例えば０．２Ｖに設定される。すなわち、図２のグラフの特性に基づき、奇数ページの消去は偶数ページの消去に比較して遅くなるからである。

図７は図４のフラッシュメモリのためのウェハテスト処理を示すフローチャートである。以下、図７を参照して電圧設定の一例を記載しつつ当該ウェハテスト処理について説明する。

図７のステップＳ１において、すべてのメモリセルストリングＭＣに対してデータ「０」にプログラムして書き込み時間を測定する。本ステップは次のステップで消去特性を測定するための前処理を兼ねるが、この書込み時間データは書込み条件設定のパラメータ決定に使用され、消去のパラメータには関係ない。

具体的には、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）法を用いて、メモリセルアレイ１０のうちのいくつかのブロックの全ページについて以下を測定して平均値から実際に使用する書込み開始電圧Ｖｓｔａｒｔを計算する。ここで、最初の１０ビットのしきい値がベリファイ電圧ＰＶを越した時のワード線電圧Ｖｐｎを記録してゆき、例えば開始電圧Ｖｓｔａｒｔ＝電圧Ｖｐｎの平均値−２Ｖから決定される。なお、この例ではすべてのページのデータの電圧Ｖｐｎの平均値を使用しているが、本発明はこれに限らず、すべてのページのデータの電圧Ｖｐｎの最小値を使用してもよい。

ステップＳ２において一部のブロックのメモリセルストリングＭＣのデータを消去して（Ｖｔｈ＜０Ｖ）４つのケースＡ〜Ｄに対してしきい値電圧Ｖｔｈを測定する。ここで、４つのケースとは、以下の通りである。
（ケースＡ）偶数のワード線、偶数のビット線。
（ケースＢ）偶数のワード線、奇数のビット線。
（ケースＣ）奇数のワード線、偶数のビット線。
（ケースＤ）奇数のワード線、奇数のビット線。

具体的には、いくつかのブロックについて以下を測定して平均値から実際に使用するオフセットを計算する。まず、ＩＳＰＥ（Ｉｎｃｒｅｍｅｎｔ Ｓｔｅｐ Ｐｕｌｓｅ Ｅｒａｓｅ）法を用いて、ページ３２（メモリストリングの中央のＷＬ線）の５０％のビットのしきい値電圧Ｖｔｈが０Ｖ以下になるまで、例えば開始電圧Ｖｓｔａｒｔ＝１４Ｖ、ステップ電圧Ｖｓｔｅｐ＝０．２Ｖ，消去ベリファイ電圧ＥＶ＝０Ｖを用いてデータを消去する。そして、上記４つのケースについてしきい値電圧Ｖｔｈの最大値のビットの１０ビット手前のしきい値電圧Ｖｔｈを測定する。具体的な手順は以下の通りである。

（１）ページ０のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ０として測定する。ここで、いくつかのブロックのページ０のデータが得られるので平均値をとる操作が入る。（以下同様）
（２）ページ１のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ１として測定する。
（３）ページ２のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ２として測定する。
（４）ページ３のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ３として測定する。
（５）ページ４，８，１２，…，５６のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をケースＡのしきい値電圧Ｖｔｈｅｅとして測定する。
（６）ページ５，９，１３，…，５７のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をケースＢのしきい値電圧Ｖｔｈｅｏとして測定する。
（７）ページ６，１０，１４，…，５８のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をケースＣのしきい値電圧Ｖｔｈｏｅとして測定する。
（８）ページ７，１１，１５，…，５９のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をケースＤのしきい値電圧Ｖｔｈｏｏとして測定する。
（９）ページ６０のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ６０として測定する。
（１０）ページ６１のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ６１として測定する。
（１１）ページ６２のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ６２として測定する。
（１２）ページ６３のデータを読み出して、上記しきい値電圧Ｖｔｈの平均値をＶｔｈ６３として測定する。

次いで、ステップＳ３において測定されたしきい値電圧Ｖｔｈに基づいてオフセット値を決定し、ステップＳ４において決定されたオフセット値を消去電圧等のモードセットデータの一部としてメモリレジスタ１６に格納して当該処理を終了する。そして、書込み、消去及び読み出しの動作パラメータ（モードセットデータ）がすべてそろった後に、メモリレジスタ１６のデータはメモリセルアレイのヒューズデータ格納領域に書込まれる。

具体的には、例えば、Ｖｔｈ１＝Ｖｔｈ６３＝０．５Ｖ，Ｖｔｈ０＝Ｖｔｈ６２＝０．６Ｖ，Ｖｔｈ２＝Ｖｔｈ３＝Ｖｔｈ６０＝Ｖｔｈ６１＝１．２Ｖ，Ｖｔｈｅｅ＝０．８Ｖ，Ｖｔｈｅｏ＝０．９Ｖ，Ｖｔｈｏｅ＝１．１Ｖ，Ｖｔｈｏｏ＝０．９５Ｖとすると、上記オフセット値は、Ｖｅａ＝０．６Ｖ，Ｖｅｂ＝０．０Ｖ，Ｖｅｅ＝０．３Ｖ，Ｖｅｏ＝０．１Ｖ，Ｖｅｃ＝０．０Ｖ，Ｖｅｄ＝０．６Ｖが得られ、これらの電圧を印加して消去すればほぼ消去後しきい値電圧Ｖｔｈを平準化でき、ほぼ０．１Ｖのばらつきに抑えられる。（図３におけるしきい値のシフトを無くせる。）

これは、消去が最も遅いのはＶｔｈ２、Ｖｔｈ３，Ｖｔｈ６０，Ｖｔｈ６１＝１．２Ｖで、Ｖｔｈｅｅ＝０．８Ｖは０．４Ｖだけ消去が早いことを意味するので、逆に電圧Ｖｅｅに０．３Ｖを印加して消去を遅くしている。０．４Ｖでないのは、同じワード線のしきい値電圧Ｖｔｈｅｏのメモリセルの消去が浅くなるからこちらに合わせるためである。

ここで、例えば、同じワード線上のＶｔｈ０とＶｔｈ１をみると、Ｖｅａ＝０．６ＶとするとＶｔｈ１の方（ワード線ＷＬ０，奇数のビット線、ページ１）の消去後しきい値電圧Ｖｔｈが０．１Ｖ深くなるのだが、これを補正するならば、ページ１のベリファイ電圧を０Ｖでなく０．１Ｖとすればよい。

この後、これらの条件を入れてデータ消去を行い、さらにいくつかのブロックについて消去ベリファイ電圧ＥＶをパスする消去電圧Ｖｅｐより消去の開始電圧Ｖｓｔａｒｔを例えばＶｅｐ−４Ｖとする。そして、上記オフセット値及び消去開始電圧Ｖｓｔａｒｔをメモリレジスタに格納して、消去の特性測定とパラメータ設定を終わる。

ここで、消去特性測定は、ページ３２の５０％のビットのしきい値Ｖｔｈが０Ｖ以下になった点を基準に、各ページの最大しきい値のビットの１０ビット分低いしきい値を測定しているが、本発明はこれに限らず、例えば、最も消去の早いページの９９％のビットが例えばしきい値０Ｖ以下になる点を基準にするとか、あるいは３シグマに相当するビットがしきい値０Ｖ以下になる消去電圧を各ページについて測定して使用してもよい。また、ステップ電圧を０．２Ｖとしたが、始めはラフに０．５Ｖで開始してターゲットに近づいたら０．１Ｖに変えて精度を上げる方法も好ましい。

図８は図４のフラッシュメモリのための電源オン時処理を示すフローチャートである。図８のステップＳ１１において、電源がオンされると、制御回路１１はメモリセルアレイのヒューズデータ格納領域からモードセットデータを読み出し、メモリレジスタに転送して格納する。そして、ステップＳ１２において、メモリレジスタ１６から消去電圧等のモードセットデータを読み出して、読み出されたモードセットデータを動作条件として設定してメモリの動作をさせる。

以上説明したように、本実施形態によれば、偶数のワード線と奇数のワード線とで異なるワード線電圧を用いてデータを消去するので、データ消去のしきい値電圧特性に応じてデータ消去でき、従来技術に比較して高精度で最適化してデータを消去することができる。

ここで、従来の消去は、データの書かれたブロックに消去電圧を印加して、すなわち、メモリセルはデータが１（消去状態）のセルと０(書き込み状態)のセルが混在している状態で消去電圧を印加していた。ＦＮトンネル効果では、初期のしきい値によらずに消去後のしきい値が決まるとはいえ、フローティングゲート間のカップリングの効果は残るため完全ではない。そこで、図９の消去前事前書込み処理に示すように、消去前書込み（Ｓ２１）を行い、消去電圧を印加してベリファイを繰り返し行う（Ｓ２２）。これにより消去電圧印加前のしきい値を概略そろえることにより、消去後のしきい値分布の均一性を一層高めることができる。消去前書込みは、全ワード線を一括選択して行え、ベリファイも不要であるので、せいぜい１００μ秒ででき、消去は２ｍ秒程度であるので、ほぼ問題にならない。

以上の実施形態においては、ＮＡＮＤ型フラッシュメモリについて説明しているが、本発明はこれに限らず、ダブルパターニング技術を適用されている、ＮＯＲ型フラッシュメモリなどの種々の不揮発性半導体記憶装置に適用することができる。

以上の実施形態においては、制御回路１０は、メモリセルアレイの所定のブロックに対して所定の消去電圧を印加することでデータの消去を行っているが、本発明はこれに限らず、例えばＮＯＲ型フラッシュメモリなどの種々の不揮発性半導体記憶装置において、メモリセルアレイの所定領域に対して所定の消去電圧を印加することでデータの消去を行ってもよい。

以上の実施形態において、消去時のビット線の印加電圧について、偶数のビット線は偶数のグローバルビット線とし、奇数のビット線は奇数のグローバルビット線としてもよい。

本発明と特許文献１〜５との相違点．
本発明の特徴は、偶数のワード線と奇数のワード線とで異なるワード線電圧を用いてデータを消去動作することを特徴としているが、特許文献１〜５においてこの特徴について開示も示唆もない。

以上詳述したように、本発明に係る従来技術に比較してダブルパターニング技術を適用した不揮発性半導体記憶装置の消去動作を最適化することができる。

１…半導体基板、
２…Ｎウェル、
３…Ｐウェル、
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…ページバッファ回路（ＰＢ）、
１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
５３…制御信号入力端子、
ＤＷＬＳ，ＤＷＬＤ…ダミーワード線、
ＧＢＬ…ビット線、
ＭＣ…ＮＡＮＤ型メモリセルストリング、
ＳＬ…ソース線、
ＳＧＳ，ＳＧＤ…選択ゲート線、
ＷＬ０〜ＷＬ３１…ワード線。

Claims (13)

1. 複数のワード線と複数のビット線との各交差点に設けられたメモリセルを含むメモリセルアレイの所定領域に対して所定の消去電圧を印加することでデータの消去を行う制御回路を備えた不揮発性半導体記憶装置であって、
   上記制御回路は、上記メモリセルアレイの縁端部以外の偶数のワード線と奇数のワード線とに対して互いに異なるワード線電圧を印加し、上記メモリセルアレイの縁端部のワード線に上記ワード線電圧とは異なる電圧を印加し、上記消去電圧をメモリセルに印加することでデータを消去することを特徴とする不揮発性半導体記憶装置。
2. 上記メモリセルアレイの縁端部以外の奇数のワード線に対するワード線電圧は、上記メモリセルアレイの縁端部以外の偶数のワード線に対するワード線電圧よりも高くなり又は低くなるように設定されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 上記メモリセルアレイの縁端部のワード線は両端の選択ゲート線あるいはダミーワード線に隣接した、それぞれ少なくとも１本のワード線であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 上記制御回路は、偶数のビット線のメモリセルと、奇数のビット線のメモリセルとに対して異なるベリファイ条件で上記データ消去のベリファイを行うことを特徴とする請求項１〜３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
5. 上記ベリファイ条件は、
   （１）ワード線電圧と、
   （２）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線の放電時間と、
   （３）ソースラインから充電して上記データ読み出しとは逆のデータ読み出しのときのビット線の充電時間と、
   （４）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のプリチャージ時間と、
   （５）ビット線をプリチャージしてデータを読み出すデータ読み出しのときのビット線のセンス電圧と
   のうちの少なくとも１つを、偶数のビット線のメモリセルと、奇数のビット線のメモリセルとに対して異なるように設定することであることを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 上記互いに異なるワード線電圧は、上記不揮発性半導体記憶装置のウェハテストで測定されたデータ消去時のしきい値電圧に基づいて決定されることを特徴とする請求項１〜５のうちのいずれか１つに記載の不揮発性半導体記憶装置。
7. 上記互いに異なるワード線電圧は、上記不揮発性半導体記憶装置のウェハテストで測定されたデータ消去時に同じしきい値電圧を与える消去電圧に基づいて決定されることを特徴とする請求項１〜５のうちのいずれか１つに記載の不揮発性半導体記憶装置。
8. 上記ウェハテストで測定されたデータ消去時のしきい値電圧は、
   （１）偶数のワード線及び偶数のビット線のケースと、
   （２）偶数のワード線及び奇数のビット線のケースと、
   （３）奇数のワード線及び偶数のビット線のケースと、
   （４）奇数のワード線及び奇数のビット線のケースと
   の４つのケースについて測定されることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置。
9. 上記消去電圧は、上記メモリセルアレイのウェルに印加されることを特徴とする請求項１〜８のうちのいずれか１つに記載の不揮発性半導体記憶装置。
10. 上記決定された互いに異なるワード線電圧は、上記メモリセルアレイの一部領域に格納された後、上記不揮発性半導体記憶装置の電源がオンされたときに上記メモリセルアレイから読み出されて上記データの消去時に用いることを特徴とする請求項６又は７記載の不揮発性半導体記憶装置。
11. 上記消去のシーケンスを行う前に、上記所定領域の全メモリセルに書込みを行う特徴とする請求項１〜１０のうちのいずれか１つに記載の不揮発性半導体記憶装置。
12. 複数のワード線と複数のビット線との各交差点に設けられたメモリセルを含むメモリセルアレイの所定の領域に対して所定の消去電圧を印加することでデータの消去を行う制御回路を備えた不揮発性半導体記憶装置の消去方法であって、
    上記制御回路が、上記メモリセルアレイの縁端部以外の偶数のワード線と奇数のワード線とに対して互いに異なるワード線電圧を印加し、上記メモリセルアレイの縁端部のワード線に上記ワード線電圧とは異なる電圧を印加し、上記消去電圧をメモリセルに印加することでデータを消去することを含むことを特徴とする不揮発性半導体記憶装置の消去方法。
13. 上記メモリセルアレイの縁端部以外の奇数のワード線に対するワード線電圧は、上記メモリセルアレイの縁端部以外の偶数のワード線に対するワード線電圧よりも高くなり又は低くなるように設定されたことを特徴とする請求項１２記載の不揮発性半導体記憶装置の消去方法。

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