TW201735043A - 非揮發性半導體記憶裝置及其抹除方法 - Google Patents

Abstract

本發明的非揮發性半導體記憶裝置包括控制電路，所述控制電路藉由對包含設置在多個字元線與多個位元線的各交叉點上的記憶胞元的記憶胞元陣列的規定的塊施加規定的抹除電壓而進行資料的抹除，且所述控制電路藉由對所述記憶胞元陣列的緣端部以外的偶數的字元線及奇數的字元線施加互不相同的字元線電壓，對所述記憶胞元陣列的緣端部的字元線施加與所述字元線電壓不同的電壓，將所述抹除電壓施加至記憶胞元來抹除資料。

Description

非揮發性半導體記憶裝置及其抹除方法

本發明是有關於一種例如快閃記憶體（flash memory）等非揮發性記憶裝置及其抹除方法。

在近來的快閃記憶體等非揮發性記憶裝置中，為了大容量高密度的半導體微影，而採用雙重圖案化（double patterning）技術。雙重圖案化技術是作為解析度例如為42 nm以下的微影技術來使用，已知有例如以2倍的節距（pitch）使圖案曝光之後使其偏離僅其1/2的節距而使其曝光的方法、以及利用間隔件製程（spacer process）等製程技巧（process trick）之後去除不需要的圖案等多個方法。 [現有技術文獻] [專利文獻]

[專利文獻1]日本專利特開2007-250186號公報 [專利文獻2]美國專利申請公開第2008/0165585號公報 [專利文獻3]美國專利申請公開第2013/0163359號公報 [專利文獻4]美國專利申請公開第2011/0069543號公報 [專利文獻5]美國專利申請公開第2012/0008412號公報 [發明所欲解決之課題]

由於如上所述的快閃記憶體的大容量高密度，故而各字元線的間隔以及各位元線的間隔變得非常窄，從而對鄰接的字元線間或鄰接的位元線間的資料編程（data program）（寫入）或抹除時的特性造成大幅影響。因此，例如在專利文獻1～專利文獻5等的習知技術中，提出有用以使資料抹除特性最佳化的方法。

圖1是表示習知例的快閃記憶體的資料抹除時的各電極的施加電壓的縱剖面圖。

圖1中，藉由在P型半導體基板1上例如注入磷而形成N阱（well）2，藉由在N阱2的上部例如注入硼而形成P阱3。其次，藉由在P阱3上形成以下的電極，對各電極及N阱2、P阱3如圖1所示施加預定的電壓（圖1中各括弧內的電壓）來進行資料抹除。再者，FL為浮動（floating）狀態。 （1）源極線SL； （2）選擇閘極線SGS、選擇閘極線SGD； （3）虛擬字元線DWLS、虛擬字元線DWLD； （4）字元線WL0～字元線WL31； （5）位元線GBL。

此處，VDWL是對虛擬字元線DWLS、虛擬字元線DWLD施加的電壓，對與各虛擬字元線DWLS、虛擬字元線DWLD分別鄰接的例如兩根邊緣區域側字元線WL0、邊緣區域側字元線WL1、邊緣區域側字元線WL30、邊緣區域側字元線WL31分別施加電壓Vea、電壓Veb、電壓Veb、電壓Vea。又，對邊緣區域以外的中央部的字元線WL2～字元線WL29施加電壓Vee，對N阱2及P阱3施加電壓VERS。該些施加電壓的一例如下。

Vea=Veb≒0 V Vee=0.3 V～0.5 V VERS=15 V～25 V

根據圖1的習知例的抹除方法，所述邊緣區域由於在製造製程中並非週期性的，故而是特異性的區域。通常，邊緣區域的字元線是以慢於其他區域的字元線的抹除速度加以抹除，故而對邊緣區域的字元線通常施加0 V，另一方面，對邊緣區域以外的字元線施加大於0 V的電壓。以如此方式進行調整以降低抹除速度快的字元線的抹除速度，使所有字元線的抹除速度相一致，從而使抹除後的記憶胞元的臨限值分佈窄帶化。然而，在雙重圖案化技術中，在中央部的字元線上亦無法保證均勻的線寬或間隔，因此，存在無法使邊緣區域以外的字元線上的抹除動作最佳化的問題。

本發明的目的在於提供一種與習知技術相比可使非揮發性半導體記憶裝置的抹除動作最佳化的非揮發性半導體記憶裝置及其抹除方法。 [解決課題之手段]

第1發明的非揮發性半導體記憶裝置包括控制電路，所述控制電路藉由對包含設置在多個字元線與多個位元線的各交叉點上的記憶胞元的記憶胞元陣列的規定區域施加規定的抹除電壓來進行資料的抹除，且所述非揮發性半導體記憶裝置的特徵在於： 所述控制電路藉由對所述記憶胞元陣列的緣端部以外的偶數的字元線及奇數的字元線施加互不相同的字元線電壓，在所述記憶胞元陣列的緣端部施加與所述字元線電壓不同的電壓，將所述抹除電壓施加至記憶胞元來抹除資料。

在所述非揮發性半導體記憶裝置中，其特徵在於：針對所述記憶胞元陣列的緣端部以外的奇數的字元線的字元線電壓設定為高於或低於針對所述記憶胞元陣列的緣端部以外的偶數的字元線的字元線電壓。

又，在所述非揮發性半導體記憶裝置中，其特徵在於：所述記憶胞元陣列的緣端部的字元線分別是與兩端的選擇閘極線或虛擬字元線鄰接的至少一根的字元線。

此外，在所述非揮發性半導體記憶裝置中，其特徵在於：所述控制電路對偶數的位元線的記憶胞元及奇數的位元線的記憶胞元在不同的驗證（verify）條件下進行所述資料抹除的驗證。

又進而，在所述非揮發性半導體記憶裝置中，其特徵在於：所述驗證條件設定為針對偶數的位元線的記憶胞元及奇數的位元線的記憶胞元使如下條件之中的至少一個不同： （1）字元線電壓； （2）對位元線進行預充電而讀取資料的資料讀取時的位元線的放電時間； （3）自源極線充電而進行與所述資料讀取相反的資料讀取時的位元線的充電時間； （4）對位元線進行預充電而讀取資料的資料讀取時的位元線的預充電時間；以及 （5）對位元線進行預充電而讀取資料的資料讀取時的位元線的感測（sense）電壓。

又，在所述非揮發性半導體記憶裝置中，其特徵在於：互不相同的所述字元線電壓是基於所述非揮發性半導體記憶裝置的晶圓測試中所測定的資料抹除時的臨限值電壓來確定。

此外，在所述非揮發性半導體記憶裝置中，其特徵在於：互不相同的所述字元線電壓是基於賦予與所述非揮發性半導體記憶裝置的晶圓測試中所測定的資料抹除時相同的臨限值電壓的抹除電壓來確定。

又進而，在所述非揮發性半導體記憶裝置中，其特徵在於：所述晶圓測試中所測定的資料抹除時的臨限值電壓是對如下四種實例（case）進行測定： （1）偶數的字元線及偶數的位元線的實例； （2）偶數的字元線及奇數的位元線的實例； （3）奇數的字元線及偶數的位元線的實例；以及 （4）奇數的字元線及奇數的位元線的實例。

又，在所述非揮發性半導體記憶裝置中，其特徵在於：所述抹除電壓是施加至所述記憶胞元陣列的阱。

此外，在所述非揮發性半導體記憶裝置中，其特徵在於：經確定的互不相同的所述字元線電壓資料被儲存至所述記憶胞元陣列的一部分區域，並且在將所述非揮發性半導體記憶裝置的電源導通時自所述記憶胞元陣列讀取而在所述資料的抹除時使用。

此外，在所述非揮發性半導體記憶裝置中，其特徵在於：在進行所述抹除的程序（sequence）之前，對所述規定區域的所有記憶胞元進行寫入。

第2發明的非揮發性半導體記憶裝置的抹除方法是如下非揮發性半導體記憶裝置的抹除方法，所述非揮發性半導體記憶裝置包括控制電路，所述控制電路藉由對包含設置在多個字元線與多個位元線的各交叉點上的記憶胞元的記憶胞元陣列的規定的區域施加規定的抹除電壓來進行資料的抹除，所述非揮發性半導體記憶裝置的抹除方法的特徵在於： 所述控制電路藉由對所述記憶胞元陣列的緣端部以外的偶數的字元線及奇數的字元線施加互不相同的字元線電壓，對所述記憶胞元陣列的緣端部的字元線施加與所述字元線電壓不同的電壓，將所述抹除電壓施加至記憶胞元來抹除資料。

在所述非揮發性半導體記憶裝置的抹除方法中，其特徵在於：針對所述記憶胞元陣列的緣端部以外的奇數的字元線的字元線電壓設定為高於或低於針對所述記憶胞元陣列的緣端部以外的偶數的字元線的字元線電壓。 [發明的效果]

因此，可提供一種與本發明的習知技術相比可使非揮發性半導體記憶裝置的抹除動作最佳化的非揮發性半導體記憶裝置及其抹除方法。

以下，參照圖式對本發明的實施形態進行說明。再者，在以下的各實施形態中，針對相同的構成要素標註相同的符號。

本發明的藉由測定而得出的見解. 圖2是表示本發明的反及（NAND）型快閃記憶體的測定結果，即相對於頁號的臨限值電壓Vth的圖。又，圖3是表示本發明的NAND型快閃記憶體的測定結果，即相對於奇數的字元線及偶數的字元線的記憶胞元的臨限值分佈的曲線圖。

圖2中，NAND型快閃記憶體的頁面P0及頁面P1的記憶胞元位於偶數的字元線WL0上，頁面P2及頁面P3的記憶胞元位於奇數的字元線WL1上。並且，頁面P0、頁面P2、頁面P4等位於偶數的位元線GBL上，頁面P1、頁面P3、頁面P5等位於奇數的位元線GBL上。即，頁面數與字元線編號、位元線編號的關係如下。

[表1]

如自圖2及圖3的圖所表明，可知以下事項。

（1）相對於偶數的字元線或奇數的字元線，臨限值電壓Vth具有大致相同的值，但因半導體晶片製造上的差異而稍有不同。 （2）針對位元線GBL，相對於相互鄰接的偶數或奇數的位元線，臨限值電壓Vth週期性地發生變化。 （3）相對於頁號，臨限值電壓Vth週期性地發生變化。 本發明基於該些見解，提出本實施形態的抹除方法如下。

圖4是表示本發明的一實施形態的NAND型快閃記憶體的構成例的方塊圖。在圖4中，本實施形態的NAND型快閃記憶體的構成包括記憶胞元陣列10、控制所述記憶胞元陣列10的動作的控制電路11、列解碼器（row decoder）12、高電壓產生電路13、頁面緩衝電路（PB）14、行解碼器（column decoder）15、記憶暫存器（memory register）16、命令暫存器（command register）17、位址暫存器（address register）18、動作邏輯控制器19、資料輸入輸出緩衝器50、資料輸入輸出端子51及控制信號輸入端子53。再者，52為資料線。

頁面緩衝電路14包括為了進行規定的頁面單位的資料寫入及讀取，針對位元線GBL的每組（GBLe、GBLo）而設置的感測放大電路（SA）及資料鎖存電路（data latch circuit）。再者，感測放大電路（SA）包括包含鎖存電路（L2）在內的若干個元件。

記憶胞元陣列10的各記憶胞元串（string）連接於選擇閘極線SGD與位元線GBL的各交叉點，記憶胞元串MC的各記憶胞元連接於多個字元線WL，為了進行記憶胞元陣列10的字元線WL及位元線GBL的選擇，分別設置有列解碼器12及行解碼器15。控制電路11進行資料寫入、抹除及讀取的程序控制。記憶暫存器16連接於控制電路11，預先儲存有讀取、寫入及抹除的動作所需要的參數（模型資料（mode set data）），在電源導通時藉由控制電路11自記憶胞元陣列中的熔絲資料儲存區域讀取而加以設定。由控制電路11控制的高電壓產生電路13產生用於資料改寫、抹除、讀取的經升壓的高電壓或中間電壓。

資料輸入輸出緩衝器50用於資料的輸入輸出及命令與位址信號的輸入。即，經由輸入輸出緩衝器50、資料線52及鎖存電路（L2）14b，在輸入輸出端子51與頁面緩衝電路14之間進行資料的轉送。自輸入輸出端子51輸入的位址信號保持在位址暫存器18中，並發送至列解碼器12及行解碼器15加以解碼。自輸入輸出端子51亦輸入動作控制的命令。所輸入的命令經解碼而保持在命令暫存器17，由此對控制電路11進行控制。將晶片致能信號CEB、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號WEB、讀取致能信號REB等外部控制信號經由控制信號輸入端子53擷取至動作邏輯控制器19，並根據動作模式產生內部控制信號。內部控制信號是用於輸入輸出緩衝器50中的資料鎖存、轉送等的控制，其被發送至控制電路11，進而進行動作控制。

圖5是表示圖4的快閃記憶體的資料抹除時的各電極的施加電壓的縱剖面圖。圖5中，P型半導體基板1、N阱2及P阱3以及各電極是與圖1同樣地形成，但特徵為在以下方面不同。 （1）對虛擬字元線DWLS施加電壓VDWL1來代替電壓VDWL。 （2）對虛擬字元線DWLD施加電壓VDWL2來代替電壓VDWL。 （3）對邊緣區域的字元線WL0、字元線WL1施加電壓Vea、電壓Veb，對邊緣區域的字元線WL30、字元線WL31施加電壓Vec、電壓Ved。 （4）對邊緣區域以外的偶數的字元線WL2、字元線WL4、……、字元線WL28施加電壓Vee。 （5）對邊緣區域以外的奇數的字元線WL1、字元線WL3、……、字元線WL29施加電壓Veo。

此處，施加電壓的一例如下。

Vea=Ved=0 V～0.5 V Veb=Vec=0 V～0.5 V Vee=0.3 V～0.5 V Veo=0.3 V～0.5 V VERS=15 V～25 V

因此，鑒於圖2及圖3的見解，奇數的字元線用施加電壓Veo較佳為以較偶數的字元線用施加電壓Vee例如低0.1 V～0.5 V的方式而設定。在圖1的習知例中，電壓Vea是用於邊緣區域中的最邊緣的兩根字元線WL0、字元線WL31，邊緣區域以外的字元線的施加電壓是在偶數或奇數上無電壓差地施加有電壓Vee，但在本實施形態中，則考慮到圖2及圖3的見解的效果，特徵在於邊緣區域以外的中央區域的字元線的施加電壓是依存於偶數或奇數具有電壓差而施加有電壓Vee、電壓Veo。

又，在本實施形態中，在記憶體陣列的緣端部的兩邊緣區域的各兩根字元線WL0、字元線WL1、字元線WL30、字元線WL31上，分別使用與中央區域的字元線的施加電壓Vee、施加電壓Veo不同的施加電壓。此處，是設為記憶體陣列的緣端部的兩邊緣區域的各兩根字元線WL0、字元線WL1、字元線WL30、WL31，但本發明並不限定於此，亦可在各兩端在一根或三根字元線上使用與中央區域的字元線的施加電壓Vee、施加電壓Veo不同的施加電壓。在本實施形態中已揭示在記憶胞元串MC上連接32記憶胞元的情況，但並不限定於此，亦可為64記憶胞元等更大的串聯數，此時邊緣區域亦變大。再者，如圖5所示，字元線WL0是經由虛擬字元線DWLS與選擇閘極線SGS鄰接而設置，字元線WL31是經由虛擬字元線DWLD與選擇閘極線SGD鄰接而設置。並且，緣端部的字元線亦可如本實施形態般除了WL0、WL31以外，亦可包含字元線WL1、字元線WL30。

圖6是表示圖4的快閃記憶體的資料抹除程序時的驗證動作的電路圖。在圖6中，MC是NAND型記憶胞元串，BLSe是偶數的位元線GBL0、位元線GBL2、……的選擇信號，BLSo是奇數的位元線GBL1、位元線GBL3、……的選擇信號。

此處，記憶胞元串MC的活性層區域的寬度及浮動閘極的寬度存在如上所述，因雙重圖案化而具有偶數及奇數的依存性的差異，此差異亦會對抹除時的臨限值電壓Vth造成影響。圖2的圖的資料雖然其差異小，但大大依存於快閃記憶體晶片的晶圓及/或晶圓批組（lot）。所述差由於字元線WL為共用，故而無法藉由抹除時的字元線電壓VWL來補償。所述差可藉由改變驗證的條件設定來補償。例如，驗證時的字元線電壓VWL較佳為在偶數頁面與奇數頁面之間進行變更。作為其他方法，可利用通常的資料讀取時（使源極線接地，自頁面緩衝電路14對位元線進行預充電而讀取資料）的位元線GBL的放電時間、或逆向讀取時（在GBL=0 V時自源極線SL對位元線進行充電）的位元線GBL的充電時間來實質上補償所述差。或者，亦可利用對位元線進行預充電而讀取資料的資料讀取時的位元線的預充電時間，或利用對位元線進行預充電而讀取資料的資料讀取時的位元線的感測電壓來補償所述差。

即，在本實施形態中，在抹除資料程序時的驗證條件亦可以如下方式來設定，即，針對偶數的位元線的記憶胞元與奇數的位元線的記憶胞元使如下條件之中的至少一個不同： （1）字元線電壓VWL； （2）對位元線進行預充電而讀取資料的資料讀取時的位元線的放電時間； （3）在逆向資料讀取時當自源極線進行充電而進行資料讀取的位元線的充電時間； （4）對位元線進行預充電而讀取資料的資料讀取時的位元線的預充電時間；以及 （5）對位元線進行預充電而讀取資料的資料讀取時的位元線的感測電壓。

圖6表示藉由所述逆向讀取而進行的奇數頁面的驗證，抹除時的驗證（資料已抹除時的確認）是分成奇數頁面的驗證與偶數頁面的驗證兩個動作。例如，將某字元線電壓VWL設定為0 V以進行偶數頁面的驗證，且設定為例如0.2 V以進行奇數頁面的驗證。即，其原因在於根據圖2的圖的特性，奇數頁面的抹除慢於偶數頁面的抹除。

圖7是表示用於圖4的快閃記憶體的晶圓測試處理的流程圖。以下，一面參照圖7來記載電壓設定的一例，一面對所述晶圓測試處理進行說明。

在圖7的步驟S1中，對所有記憶胞元串MC編程為資料「0」而測定寫入時間。本步驟兼作用以在下一個步驟中測定抹除特性的前處理，但所述寫入時間資料是用於確定寫入條件設定的參數，與抹除的參數無關。

具體而言，利用增量階躍脈波編程（Incremental Step Pulse Program，ISPP）法，對記憶胞元陣列10之中的若干個塊的所有頁面測定以下各項而計算出實際使用的寫入開始電壓Vstart。此處，記錄記憶胞元最初的10位元的臨限值超過驗證電壓PV時的字元線電壓Vpn，開始電壓Vstart是由例如開始電壓Vstart=電壓Vpn的平均值-2 V來確定。再者，在本例中是使用所有頁面的電壓Vpn的平均值，但本發明並不限定於此，亦可使用所有頁面的電壓Vpn的最小值。

在步驟S2中抹除若干個塊的記憶胞元串MC的資料（Vth＜0 V）而對四個實例A～實例D測定臨限值電壓Vth。此處，四個實例如下。 （實例A）偶數的字元線、偶數的位元線。 （實例B）偶數的字元線、奇數的位元線。 （實例C）奇數的字元線、偶數的位元線。 （實例D）奇數的字元線、奇數的位元線。

具體而言，針對若干個塊測定以下各項並利用其平均值計算出實際使用的偏位（offset）值。首先，利用增量階躍脈波抹除（Incremental Step Pulse Erase，ISPE）法，例如利用開始電壓Vstart=14 V、階躍電壓Vstep=0.2 V、抹除驗證電壓EV=0 V消除資料，直至頁面32（記憶體串的中央的WL線）的50%的位元的臨限值電壓Vth達到0 V以下為止。然後，對所述四個實例測定位元的臨限值電壓Vth，所述位元具有第10大的臨限值電壓Vth。具體順序如下。

（1）讀取頁面0的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth0。此處，可獲得若干個塊的頁面0的資料，故而加入取平均值的操作。（以下相同） （2）讀取頁面1的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth1。 （3）讀取頁面2的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth2。 （4）讀取頁面3的資料，測定所述第10大的臨限值電壓Vth的平均值作為vth3。 （5）讀取頁面4、頁面8、頁面12、……、頁面56的資料，測定所述第10大的臨限值電壓Vth的平均值作為實例A的臨限值電壓Vthee。 （6）讀取頁面5、頁面9、頁面13、……、頁面57的資料，測定所述第10大的臨限值電壓Vth的平均值作為實例B的臨限值電壓Vtheo。 （7）讀取頁面6、頁面10、頁面14、……、頁面58的資料，測定所述第10大的臨限值電壓Vth的平均值作為實例C的臨限值電壓Vthoe。 （8）讀取頁面7、頁面11、頁面15、……、頁面59的資料，測定所述第10大的臨限值電壓Vth的平均值作為實例D的臨限值電壓Vthoo。 （9）讀取頁面60的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth60。 （10）讀取頁面61的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth61。 （11）讀取頁面62的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth62。 （12）讀取頁面63的資料，測定所述第10大的臨限值電壓Vth的平均值作為Vth63。

其次，基於在步驟S3中所測定的臨限值電壓Vth確定偏位值，在步驟S4中將確定的偏位值作為抹除電壓等模型資料的一部分儲存至記憶暫存器16，並且結束所述處理。然後，在寫入、抹除及讀取的動作參數（模型資料）全部聚齊之後，將記憶暫存器16的資料寫入至記憶胞元陣列的熔絲資料儲存區域。

具體而言，例如，當測定資料為Vth1=Vth63=0.5 V，Vth0=Vth62=0.6 V，Vth2=Vth3=Vth60=Vth61=1.2 V，Vthee=0.8 V，Vtheo=0.9 V，Vthoe=1.1 V，Vthoo=0.95 V時，所述偏位值可獲得Vea=0.6 V，Veb=0.0 V，Vee=0.3 V，Veo=0.1 V，Vec=0.0 V，Ved=0.6 V，若施加該些電壓而進行抹除，則可在大致抹除後使臨限值電壓Vth均衡化，從而將不均抑制在大致0.1 V。（可去除圖3中的臨限值的偏離。）

這意味著抹除最慢的是Vth2、Vth3、Vth60、Vth61=1.2 V，且Vthee=0.8 V的抹除速度快0.4 V，故而相反地對電壓Vee施加0.3 V而使抹除變慢。並非0.4 V的原因在於，相同字元線的臨限值電壓Vtheo的記憶胞元的抹除會變淺，故而與此方面相適應。

此處，例如，若考慮相同字元線上的Vth0及Vth1，則當設為Vea=0.6 V時在抹除後臨限值電壓Vth1（字元線WL0、奇數的位元線、頁面1）加深0.1 V，但若對此進行補償，則只要將頁面1的驗證電壓設為0.1 V而非0 V即可。

接著，代入該些條件而進行資料抹除，測定針對若干個塊的通過抹除驗證電壓EV的抹除電壓Vep，並且將抹除開始電壓Vstart例如設為Vep-4 V。然後，將所述偏位值及抹除開始電壓Vstart儲存至記憶暫存器，從而結束抹除的特性測定及參數設定。

此處，抹除特性測定是以頁面32的50%的位元的臨限值Vth達到0 V以下的點為基準，測定各頁面的位元的臨限值，所述位元具有第10大的臨限值，但本發明並不限定於此，例如，亦可以抹除最快的頁面的99%的位元達到例如臨限值0 V以下的點為基準，或針對各頁面測定相當於3σ的位元達到臨限值0 V以下的抹除電壓而使用。又，是將階躍電壓設為0.2 V，但如下方法亦較佳，即，首先以0.5 V開始，在接近於目標值之後變為0.1 V而提高精度。

圖8是表示用於圖4的快閃記憶體的電源導通時處理的流程圖。在圖8的步驟S11中，當將電源導通時，控制電路11自記憶胞元陣列的熔絲資料儲存區域讀取模型資料，並轉送至記憶暫存器16加以儲存。然後，在步驟S12中，自記憶暫存器16讀取抹除電壓等的模型資料，將所讀取的模型資料設定為動作條件而使記憶體運行。

如以上所說明，根據本實施形態，在偶數的字元線及奇數的字元線上利用不同的字元線電壓來抹除資料，故而可根據資料抹除的臨限值電壓特性進行資料抹除，從而與習知技術相比能夠以高精度最佳化地抹除資料。

此處，習知的抹除是對已寫有資料的塊施加抹除電壓，即，記憶胞元是在資料為1（抹除狀態）的胞元及資料為0（寫入狀態）的胞元混合存在的狀態下施加有抹除電壓。在FN隧道效應中，雖說抹除後的臨限值不依存於初始的臨限值來確定，但殘留有浮動閘極間的耦合的效應，故而並不完善。因此，如圖9的抹除前預先寫入處理所示，進行抹除前寫入（S21），並施加抹除電壓並反覆進行驗證（S22）。由此，使抹除電壓施加前的臨限值大概相一致，藉此可進一步提高抹除後的臨限值分佈的均勻性。抹除前寫入不需要驗證，並且是選擇所有字元線來進行，故而大約100微秒即可完成，抹除為2毫秒左右，故而大致不成問題。

在以上的實施形態中，已對NAND型快閃記憶體進行了說明，但本發明並不限定於此，而可應用於應用有雙重圖案化技術的或非（not or，NOR）型快閃記憶體等各種非揮發性半導體記憶裝置中。

在以上的實施形態中，控制電路10是藉由對記憶胞元陣列的規定的塊施加規定的抹除電壓來進行資料的抹除，但本發明並不限定於此，在例如NOR型快閃記憶體等各種非揮發性半導體記憶裝置中，亦可藉由對記憶胞元陣列的規定區域施加規定的抹除電壓來進行資料的抹除。

在以上的實施形態中，亦可針對抹除時的位元線的施加電壓，將偶數的位元線設為偶數的全局位元線，將奇數的位元線設為奇數的全局位元線。

本發明與專利文獻1～專利文獻5的不同點. 本發明的特徵在於在偶數的字元線及奇數的字元線上利用不同的字元線電壓來對資料進行抹除動作，但在專利文獻1～專利文獻5中關於所述特徵，既無揭示亦無暗示。 [產業上之可利用性]

如以上所詳述，與本發明的習知技術相比可使應用有雙重圖案化技術的非揮發性半導體記憶裝置的抹除動作最佳化。

1‧‧‧半導體基板
2‧‧‧N阱
3‧‧‧P阱
10‧‧‧記憶胞元陣列
11‧‧‧控制電路
12‧‧‧列解碼器
13‧‧‧高電壓產生電路
14‧‧‧頁面緩衝電路（PB）
14b‧‧‧鎖存電路（L2）
15‧‧‧行解碼器
16‧‧‧記憶暫存器
17‧‧‧命令暫存器
18‧‧‧位址暫存器
19‧‧‧動作邏輯控制器
50‧‧‧資料輸入輸出緩衝器
51‧‧‧資料輸入輸出端子
52‧‧‧資料線
53‧‧‧控制信號輸入端子
BLSe、GBL0、GBL2、GBL4‧‧‧偶數的位元線
BLSo、GBL1、GBL3、GBL5‧‧‧奇數的位元線
DWLD、DWLS‧‧‧虛擬字元線
FL‧‧‧浮動狀態
GBL‧‧‧位元線
MC‧‧‧NAND型記憶胞元串
P0、P1、Pn、Pn+1、P62、P63‧‧‧頁面
S1～S4、S11、S12、S21、S22‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
VDWL、VDWL1、VDWL2、Vea、Veb、Vec、Ved、Vee、Veo、VERS‧‧‧電壓
WL、WL0～WL31‧‧‧字元線

圖1是表示習知例的快閃記憶體的資料抹除時的各電極的施加電壓的縱剖面圖。 圖2是表示藉由雙重圖案化的快閃記憶體的抹除特性，即相對於頁號的臨限值電壓Vth的圖。 圖3是表示藉由雙重圖案化的快閃記憶體的抹除特性，即相對於奇數的字元線及偶數的字元線的記憶胞元的臨限值的分佈曲線圖。 圖4是表示本發明的一實施形態的快閃記憶體的構成例的方塊圖。 圖5是表示圖4的快閃記憶體的資料抹除時的各電極的施加電壓的縱剖面圖。 圖6是表示圖4的快閃記憶體的資料抹除時的驗證動作的電路圖。 圖7是表示用於圖4的快閃記憶體的晶圓測試處理的流程圖。 圖8是表示用於圖4的快閃記憶體的電源導通時處理的流程圖。 圖9是表示用於圖4的快閃記憶體的抹除前預先寫入處理的流程圖。

1‧‧‧半導體基板

2‧‧‧N阱

3‧‧‧P阱

DWLD、DWLS‧‧‧虛擬字元線

FL‧‧‧浮動狀態

GBL‧‧‧位元線

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧源極線

VDWL1、VDWL2、Vea、Veb、Vec、Ved、Vee、Veo、VERS‧‧‧電壓

WL0~WL31‧‧‧字元線

Claims (13)

1. 一種非揮發性半導體記憶裝置，包括控制電路，所述控制電路藉由對包含設置在多個字元線與多個位元線的各交叉點上的記憶胞元的記憶胞元陣列的規定區域施加規定的抹除電壓來進行資料的抹除，且所述非揮發性半導體記憶裝置的特徵在於： 所述控制電路藉由對所述記憶胞元陣列的緣端部以外的偶數的字元線及奇數的字元線施加互不相同的字元線電壓，對所述記憶胞元陣列的緣端部的字元線施加與所述字元線電壓不同的電壓，將所述抹除電壓施加至所述記憶胞元來抹除資料。
2. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中針對所述記憶胞元陣列的緣端部以外的奇數的字元線的字元線電壓設定為高於或低於針對所述記憶胞元陣列的緣端部以外的偶數的字元線的字元線電壓。
3. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中所述記憶胞元陣列的緣端部的字元線分別是與兩端的選擇閘極線或虛擬字元線鄰接的至少一根的字元線。
4. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中所述控制電路針對偶數的位元線的記憶胞元及奇數的位元線的記憶胞元在不同的驗證條件下進行所述資料抹除的驗證。
5. 如申請專利範圍第4項所述的非揮發性半導體記憶裝置，其中 所述驗證條件設定為針對偶數的位元線的記憶胞元及奇數的位元線的記憶胞元使如下條件之中的至少一個不同： （1）字元線電壓； （2）對位元線進行預充電而讀取資料的資料讀取時的位元線的放電時間； （3）在逆向資料讀取時當自源極線進行充電而進行資料讀取的位元線的充電時間； （4）對位元線進行預充電而讀取資料的資料讀取時的位元線的預充電時間；以及 （5）對位元線進行預充電而讀取資料的資料讀取時的位元線的感測電壓。
6. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中互不相同的所述字元線電壓是基於所述非揮發性半導體記憶裝置的晶圓測試中所測定的資料抹除時的臨限值電壓來確定。
7. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中互不相同的所述字元線電壓是基於賦予與所述非揮發性半導體記憶裝置的晶圓測試中所測定的資料抹除時相同的臨限值電壓的抹除電壓來確定。
8. 如申請專利範圍第6項所述的非揮發性半導體記憶裝置，其中所述晶圓測試中所測定的資料抹除時的所述臨限值電壓是針對如下四個實例來測定： （1）偶數的字元線及偶數的位元線的實例； （2）偶數的字元線及奇數的位元線的實例； （3）奇數的字元線及偶數的位元線的實例；以及 （4）奇數的字元線及奇數的位元線的實例。
9. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中所述抹除電壓是施加至所述記憶胞元陣列的阱。
10. 如申請專利範圍第6項所述的非揮發性半導體記憶裝置，其中經確定的互不相同的所述字元線電壓是在儲存至所述記憶胞元陣列的一部分區域之後，將所述非揮發性半導體記憶裝置的電源導通時自所述記憶胞元陣列讀取而在所述資料的抹除時使用。
11. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中在進行所述抹除的程序之前，對所述規定區域的所有記憶胞元進行寫入。
12. 一種非揮發性半導體記憶裝置的抹除方法，所述非揮發性半導體記憶裝置包括控制電路，所述控制電路藉由對包含設置在多個字元線與多個位元線的各交叉點上的記憶胞元的記憶胞元陣列的規定的區域施加規定的抹除電壓來進行資料的抹除，且所述非揮發性半導體記憶裝置的抹除方法的特徵在於： 所述控制電路藉由對所述記憶胞元陣列的緣端部以外的偶數的字元線及奇數的字元線施加互不相同的字元線電壓，對所述記憶胞元陣列的緣端部的字元線施加與所述字元線電壓不同的電壓，將所述抹除電壓施加至記憶胞元來抹除資料。
13. 如申請專利範圍第12項所述的非揮發性半導體記憶裝置的抹除方法，其中針對所述記憶胞元陣列的緣端部以外的奇數的字元線的字元線電壓設定為高於或低於針對所述記憶胞元陣列的緣端部以外的偶數的字元線的字元線電壓。