JP6741811B1 - 不揮発性半導体記憶装置の消去制御回路及び方法、並びに不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置のメモリセルのデータを消去するときに、従来技術に比較して高い精度で消去電圧を制御する。【解決手段】不揮発性半導体記憶装置のメモリセルのデータを消去する消去電圧を制御する不揮発性半導体記憶装置の消去制御回路であって、消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅に基づいて、消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅を制御することで、階段形状のスロープを制御して消去電圧を発生するスロープ調整回路を備える。スロープ調整回路は、ステップ電圧及び目標電圧に基づいて、消去電圧を、目標電圧までステップ電圧ずつ所定の計時パルス制御信号毎に繰り返し増大させる消去電圧発生回路と、ステップ幅に基づいて、ステップ幅に対応する時間間隔ずつ繰り返し計時することで、計時パルス制御信号を消去電圧発生回路に出力するタイムカウンタ回路とを備える。【選択図】図４

Description

本発明は、例えばフラッシュメモリなどの不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の消去制御回路及び方法、並びに不揮発性半導体記憶装置に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている。

一般的なＮＡＮＤ型フラッシュメモリにおいて、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

以上のように構成されたフラッシュメモリにおいて、書き込み対象であるメモリセルにプログラム動作により書き込みを行うと、メモリセルトランジスタのフローティングゲートに電荷が注入されしきい値電圧が上昇する。これにより、ゲートにしきい値以下の電圧を印加しても電流が流れなくなり、データ「０」を書き込んだ状態が達成される。一般に、消去状態のメモリセルのしきい値電圧にはバラツキがあり、プロセスバラツキにより書き込み速度にもバラツキがある。従って、所定の書き込み電圧を印加してプログラム動作を実行し、しきい値電圧がベリファイレベル以上になるようにベリファイすると、書き込み後のメモリセルのしきい値電圧はベリファイレベル以上である程度分布を有するものとなる。

ところで、プロセスバラツキにより、書き込み速度のバラツキが大きなメモリに対して、より効果的に書き込む方法としてＩＳＰＰ（Increment Step Pulse Program）法が用いられている。

特開２０１７−１７４４８２号公報 米国特許第８８９１３０８号明細書 米国特許第８８７３２９３号明細書

これに対して、ＮＡＮＤ型フラッシュメモリの各メモリセルに記憶されたデータを消去する動作は、主に、選択されたメモリブロックのワード線を基準として、当該選択されたメモリブロックのＰウェルに所定の高電圧パルスを印加することによって実現される。昨今のＮＡＮＤ型フラッシュメモリは、消去用高電圧パルス形状を厳密に制御する必要があり、メモリセルは、立ち上がり時間、最大電圧、消去電圧のパルス幅などのパラメータに非常に敏感になっている。

ＮＡＮＤ型フラッシュメモリはメモリ領域の１プレーン動作又は２プレーン動作をサポートしているので、プログラム電圧及び消去電圧を供給するチャージポンプ回路のようなアナログ回路は、最悪の負荷条件用に設計されており、具体的には、２プレーン動作時の最悪の負荷条件用に設計されている。しかし、１プレーン動作時は、このような設計方法から何らかの悪影響を受ける可能性がある。

図１は従来例に係るＮＡＮＤ型フラッシュメモリ１００の構成例を示すブロック図であり、図２は従来例に係る消去パルスの問題点を示す電圧波形を示すグラフである。図１において、ＮＡＮＤ型フラッシュメモリ１００は、メモリ全体の動作を制御するシーケンサ１と、電圧コントローラ２と、インターフェース３と、チャージポンプ回路５を有するアナログ回路４と、メモリアレイ１０とを備えて構成される。メモリアレイ１０は、２個のプレーン（０），（１）を有するメモリ領域と、Ｘデコーダ回路２２と、Ｙデコーダ回路２３，２４とを含む。

図２は、１プレーン動作時と２プレーン動作時の、Ｐウェルに印加する消去電圧Ｖｅｒｓの波形の違いを示している。Ｐウェルへの負荷は２プレーン動作より１プレーン動作の方が２倍小さくなります。これにより、１プレーン動作の消去電圧Ｖｅｒｓの立ち上がり時間が２プレーン動作の消去電圧Ｖｅｒｓの立ち上がり時間に比較して速くなります。従って、図２から明らかなように、消去電圧Ｖｅｒｓが安定する前に多少のオーバーシュートが発生し、メモリセルの性能が低下するという問題点があった。

本発明の目的は以上の問題点を解決し、不揮発性半導体記憶装置のメモリセルのデータを消去するときに、従来技術に比較して高い精度で消去電圧を制御することができる不揮発性半導体記憶装置の消去制御回路及び方法、並びに不揮発性半導体記憶装置を提供することにある。

第１の発明に係る不揮発性半導体記憶装置の消去制御回路は、
不揮発性半導体記憶装置のメモリセルのデータを消去する消去電圧を制御する不揮発性半導体記憶装置の消去制御回路であって、
前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅に基づいて、前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅を制御することで、階段形状のスロープを制御して消去電圧を発生するスロープ調整回路を備えたことを特徴とする。

前記不揮発性半導体記憶装置の消去制御回路において、
前記スロープ調整回路は、
前記ステップ電圧及び前記目標電圧に基づいて、前記消去電圧を、前記目標電圧まで前記ステップ電圧ずつ所定の計時パルス制御信号毎に繰り返し増大させる消去電圧発生回路と、
前記ステップ幅に基づいて、前記ステップ幅に対応する時間間隔ずつ繰り返し計時することで、前記計時パルス制御信号を前記消去電圧発生回路に出力するタイムカウンタ回路とを備えたことを特徴とする。

第２の発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置の消去制御回路を備えたことを特徴とする。

第３の発明に係る不揮発性半導体記憶装置の消去制御方法は、
不揮発性半導体記憶装置のメモリセルのデータを消去する消去電圧を制御する不揮発性半導体記憶装置の消去制御方法であって、
前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅に基づいて、前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅を制御することで、階段形状のスロープを制御して消去電圧を発生するステップを含むことを特徴とする。

前記不揮発性半導体記憶装置の消去制御方法において、
前記消去電圧を発生するステップは、
前記ステップ電圧及び前記目標電圧に基づいて、前記消去電圧を、前記目標電圧まで前記ステップ電圧ずつ所定の計時パルス制御信号毎に繰り返し増大させるステップと、
前記ステップ幅に基づいて、前記ステップ幅に対応する時間間隔ずつ繰り返し計時することで、前記計時パルス制御信号を出力するステップとを含むことを特徴とする。

従って、本発明によれば、不揮発性半導体記憶装置のメモリセルのデータを消去するときに、従来技術に比較して高い精度で消去電圧を制御することができる。これにより、消去電圧が安定する前のオーバーシュートの発生を防止し、メモリセルの性能低下を防止できる。

従来例に係るＮＡＮＤ型フラッシュメモリ１００の構成例を示すブロック図である。 従来例に係る消去パルスの問題点を示す電圧波形を示すグラフである。 実施形態に係る消去電圧発生制御回路の構成例を示すブロック図である。 図３のスロープ調整回路６の詳細構成を示す回路図である。 図４のスロープ調整回路６により発生される消去パルスの一例を示すグラフである。 図４のスロープ調整回路６により発生される消去パルスの一例を示すグラフである。 実施形態に係るＮＡＮＤ型フラッシュメモリ２００の構成例を示すブロック図である。 図７のシーケンサ１により実行される消去パルス制御処理を示すフローチャートである。

以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

図３は実施形態に係る消去電圧発生制御回路の構成例を示すブロック図であり、図４は図３の消去電圧発生制御回路により発生される消去パルスの一例を示すグラフである。図４において、階段形状のパルスが本実施形態に係る消去パルスであり、他の波形は比較例である。

図３において、消去電圧発生制御回路は、シーケンサ１と、スロープ調整回路（以下、ＳＡＣという）６と、チャージポンプ回路５とを備えて構成される。シーケンサ１は、例えばＮＡＮＤ型フラッシュメモリ２００（図７）の全体の動作を制御する制御回路であり、以下のＳＡＣパラメータ（消去パルス電圧のスロープ制御のパラメータ）を受信して、ＳＡＣ６に設定した後、データ消去時においてチャージポンプ回路５に対して消去電圧の発生を指示する。
ステップ電圧Ｖｅｒｓ＿ｓｔｅｐ；
（２）目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔ；及び
（３）ステップ幅Ｖｅｒｓ＿ｉｎｔ。

図３の消去電圧発生制御回路は、階段形状を有する消去パルス電圧のスロープを制御する。具体的には、消去パルス電圧の立ち上り時間が常に一定でオーバーシュートが発生しないように、消去パルス電圧はＳＡＣ６より生成される。メインロジックであるシーケンサ１はＳＡＣ６を制御することで、各ステップの時間（ステップ幅）と電圧（ステップ電圧）を設定する。ここで、ＳＡＣパラメータは、ＮＡＮＤ型フラッシュメモリ２００の電源オン時又はリセット時において、メモリアレイ１０内のヒューズデータ領域１０Ｆのメモリ位置から、例えばパワーオンシーケンスでシーケンサ１からＳＡＣ６にロードされる。そして、消去電圧Ｖｅｒｓの上昇期間の間にステップ電圧及びステップ幅を調節する。図３において、Ｖｅｒｓ＿ｄは、アナログのチャージポンプ回路５に電圧コードＶｅｒｓ＿ｄを提供するデジタル信号バスである。チャージポンプ回路５は入力される電圧コードＶｅｒｓ＿ｄに基づいて対応する消去電圧Ｖｅｒｓを発生して出力する。

図４は図３のＳＡＣ６の詳細構成を示す回路図である。

図４において、ＳＡＣ６は、消去電圧発生回路３０と、タイムカウンタ回路４０とを備えて構成される。消去電圧発生回路３０は、加算器３１と、コンパレータ３２と、アンドゲート３３と、遅延型フリップフロップ３４とを備える。タイムカウンタ回路４０は、アンドゲート４１と、加算器４２と、遅延型フリップフロップ４３と、コンパレータ４４とを備える。

シーケンサ１からの３個のＳＡＣパラメータは加算器３１、コンパレータ３２及びコンパレータ４４に入力される。すなわち、ステップ電圧Ｖｅｒｓ＿ｓｔｅｐは加算器３１に入力され、目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔはコンパレータ３２に入力され、ステップ幅Ｖｅｒｓ＿ｉｎｔはコンパレータ４４に入力される。

タイムカウンタ回路４０は消去パルス電圧を発生するためのステップクロックを発生するための回路である。タイムカウンタ回路４０において、アンドゲート４１は、遅延型フリップフロップ４３からの出力データと、コンパレータ４４からの出力データの反転データとの論理積演算を行って、演算結果のデータを加算器４２に出力する。加算器４２は入力されるデータに１を加算した後、加算結果のデータを遅延型フリップフロップ４３に出力する。遅延型フリップフロップ４３は、外部リセット信号によりリセットされた後、外部クロックに従って、加算器４２から入力端子に入力されるデータを一時的に格納した後、コンパレータ４４に出力する。コンパレータ４４は、遅延型フリップフロップ４３からのデータがステップ幅Ｖeｒｓ＿ｉｎｔに一致したとき、正の計時パルス制御信号をアンドゲート３３に出力する。

消去電圧発生回路３０において、加算器３１は遅延型フリップフロップ３４からの出力データと、入力されるステップ電圧Ｖｅｒｓ＿ｓｔｅｐとを加算して、加算結果のデータを遅延型フリップフロップ３４に出力する。一方、コンパレータ３２は、遅延型フリップフロップ３４からの出力データを、入力される目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔと比較し、前者のデータが後者のデータよりも小さくなったとき、正のパルス信号をアンドゲート３３に出力する。アンドゲート３３は、コンパレータ３２からのパルス信号と、コンパレータ４４からの計時パルス制御信号と、外部クロックとの論理積演算を行って、演算結果の信号を遅延型フリップフロップ３４のクロック端子に出力する。遅延型フリップフロップ３４は外部リセット信号によりリセットされた後、アンドゲート３３からのクロックに同期して入力されるデータを、電圧コード（Ｖｅｒｓ＿ｄ）として出力する。

以上のように構成されたＳＡＣ６においては、ステップ幅Ｖｅｒｓ＿ｉｎｔ、ステップ電圧Ｖｅｒｓ＿ｓｔｅｐ及び目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔのパラメータは、シーケンサ１から受信され、ステップ電圧Ｖｅｒｓ＿ｓｔｅｐの加算器３１は、タイムカウンタ回路４０が計数するデータが１だけインクリメントされる毎に、電圧コードＶｅｒｓ＿ｄが目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔに達するまでアクティブになり、電圧コードＶｅｒｓ＿ｄをインクリメントしてゆく。

図６は図５のＳＡＣ６により発生される消去パルスの一例を示すグラフである。図７は実施形態に係るＮＡＮＤ型フラッシュメモリ２００の構成例を示すブロック図である。

図７において、ＮＡＮＤ型フラッシュメモリ２００は、パラメータメモリ１ｍを有するシーケンサ１と、チャージポンプ回路等を有するアナログ回路４と、ＳＡＣ６と、データ入出力バッファ７と、入力ロジック８と、制御ロジック９と、ヒューズデータ領域１０Ｆを有するメモリアレイ１０とを備えて構成される。

図７において、データ入出力バッファ７は外部装置から入力されるデータをシーケンサ１に出力するとともに、ページバッファ２５を介してメモリアレイ１０に書き込む一方、メモリアレイ１０からのデータはメモリアレイ１０からページバッファ２５を介して読み出された後、データ入出力バッファ７から外部装置に出力される。入力ロジック８は外部装置からの制御信号を入力し、それに基づいてシーケンサ１及び制御ロジック９等の内部回路を制御する。制御ロジック９は入力ロジックからの制御信号に基づいてメモリアレイ１０とその周辺回路の動作を制御する。

シーケンサ１はパラメータメモリ１ｍに格納されたＳＡＣパラメータに基づいてＳＡＣ６の動作を制御する。具体的には、ＳＡＣパラメータであるステップ電圧Ｖｅｒｓ＿ｓｔｅｐ、目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔ及びステップ幅Ｖｅｒｓ＿ｉｎｔに基づいてＳＡＣ６を制御することで、消去パルス電圧Ｖｅｒｓを調整する。なお、ＳＡＣパラメータは、各ステップパルスの立ち上がり時間中において変更することができるように構成される。

次いで、ＳＡＣパラメータについて以下に詳述する。

フラッシュメモリの製品開発の初期段階で、消去動作の評価が行われ、このとき、テストモードを使用して、種々のＳＡＣパラメータを、データ入出力バッファ７を介してシーケンサ１のパラメータメモリ１ｍに直接に入力して格納した後、最適なＳＡＣパラメータを決定する。次いで、最適なＳＡＣパラメータを決定したら、テストモードを使用して、パラメータメモリ１ｍからページバッファ２５を介してメモリアレイ１０内のヒューズデータ領域１０Ｆに書き込む。ここで、ＳＡＣパラメータは、最悪の場合のロード（マルチプレーン選択の場合）に対して設定され、その後すべての場合（単一プレーンの選択まで）に適用されると想定される。通常のユーザーモードでは、ＮＡＮＤ型フラッシュメモリ２００の電源が投入されるたびに、ＳＡＣパラメータはメモリアレイ１０内のヒューズデータ領域１０Ｆからページバッファ２５を介してシーケンサ１のパラメータメモリ１ｍに自動的にロードされる。

図８は図７のシーケンサ１により実行される消去パルス制御処理を示すフローチャートである。

図８のステップＳ１において、シーケンサ１のパラメータメモリ１ｍから所定のＳＡＣパラメータをセットし、ステップＳ２においてセットされたＳＡＣパラメータに基づいて、ＳＡＣ６の動作を開始する。ステップＳ３では、電圧コード（Ｖｅｒｓ＿ｄ）の電圧が最終の目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔ（図６の例では、期間Ｔ３の目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔをいう）に到達したか否かを判断し、ＹＥＳのときはステップＳ４に進む一方、ＮＯのときはステップＳ１に戻り、ステップＳ１〜Ｓ３の処理を繰り返す。ここで、ステップＳ１〜Ｓ３の処理は図６の期間Ｔ１の処理であって、例えば３個の分割期間Ｔａ，Ｔｂ，Ｔｃに分割して、各分割期間Ｔａ，Ｔｂ，Ｔｃで、階段形状の消去電圧が２プレーン時の消去電圧Ｖｅｒｓの曲線に実質的に近似するように異なるＳＡＣパラメータを設定することで、オーバーシュートが発生せず、立ち上り時間を短縮するように階段形状の消去電圧を設定することができる。

次いで、ステップＳ４では、図６の期間Ｔ２に対応する「消去パルス時間のループ処理」を実行することにより、所定の消去電圧を保持する。ステップＳ５では、「消去パルスの放電処理」を実行することで、保持された消去電圧から０Ｖに向かって電圧を立ち下げるように放電する。ステップＳ６では、「消去ベリファイ処理」を実行することで、消去されたメモリセルのデータをベリファイする。ステップＳ７では、メモリの消去処理が完了したか否かが判断され、ＹＥＳのときは当該消去パルスの制御処理を終了する一方、ＮＯのときはステップＳ１に戻り、ステップＳ１からの処理を繰り返す。

以上説明したように、本実施形態によれば、ＳＡＣ６を用いて、消去パルスのステップ電圧Ｖｅｒｓ＿ｓｔｅｐ、目標電圧Ｖｅｒｓ＿ｔａｒｇｅｔ及びステップ幅Ｖｅｒｓ＿ｉｎｔを制御することで、従来技術に比較して高い精度を有する消去パルスを発生するように消去電圧を制御してメモリセルのデータを消去できる。これにより、消去電圧が安定する前のオーバーシュートの発生を防止し、メモリセルの性能低下を防止できる。

変形例．
以上の実施形態では、ＮＡＮＤ型フラッシュメモリのための消去電圧制御回路について説明しているが、本発明はこれに限らず、他の種類の不揮発性半導体記憶装置にも適用することができる。

以上の実施形態では、目標電圧に到達したことを通知するために、デジタル回路であるタイムカウンタ回路４０を用いたが、本発明はこれに限らず、電圧コードをＤＡ変換したアナログフィードバック信号を用いて消去パルス電圧を１ステップずつインクリメントするように構成してもよい。

特許文献との相違点．

（特許文献２との相違点）
特許文献２では、プログラムパルス間の勾配を制御しているが、消去パルスの電圧等を制御することは開示も示唆もありません。

（特許文献３との相違点）
特許文献３では、プログラム電圧の勾配を制御しているが、消去パルスの電圧等を制御することは開示も示唆もありません。

産業上の利用分野

以上詳述したように、本発明によれば、不揮発性半導体記憶装置のメモリセルのデータを消去するときに、従来技術に比較して高い精度で消去電圧を制御することができる。これにより、消去電圧が安定する前のオーバーシュートの発生を防止し、メモリセルの性能低下を防止できる。

１ シーケンサ
１ｍ パラメータメモリ
２ 電圧コントローラ
３ インターフェース
４ アナログ回路
５ チャージポンプ回路
６ スロープ調整回路
７ データ入出力バッファ
８ 入力ロジック
９ 制御ロジック
１０ メモリアレイ
１０Ｆ ヒューズデータ領域
２０ プレーン（０）
２１ プレーン（１）
２２ Ｘデコーダ回路
２３，２４ Ｙデコーダ回路
２５ ページバッファ
３０ 消去電圧発生回路
３１ 加算器
３２ コンパレータ
３３ アンドゲート
３４ 遅延型フリップフロップ
４０ タイムカウンタ回路
４１ アンドゲート
４２ 加算器
４３ 遅延型フリップフロップ
４４ コンパレータ
１００，２００ ＮＡＮＤ型フラッシュメモリ

Claims (3)

1. 不揮発性半導体記憶装置のメモリセルのデータを消去する消去電圧を制御する不揮発性半導体記憶装置の消去制御回路であって、
   前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅に基づいて、前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅を制御することで、階段形状のスロープを制御して消去電圧を発生するスロープ調整回路を備え、
   前記スロープ調整回路は、
   前記ステップ電圧及び前記目標電圧に基づいて、前記消去電圧を、前記目標電圧まで前記ステップ電圧ずつ所定の計時パルス制御信号毎に繰り返し増大させる消去電圧発生回路と、
   前記ステップ幅に基づいて、前記ステップ幅に対応する時間間隔ずつ繰り返し計時することで、前記計時パルス制御信号を前記消去電圧発生回路に出力するタイムカウンタ回路とを備えたことを特徴とする不揮発性半導体記憶装置の消去制御回路。
2. 請求項１記載の不揮発性半導体記憶装置の消去制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
3. 不揮発性半導体記憶装置のメモリセルのデータを消去する消去電圧を制御する不揮発性半導体記憶装置の消去制御方法であって、
   前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅に基づいて、前記消去電圧の消去パルスのステップ電圧、目標電圧及びステップ幅を制御することで、階段形状のスロープを制御して消去電圧を発生するステップを含み、
   前記消去電圧を発生するステップは、
   前記ステップ電圧及び前記目標電圧に基づいて、前記消去電圧を、前記目標電圧まで前記ステップ電圧ずつ所定の計時パルス制御信号毎に繰り返し増大させるステップと、
   前記ステップ幅に基づいて、前記ステップ幅に対応する時間間隔ずつ繰り返し計時することで、前記計時パルス制御信号を出力するステップとを含むことを特徴とする不揮発性半導体記憶装置の消去制御方法。

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