JP3648003B2 - 不揮発性半導体メモリにおける高電圧発生方法と高電圧レベルの最適化回路及び最適化方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、EEPROMに代表される書換え可能な不揮発性半導体メモリに関する。
【0002】
【従来の技術】
NAND形のセル構造を有するEEPROMのメモリセルアレイは、行と列のマトリックス状に配列された多数のNANDセルユニットを有している。図15の等価回路図にそのメモリセルアレイの一部分を示す。
【0003】
NANDセルユニットNU1〜NUmのそれぞれは、ドレインが対応ビットラインBLに接続された第1選択トランジスタ120と、ソースが共通ソースラインCSLに接続された第2選択トランジスタ121と、を有し、これら第1選択トランジスタ120のソースと第2選択トランジスタ121のドレインとの間に、メモリセルトランジスタM1〜M8のドレイン・ソース通路(チャネル)が直列接続されている。1列に配置された第1選択トランジスタ120のゲート、メモリセルM1〜M8の各制御ゲート、及び第2選択トランジスタ121のゲートは、第1選択ラインSL1、ワードラインWL1〜WL8、第2選択ラインSL2にそれぞれ接続されている。
【0004】
第1選択トランジスタ120及び第2選択トランジスタ121、そしてメモリセルM1〜M8は、半導体基板の主表面部に形成したP形ウェル内に構成される。即ち、各NANDセルユニットにおける第1選択トランジスタ120のソース及びメモリセルM1のドレインの共通領域、メモリセルM1〜M8のソース・ドレイン共通領域、第2選択トランジスタ121のドレイン及びメモリセルM8のソースの共通領域は、P形ウェル内に形成される。メモリセルM1〜M8の各チャネル上にはトンネル酸化膜を通じてポリシリコンのフローティングゲートが形成され、このフローティングゲート上に中間誘電膜を通じてポリシリコン又は高融点金属のシリサイドで形成された制御ゲートが形成される。
【0005】
第1選択トランジスタ120のP形ウェル内のドレイン領域は、高融点金属シリサイド又は金属で形成されたビットラインBLとそれぞれ接続され、第2選択トランジスタ121のP形ウェル内に形成されたソース領域は、高融点金属シリサイド又は金属で形成された共通ソースラインCSLと接続される。
【0006】
このようなEEPROMにおいては、メモリセルのプログラムつまりデータ書込前に消去を実施する。メモリセルの消去は、P形ウェルに例えば20Vほどの消去電圧を印加すると共にワードラインWL1〜WL8に例えば接地レベルの基準電圧を印加することによって行なわれる。これによりフローティングゲートの電子がトンネル酸化膜を通じてP形ウェルへ放出され、当該メモリセルは、デプレッションモードのトランジスタになる。例えば、この消去メモリセルがデータ“1”記憶とされる。
【0007】
消去が終わると今度は、ワードラインを選択してこれに接続された多数のメモリセルのプログラム、即ちデータ“0”の書込が実施される。プログラムでは、選択ワードラインに例えば18Vほどのプログラム電圧が印加され、データ“0”書込対象のメモリセルのソース及びドレインに例えば接地レベルの基準電圧が印加される。すると、プログラム対象のメモリセルのフローティングゲートにトンネル酸化膜を通じて電子が注入され、当該メモリセルは、エンハンスメントモードのトランジスタに変更される。
【0008】
このような消去やプログラム後には通常、消去或いはプログラムセルが所定のしきい値電圧になったかどうか成否を調べる検証が行われる。
【0009】
最近のEEPROMの大容量化に伴って、ゲート酸化膜や中間誘電膜の幅と厚さ、そしてチャネル寸法等、メモリセルのサイズも小さくなっている。このために、製造工程においてそのゲート酸化膜、中間誘電膜やチャネルサイズなどの均一性を保障し難くなっており、これに応じてメモリセルのしきい値電圧もバラツキやすくなっている。もし、プログラム対象のメモリセル中の1つでも所望のしきい値電圧に達していなければエラーデータとなるので、これを防止するために、高集積化に伴って消去やプログラムの成否を判断する検証技術が提案されている。以上の消去、プログラム、検証については、韓国公開特許第94−18870号に詳しい。
【0010】
【発明が解決しようとする課題】
上記のような消去及びプログラムを実行する不揮発性半導体メモリにおいて、消去やプログラムのモード遂行に要する時間は、これらモードで必要な高電圧を発生させるための内部高電圧発生器による高電圧レベルとメモリセルのトンネル酸化膜の厚さによる結合率(coupling ratio)に応じて変化し、メモリ装置の性能を左右する。このうち特に高電圧レベルの変化に対し消去やプログラム時間が敏感に反応するので、この高電圧レベルの最適化がメモリチップの信頼性及び性能向上に重要である。
【0011】
従って、本発明の目的は、メモリセルの消去やプログラムに必要な高電圧レベルを最適化し、消去やプログラムにかかる時間の最適化を可能とすることにある。また同時に、工程条件の変化による消去やプログラム時間の変化を最小化させられるような不揮発性半導体メモリを提供する。
【0012】
【課題を解決するための手段】
この目的のために本発明では、消去又はプログラムの不完全なメモリセルがある場合に消去又はプログラムを反復するようにした不揮発性半導体メモリの消去又はプログラム用の高電圧発生方法において、印加する高電圧の開始レベルを複数ビットのアドレス入力で可変としてテストにより予め調整し、消去又はプログラム時にはその調整後の開始レベルから高電圧を印加し反復の度に電圧を上げていくようにしたことを特徴とする。或いは、不揮発性半導体メモリの消去又はプログラム用高電圧の最適化方法であって、時間の経過に伴い複数の段階にセットされて発生される高電圧のその複数の段階のうちの1つを複数ビットのアドレス入力による複数のトリミング信号の組合せにより選択し、そして、該選択した段階の高電圧で消去又はプログラム動作を実施した所要時間を所定の時間と比較して長くなる場合には前記複数の段階のうちの他の段階を前記複数ビットのアドレス入力を変えて選択することにより、消去又はプログラム電圧の開始レベルを決定する高電圧の最適化方法を提供する。
【0013】
このために本発明によれば、電気的消去可能でプログラム可能な不揮発性半導体メモリにおいて、同じメモリセルに対する消去又はプログラムが反復される度にその消去電圧又はプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、このレベル制御信号に応答し順次に電圧レベルを上げて消去電圧又はプログラム電圧を発生する高電圧発生回路と、複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路による消去電圧又はプログラム電圧の開始レベルをセッティングするセッティング回路と、を有する高電圧レベル最適化回路を備えたことを特徴とする。或いは特に、フローティングゲート形の多数のメモリセルと、複数の選択メモリセルをプログラムするためのプログラム回路と、該プログラム対象のメモリセルのプログラム成否を判断するためのプログラム検証回路と、を有する不揮発性半導体メモリにおいて、プログラムが反復される度にプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、このレベル制御信号に応答し順次に電圧レベルを上げてプログラム電圧を発生する高電圧発生回路と、複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路によるプログラム電圧の開始レベルをセッティングするセッティング回路と、を有する高電圧レベル最適化回路を備えたことを特徴とする。
【0014】
高電圧発生回路は、高電圧を発生するためのチャージポンプと、レベル制御信号に応じて変化する分圧比により前記チャージポンプの出力電圧を分圧して出力するレベル検出器と、このレベル検出器の出力電圧と定電圧とを比較して比較信号を発生する比較器と、その比較信号に応答して前記チャージポンプを活性化させる高電圧制御器と、を有することを特徴とする。ループ回数計数回路は、トリミング信号に応じる4ステージの2進カウンタからなるトリミングカウンタと、このトリミングカウンタの出力をデコードしてレベル制御信号を発生するトリミングデコーダと、を有することを特徴とする。セッティング回路は、モード開始前のセットアップ期間でヒューズによる論理信号又はアドレスを選択的に伝送してプリトリミング信号を出力する第1ブロックと、前記セットアップ期間でラッチ信号を発生する第2ブロックと、このラッチ信号に応じて前記第1ブロックのプリトリミング信号をラッチしトリミング信号を出力する第3ブロックと、を有することを特徴とする。
【0015】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【0016】
本実施形態の不揮発性メモリには、−1.8Vほどのしきい値電圧を有するデプレッションモードのNチャネルMOSトランジスタ(D形トランジスタとする)、0.7Vほどのしきい値電圧を有するエンハンスメントモードのNチャネルMOSトランジスタ(N形トランジスタとする)、−0.9Vほどのしきい値電圧を有するエンハンスメントモードのPチャネルMOSトランジスタ(P形トランジスタとする)が使用される。
【0017】
図1に高電圧レベル最適化回路のブロック図を示す。図示のトリミングカウンタ(trimming counter)202及びトリミングデコーダ203は、消去又はプログラム動作が反復される度に消去電圧又はプログラム電圧を開始レベルから次第に高めて供給するためのレベル制御信号を出力するループ回数計数回路として働く。トリミングカウンタ202は、プログラムの回数をカウントするためにプログラムループパルスOSPを本メモリ装置のプログラム検証回路から受信する。また、トリミングアドレスレジスタ(trimming address register) 201が設けられており、アドレスバッファ10を通じて印加されるアドレスを受信する。このトリミングアドレスレジスタ201は切断可能な多数のヒューズ素子を有し、テスト時に、印加されるアドレスに応答して前記開始レベルを変更するための多数のトリミング信号をループ回数計数回路へ提供し、更に、そのヒューズ素子をテスト結果に従い選択切断することによってトリミング信号の状態を固定することが可能とされ、実際の動作時に、実行される消去又はプログラム時間に最適な高電圧の開始レベルをセッティングするセッティング回路として働く。そして、チャージポンプ30、レベル検出器40、比較器60、及び高電圧制御器70から高電圧発生回路22が構成され、消去電圧やプログラム電圧の高電圧が発生される。
【0018】
図4及び図5は、トリミングアドレスレジスタ201の回路図である。
【0019】
図4Aは、多数のトリミング信号TRDpgm0〜TRDpgm2を最終的に発生させるための多数のプリトリミング信号PTRDpgm0〜PTRDpgm2を発生する第1ブロックである。3つの各単位ブロックの構成は同じであるが、印加されるアドレスはそれぞれ異なり、一番目の単位ブロックにはアドレスA4、二番目の単位ブロックにはアドレスA5、三番目の単位ブロックにはアドレスA6が印加される。各単位ブロックは、チップエネーブル信号バーCEを反転するインバータI1、ヒューズF1、N形トランジスタN1、D形トランジスタD1、NORゲートNOR1、インバータI11(設定に応じて設置選択)、そしてアドレスを反転するインバータI12、セットアップ信号Shvrstを反転するインバータI13、伝送ゲートPT1,PT2から構成されている。
【0020】
図4Bは、ラッチ信号φlchpgmを発生する第2ブロックを示すもので、3入力NANDゲートNAND1、セットアップ信号Shvrstを反転するするインバータI1、NANDゲートNAND2から構成される。
【0021】
図5は、図4A及び図4Bのブロックにより提供される信号からトリミング信号TRDpgm0〜TRDpgm2を生成するレジスタ500,501,502からなる第3ブロックを示している。これら3つのレジスタの構成は同じで、インバータ510、NORゲート511、ラッチ形態の2つのNORゲート512,513、このラッチ出力を反転するインバータ514から構成される。
【0022】
図6は、トリミングカウンタ202の回路を示している。図中上部は1つの2進単位カウンタの詳細構成を、図中下部はその2進単位カウンタからなる各ステージの接続関係を示す。1つの単位カウンタの構成は、ループパルスOSPを反転するインバータI1、このインバータI1の出力及びループパルスOSPに従う伝送ゲートPT1〜PT4、各信号Sapgm,TRDpgmi(i=0〜2),TRDloadを演算するNANDゲートNA1〜NA4、インバータI2から構成され、カウント信号RVpgmi(i=0〜3)及びその相補信号バーRVpgmiを生成する。本実施形態では、このような単位カウンタが図中下部に示すカウンタステージ600〜603のように4ステージの縦列接続にされて構成されている。
【0023】
図7は、トリミングデコーダ203の回路である。多数のレベル制御信号TRMpgm1〜TRMpgm7を発生するNORゲートNOR1〜NOR7、レベル制御信号TRMpgm8を発生するインバータI1,I2及びラッチ形態のNORゲートNOR1,NOR2から構成されている。このデコーダ203によるレベル制御信号は、図1のレベル検出器40へ提供される。
【0024】
図8は、図1中の高電圧発生回路22を示している。即ちこの高電圧発生回路22は、高電圧のプログラム電圧(又は消去電圧)Vpgmを発生するためのチャージポンプ30と、対象メモリセルのプログラム失敗の度にプログラム電圧が所定の範囲内で順次増加するように、レベル制御信号TRMpgm1〜TRMpgm8に従いプログラム電圧のレベルを検出する(分圧する)レベル検出器40と、これによる検出レベルと定電圧Vprefとを比較して比較信号を発生する差動増幅器を用いた比較器60と、この比較器60による比較信号に応答してチャージポンプ30を活性化させる高電圧制御器70と、から構成されている。
【0025】
チャージポンプ30は、プログラム(又は消去)動作中に発生される高電圧制御器70のチャージポンプ信号φPpgmとその相補信号バーφPpgmに応答してプログラム電圧Vpgmを発生する。このチャージポンプ30は、電源供給電圧Vccよりも高電圧のプログラム電圧Vpgmを発生するための通常のチャージポンプ方式の回路である。即ち、ノード1にVcc−Vthの初期電圧を提供するためのN形トランジスタ17と、ノード1と出力ノード2との間にチャネルを直列接続した多数のN形トランジスタ11〜16と、このN形トランジスタ11〜16のゲートに各々接続されたMOSキャパシタ3〜8と、から構成される。N形トランジスタ11〜16はゲート及びドレインを接続したダイオード形である。そして、奇数番のMOSキャパシタ3,5,7の電極にチャージポンプ信号φPpgmが入力され、偶数番のMOSキャパシタ4,6,8の電極にその相補信号バーφPpgmが入力される。出力ノード2と電源供給電圧Vccとの間にD形トランジスタDTが接続されており、このD形トランジスタDTのゲートにプログラム制御信号バーPGMが入力されている。このD形トランジスタDTは、プログラム終了後に出力ノード2のプログラム電圧Vpgmを電源供給電圧Vccへ放電する役割をもつ。
【0026】
プログラム中にプログラム電圧Vpgmを順次増加させるためのレベル検出器40は、出力ノード2に接続してある。即ち、接地レベルの基準電圧Vssと出力ノード2との間にN形トランジスタ31のチャネルと抵抗R1〜R8,Rd,Ruが直列接続されており、N形トランジスタ31のゲートがインバータ32を通じてプログラム制御信号バーPGMにより制御されることで動作する。そして、直列の抵抗R8〜R1に対し並列にしてN形トランジスタ33〜39のチャネルが直列接続されている。このN形トランジスタ33〜39のゲートにレベル制御信号TRMpgm1〜TRMpgm8がそれぞれ提供され、これに応じてオンすることによりN形トランジスタ33〜39が抵抗R1〜R8の順次バイパス手段となる。
【0027】
図8に示した比較器60は、プログラム動作中に接続ノードN2の電圧Vdと定電圧Vprefとを比較する。この比較器60は、基準電圧Vssと共通ノード46との間にチャネルが接続されたN形トランジスタ66が、インバータ67を通じたプログラム制御信号バーPGMに応じることで動作する。電源供給電圧Vccと共通ノード46との間には、P形トランジスタ69及びN形トランジスタ64の直列接続と、P形トランジスタ68及びN形トランジスタ62の直列接続とが、並列に設けられている。両P形トランジスタ68,69のゲートは共通接続してP形トランジスタ69のドレインへ接続してあり、N形トランジスタ64のゲートに定電圧Vprefが、そしてN形トランジスタ62のゲートに電圧Vdが印加される。従って、VdがVprefを上回ると論理“L”出力、VdがVprefを下回ると論理“H”出力となる。
【0028】
高電圧制御器70は、比較器60から出力される比較信号に従いチャージポンプ30を動作させ、プログラム電圧Vpgmが所定の一定レベルを維持するように制御する。即ち、NANDゲート74の一方の入力端子に比較器60の出力が印加され、他方の入力端子にプログラム制御信号バーPGMがインバータ72を通じて印加される。そして、NANDゲート78,80にNANDゲート74の出力がインバータ76を通じて入力され、リング発振器(図示略)からのクロックパルスバーφp,φp(相補)と論理演算される。この例のクロックパルスφpは8MHZの周波数を有する。これらNANDゲート78,80の出力は、インバータ82,84をそれぞれ通じてチャージポンプ信号φPpgm及び相補信号バーφPpgmとなってチャージポンプ30へ提供される。
【0029】
この高電圧制御器70は、VdがVprefを上回るときに非活性出力となり、VdがVprefを下回るときに活性出力となる。即ち、プログラム電圧Vpgmが上がるときはVdも上昇するので高電圧制御器70は非活性出力となり、これによりチャージポンプ30の動作が抑止されてプログラム電圧Vpgmを降下させる。また、プログラム電圧Vpgmが下がるときはVdも下降するので高電圧制御器70は活性出力となり、チャージポンプ30が動作してプログラム電圧Vpgmを上昇させる。この結果、プログラム電圧Vpgmは設定レベルを維持する。
【0030】
図3は、この例のプログラム時のフローチャート、図2は、この例の最適化テスト時のフローチャートである。図9〜図14は、本発明の実施例に従うプログラム回数及び高電圧レベルのセッティングを説明するための動作タイミング図である。以下、この実施形態の構成により消去やプログラム時に最適化した高電圧を得る過程について、プログラムを例にして説明する。
【0031】
まず、図3に示すプログラム動作から説明する。ステップ301においてデータローディングコマンド“80h”が提供され、メモリセルへのプログラムのために本メモリ装置内のページバッファへ例えば512バイトのデータがステップ302でロードされる。続いて、ステップ303でプログラムコマンド“10h”が印加されると、ステップ304で単位プログラム動作が実施される。プログラムがすむとステップ305でプログラム検証が行われ、ステップ306で検証結果がチェックされる。
【0032】
ステップ306の結果、いずれか1つでも不十分なプログラムセルがあった場合には、ステップ308でループ回数(Ploop)をチェックし、所定の検証回数内ならばステップ309でループ回数を1増加させた後、ステップ310でプログラム電圧をΔV上げてステップ304以降を反復する。もし、ループ回数が所定の回数に達してもプログラムセルのしきい値電圧が設計値にならないときは、ステップ311へ進行し、失敗としてプログラム完了とする。一方、ステップ306の結果、プログラム成功していればステップ307へ進行し、成功としてプログラム完了とする。
【0033】
このプログラム時にプログラム電圧は、やり直しの度にステップ310でΔVずつ段階的に順次増加する。本例では、このようなプログラム電圧の増加に際し、テストモードにおいて多様なレベルにプログラム電圧を変化させて最適の開始レベルを探し、これに応じたヒューズ切断で実際の動作モード時に最適の開始レベルから増加させていく手法をとっている。これにより、最適の時間内にメモリセルプログラムが行われるようにしてある。これについて、ヒューズ切断前つまりプログラム電圧テストのフローチャートを示した図2を参照して説明する。
【0034】
目標とする最長プログラム時間を200μsであると仮定する。まず、ステップ201で、トリミングのためのアドレスが図1のアドレスバッファ10を通じてトリミングアドレスレジスタ201へ印加される。即ち、このアドレスは図4のアドレス入力端子に印加される。このステップ201は、図12〜図14の期間T11で行われる。このときに、もし、メモリチップのプログラム時間がテストの結果300μsであったとすると、入力アドレスは、プログラム電圧を上向き調整するものとなる。このアドレス印加後、ステップ202で高電圧開始レベルセッティングコマンド“D5h”を提供することでステップ203の自動プログラムモードが実行される。このセッティング動作はセットアップ期間T22で、自動プログラムモードは期間T33で行われる。
【0035】
ステップ204では、ステップ203によるプログラムが完了するまでのプログラム時間が、目標時間内にあるか否かチェックする。この結果、目標プログラム時間内にプログラム完了すればステップ205へ進行し、目標時間を超えていればステップ207へ進行する。ステップ207へ進んだ場合は、トリミングアドレスが変更されてステップ201以降が繰り返される。即ちこれは、アドレス論理を変更しつつプログラム電圧を順次上げていき、最適の開始レベルを探す作業に該当する。一方、ステップ205へ進んだ場合は、リセットコマンド“F5”が印加された後、ステップ206で、実際のプログラム時にプログラム電圧の開始レベルをこのテストにより得られたレベルに固定するため、図4Aのヒューズがレーザー切断等により切断され、トリミング信号の状態が決定される。
【0036】
この図2の作業により、実際のプログラム開始時に最適化した開始レベルでプログラム電圧が提供されることになり、プログラム時間が最適化される。
【0037】
図9〜図14に沿って更に説明する。目標プログラム時間及びテスト結果の測定プログラム時間が上記と同じで、プログラム電圧の開始レベルは15.5Vとし、0.5Vの上向き調整により200μsの時間が変化すると仮定する。
【0038】
図9〜図11に示すプログラム時のセットアップ期間T1に、図4で印加されるセットアップ信号Shvrstが論理“L”から“H”に遷移し、テストセット信号φhvsetは論理“L”を維持する。従って、ラッチ信号φlchpgmが論理“H”にエネーブルされ、プリトリミング信号PTRDpgm0,PTRDpgm1,PTRDpgm2がそれぞれ、図9の波形のように論理“H”、“H”、“L”になる。すると、トリミング信号TRDpgm0,TRDpgm1,TRDpgm2はそれぞれ、論理“L”、“L”、“H”になる。この状態で、プログラムコマンド信号Sapgmがプログラムループ第1期間T2で論理“H”に遷移すると、図6のロード信号TRDloadがエネーブルされ、これにより、2進カウンタのカウント信号RVpgm0,RVpgm1,RVpgm2,RVpgm3のそれぞれは、図10の波形のように論理“L”、“L”、“H”、“L”になる。従って、図7のトリミングデコーダ203のレベル制御信号中TRMpgm4だけが論理“H”に活性化される。このときに出力されるプログラム電圧Vpgmは、図8において、[(R5+R6+R7+R8+Rd+Ru)×Vpref]/(R5+R6+R7+R8+Rd)=15.5Vに設定される。
【0039】
図10のループパルスOSPはループ回数が1回進む度に発生するので、この信号が遷移した後の第2ループ期間T3では、2進カウンタのカウント信号RVpgm0,RVpgm1,RVpgm2,RVpgm3のそれぞれは、論理“H”、“L”、“H”、“L”になる。従って、図7のトリミングデコーダ203のレベル制御信号中TRMpgm5だけが論理“H”に活性化される。このときの図8におけるプログラム電圧Vpgmは[(R6+R7+R8+Rd+Ru)×Vpref]/(R6+R7+R8+Rd)=16Vに設定される。即ち、ループ回数が1回増加する度に第2ループ期間T3以降では0.5Vずつ上向き調整される。このようにして、図9〜図11に示すプログラム時のプログラム電圧は、図3のステップ310で説明したように段階的に0.5Vずつ増加する。
【0040】
次には、プログラム電圧をレベル変化させつつ最適の開始レベルを探し、ヒューズ切断を行って実際のプログラム時に最適な開始レベルから増加させて行くようにする最適化テスト過程を図12〜図14により説明する。
【0041】
目標プログラム時間が得られるよう開始レベルを16Vにするため、図4のアドレスA2,A3,A4,A5,A6をそれぞれ、論理“H”、“H”、“H”、“L”、“H”で期間T11において印加する。これにより、図4のプリトリミング信号PTRDpgm0〜PTRDpgm2はそれぞれ、図12の波形のように論理“L”、“H”、“L”になる。そして、テストセット信号φhvsetが論理“H”となるセットアップ期間T22になるとラッチ信号φlchpgmが発生され、トリミング信号TRDpgm0〜TRD2はそれぞれ、論理“H”、“L”、“H”になる。この状態で、自動プログラムコマンド信号Sapgmがプログラムループ期間T33で論理“H”に遷移すれば図6の信号TRDloadがエネーブルされ、これにより、2進カウンタのカウント信号RVpgm0〜RVpgm3はそれぞれ、図13の波形のように論理“H”、“L”、“H”、“L”になる。従って、図7のトリミングデコーダ203のレベル制御信号中TRMpgm5だけが論理“H”に活性化される。このときに出力されるプログラム電圧Vpgmは、図8において[(R6+R7+R8+Rd+Ru)×Vpref]/(R6+R7+R8+Rd)=16Vに設定される。
【0042】
即ち、16Vをプログラム電圧の開始レベルとしてセッティングし、ループ回数増加ごとに0.5Vずつ段階的に上昇させることになる。この場合にプリトリミング信号PTRDpgm0〜PTRDpgm2は、図12の波形のようにそれぞれ論理“L”、“H”、“L”で出力することになるので、切断すべき図4のヒューズは、信号PTRDpgm0の出力に関与したヒューズF1である。つまり、このヒューズF1を切断しておけば実際のプログラムでは、常に16Vから出発するようにプログラム電圧の開始レベルが固定され、そしてΔVずつ所定回数内で段階的に増加する。従って、プログラム時間が最適化される。
【0043】
【発明の効果】
本発明によれば、複数ビットのアドレス入力で、消去やプログラムにおける高電圧の開始レベルを最適化することが可能となり、消去やプログラムにかかる時間を最適化でき、信頼性及び性能向上に貢献する。
【図面の簡単な説明】
【図1】本発明による高電圧レベル最適化回路を示すブロック図。
【図2】開始レベル最適化テスト過程を説明するフローチャート。
【図3】プログラム過程を説明するフローチャート。
【図4】図1中のトリミングアドレスレジスタを示す回路図。
【図5】図4に続く回路図。
【図6】図1中のトリミングカウンタを示す回路図。
【図7】図1中のトリミングデコーダを示す回路図。
【図8】図1中の高電圧発生回路を示す回路図。
【図9】本発明による高電圧レベル最適化回路のプログラム時の動作タイミングを説明する信号波形図。
【図10】図9に続く信号波形図。
【図11】図10に続く信号波形図。
【図12】本発明による高電圧レベル最適化回路の最適化テスト時の動作タイミングを説明する信号波形図。
【図13】図12に続く信号波形図。
【図14】図12に続く信号波形図。
【図15】NAND形のセル構造としたEEPROMのメモリセルアレイの一部分を示す等価回路図。
【符号の説明】
10 アドレスバッファ
22 高電圧発生回路
30 チャージポンプ
40 レベル検出器
60 比較器
70 高電圧制御器
201 トリミングアドレスレジスタ(セッティング回路)
202 トリミングカウンタ(ループ回数計数回路)
203 トリミングデコーダ(ループ回数計数回路)
Claims (7)
- フローティングゲート形の多数のメモリセルと、複数の選択メモリセルをプログラムするためのプログラム回路と、該プログラム対象のメモリセルのプログラム成否を判断するためのプログラム検証回路と、を有する不揮発性半導体メモリにおいて、
プログラムが反復される度にプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、
このレベル制御信号に応答し順次に電圧レベルを上げてプログラム電圧を発生する高電圧発生回路と、
複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路によるプログラム電圧の開始レベルをセッティングするセッティング回路と、
を有する高電圧レベル最適化回路を備えたことを特徴とする不揮発性半導体メモリ。 - 電気的消去可能でプログラム可能な不揮発性半導体メモリにおいて、
同じメモリセルに対する消去又はプログラムが反復される度にその消去電圧又はプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、
このレベル制御信号に応答し順次に電圧レベルを上げて消去電圧又はプログラム電圧を発生する高電圧発生回路と、
複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路による消去電圧又はプログラム電圧の開始レベルをセッティングするセッティング回路と、
を有する高電圧レベル最適化回路を備えたことを特徴とする不揮発性半導体メモリ。 - 高電圧発生回路は、
高電圧を発生するためのチャージポンプと、
レベル制御信号に応じて変化する分圧比により前記チャージポンプの出力電圧を分圧して出力するレベル検出器と、
このレベル検出器の出力電圧と定電圧とを比較して比較信号を発生する比較器と、
その比較信号に応答して前記チャージポンプを活性化させる高電圧制御器と、
を有することを特徴とする請求項1又は請求項2記載の不揮発性半導体メモリ。 - ループ回数計数回路は、
トリミング信号に応じる4ステージの2進カウンタからなるトリミングカウンタと、
このトリミングカウンタの出力をデコードしてレベル制御信号を発生するトリミングデコーダと、
を有することを特徴とする請求項3記載の不揮発性半導体メモリ。 - セッティング回路は、
モード開始前のセットアップ期間でヒューズによる論理信号又はアドレスを選択的に伝送してプリトリミング信号を出力する第1ブロックと、
前記セットアップ期間でラッチ信号を発生する第2ブロックと、
このラッチ信号に応じて前記第1ブロックのプリトリミング信号をラッチしトリミング信号を出力する第3ブロックと、
を有することを特徴とする請求項3又は請求項4記載の不揮発性半導体メモリ。 - 消去又はプログラムの不完全なメモリセルがある場合に消去又はプログラムを反復するようにした不揮発性半導体メモリの消去又はプログラム用の高電圧発生方法において、
印加する高電圧の開始レベルを複数ビットのアドレス入力で可変としてテストにより予め調整し、
消去又はプログラム時にはその調整後の開始レベルから高電圧を印加し反復の度に電圧を上げていくようにしたことを特徴とする高電圧発生方法。 - 不揮発性半導体メモリの消去又はプログラム用高電圧の最適化方法であって、
時間の経過に伴い複数の段階にセットされて発生される高電圧のその複数の段階のうちの1つを複数ビットのアドレス入力による複数のトリミング信号の組合せにより選択し、そして、
該選択した段階の高電圧で消去又はプログラム動作を実施した所要時間を所定の時間と比較して長くなる場合には前記複数の段階のうちの他の段階を前記複数ビットのアドレス入力を変えて選択することにより、消去又はプログラム電圧の開始レベルを決定する高電圧の最適化方法。
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KR19990029775A (ko) * | 1997-09-11 | 1999-04-26 | 오카모토 세이시 | 불휘발성 반도체 기억 장치 |
EP0913832B1 (en) * | 1997-11-03 | 2003-07-23 | STMicroelectronics S.r.l. | Method for multilevel programming of a nonvolatile memory, and a multilevel nonvolatile memory |
EP1088311B1 (de) * | 1998-06-24 | 2002-05-22 | Infineon Technologies AG | Elektronische prüfungsspeichereinrichtung |
US6282145B1 (en) | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
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US6327183B1 (en) | 2000-01-10 | 2001-12-04 | Advanced Micro Devices, Inc. | Nonlinear stepped programming voltage |
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US6219276B1 (en) * | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
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US6304487B1 (en) | 2000-02-28 | 2001-10-16 | Advanced Micro Devices, Inc. | Register driven means to control programming voltages |
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US6396742B1 (en) | 2000-07-28 | 2002-05-28 | Silicon Storage Technology, Inc. | Testing of multilevel semiconductor memory |
US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
KR100581512B1 (ko) * | 2002-01-18 | 2006-05-22 | 삼성전자주식회사 | 캠코더의 무빙 데크 플레이트 |
KR100469153B1 (ko) * | 2002-08-30 | 2005-02-02 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 |
JP4040405B2 (ja) | 2002-09-20 | 2008-01-30 | 富士通株式会社 | 不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置 |
JP2004220711A (ja) * | 2003-01-16 | 2004-08-05 | Nec Micro Systems Ltd | 半導体集積回路装置 |
EP1785998A1 (en) * | 2004-08-30 | 2007-05-16 | Spansion LLC | Semiconductor device, semiconductor device testing method, and data writing method |
US7656710B1 (en) | 2005-07-14 | 2010-02-02 | Sau Ching Wong | Adaptive operations for nonvolatile memories |
US7230854B2 (en) * | 2005-08-01 | 2007-06-12 | Sandisk Corporation | Method for programming non-volatile memory with self-adjusting maximum program loop |
US7023737B1 (en) * | 2005-08-01 | 2006-04-04 | Sandisk Corporation | System for programming non-volatile memory with self-adjusting maximum program loop |
KR100655442B1 (ko) | 2005-09-01 | 2006-12-08 | 삼성전자주식회사 | 프로그램 스타트 전압을 가변시킬 수 있는 플래시 메모리장치 |
KR100729359B1 (ko) * | 2005-09-23 | 2007-06-15 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 |
US7457178B2 (en) * | 2006-01-12 | 2008-11-25 | Sandisk Corporation | Trimming of analog voltages in flash memory devices |
EP1850347A1 (en) * | 2006-04-28 | 2007-10-31 | Deutsche Thomson-Brandt Gmbh | Method and device for writing to a flash memory |
KR101410288B1 (ko) * | 2006-09-12 | 2014-06-20 | 샌디스크 테크놀로지스, 인코포레이티드 | 초기 프로그래밍 전압의 선형 추정을 위한 비휘발성 메모리및 방법 |
US7453731B2 (en) * | 2006-09-12 | 2008-11-18 | Sandisk Corporation | Method for non-volatile memory with linear estimation of initial programming voltage |
US7606091B2 (en) * | 2006-09-12 | 2009-10-20 | Sandisk Corporation | Method for non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage |
US7599223B2 (en) | 2006-09-12 | 2009-10-06 | Sandisk Corporation | Non-volatile memory with linear estimation of initial programming voltage |
JP4950296B2 (ja) * | 2006-09-12 | 2012-06-13 | サンディスク コーポレイション | 初期プログラミング電圧のトリミング中に消去/書き込みサイクルを減らす不揮発性メモリおよび方法 |
US7606077B2 (en) * | 2006-09-12 | 2009-10-20 | Sandisk Corporation | Non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage |
JP4908161B2 (ja) * | 2006-11-16 | 2012-04-04 | 株式会社東芝 | 電源回路および半導体記憶装置 |
KR100784866B1 (ko) | 2006-12-13 | 2007-12-14 | 삼성전자주식회사 | 쓰기 시간을 줄일 수 있는 불 휘발성 메모리 장치 및그것을 포함한 메모리 카드 |
US7551482B2 (en) * | 2006-12-27 | 2009-06-23 | Sandisk Corporation | Method for programming with initial programming voltage based on trial |
US7570520B2 (en) * | 2006-12-27 | 2009-08-04 | Sandisk Corporation | Non-volatile storage system with initial programming voltage based on trial |
US8000151B2 (en) * | 2008-01-10 | 2011-08-16 | Micron Technology, Inc. | Semiconductor memory column decoder device and method |
KR100953045B1 (ko) | 2008-05-23 | 2010-04-14 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 프로그램 방법 |
JP5072723B2 (ja) * | 2008-06-11 | 2012-11-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5217848B2 (ja) * | 2008-09-29 | 2013-06-19 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
KR100974216B1 (ko) | 2008-10-14 | 2010-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 트리밍 회로 |
CN103700404A (zh) * | 2012-09-27 | 2014-04-02 | 扬州稻源微电子有限公司 | Eeprom的擦写操作方法、擦写控制电路以及rifd标签芯片 |
CN117789798A (zh) * | 2023-12-28 | 2024-03-29 | 湖南进芯电子科技有限公司 | 一种Flash状态转换时间可调的方法 |
Family Cites Families (3)
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US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
CA2184724A1 (en) * | 1994-03-03 | 1995-09-08 | Shang-De Chang | Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase |
US5511021A (en) * | 1995-02-22 | 1996-04-23 | National Semiconductor Corporation | Method for programming a single EPROM or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction |
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