JP2001229684A - 不揮発性半導体メモリ装置のプログラム方法 - Google Patents
不揮発性半導体メモリ装置のプログラム方法Info
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Abstract
(57)【要約】
【課題】 プログラム時間を短縮でき、かつメモリセル
の特性低下を防止できる不揮発性半導体メモリ装置のプ
ログラム方法を提供すること。 【解決手段】 まず、プログラミングプロセスの開始の
コマンド信号が入力される時、高電圧発生回路６０が動
作する。その後、高電圧発生回路６０から要求されるレ
ベルの高電圧が生成された後、ビットラインセットアッ
プ動作、プログラム動作、そして検証動作のプログラミ
ングプロセスが反復的に遂行される。
の特性低下を防止できる不揮発性半導体メモリ装置のプ
ログラム方法を提供すること。 【解決手段】 まず、プログラミングプロセスの開始の
コマンド信号が入力される時、高電圧発生回路６０が動
作する。その後、高電圧発生回路６０から要求されるレ
ベルの高電圧が生成された後、ビットラインセットアッ
プ動作、プログラム動作、そして検証動作のプログラミ
ングプロセスが反復的に遂行される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置のプログラム方法に係り、より詳細には、プログ
ラム時間を縮め得る向上したプログラムアルゴリズムを
有するフラッシュメモリ装置のプログラム方法に関する
ものである。
リ装置のプログラム方法に係り、より詳細には、プログ
ラム時間を縮め得る向上したプログラムアルゴリズムを
有するフラッシュメモリ装置のプログラム方法に関する
ものである。
【０００２】
【従来の技術】データをリフレッシュなしに記憶でき
て、かつデータを電気的に消去及びプログラム可能な半
導体メモリ装置に対する要求が次第に増加している。
又、半導体メモリ装置の記憶容量及び集積度を高めるこ
とが求められている。データをリフレッシュなしに大容
量及び高集積度に記憶できる不揮発性半導体メモリ装置
の一例がNAND型フラッシュメモリ装置である。このフラ
ッシュメモリ装置は電源の遮断の時にもデータをそのま
ま維持できるので、電源が急に遮断される可能性のある
電子装置（例えば携帯電話機、ノート型コンピュータな
ど）に幅広く使用されている。
て、かつデータを電気的に消去及びプログラム可能な半
導体メモリ装置に対する要求が次第に増加している。
又、半導体メモリ装置の記憶容量及び集積度を高めるこ
とが求められている。データをリフレッシュなしに大容
量及び高集積度に記憶できる不揮発性半導体メモリ装置
の一例がNAND型フラッシュメモリ装置である。このフラ
ッシュメモリ装置は電源の遮断の時にもデータをそのま
ま維持できるので、電源が急に遮断される可能性のある
電子装置（例えば携帯電話機、ノート型コンピュータな
ど）に幅広く使用されている。
【０００３】NAND型フラッシュメモリ装置のような不揮
発性半導体メモリ装置は電気的に消去及びプログラム可
能なROMセル(Electrically Erasable and Programmable
Read‐Only Memory cells)を含み、このＲＯＭセルは
“フラッシュEEPROMセル”と呼ばれる。通常、フラッシ
ュEEPROMセルはセルトランジスタを含み、セルトランジ
スタは第１導電型（例えばＰ型）の半導体基板（又はバ
ルク）、所定間隔離れた第２導電型（例えばＮ型）のソ
ース及びドレイン領域、このソース及びドレイン領域の
間のチャネル領域上に位置し、電荷を記憶する浮遊ゲー
トそして、浮遊ゲート上に位置した制御ゲートを含む。
発性半導体メモリ装置は電気的に消去及びプログラム可
能なROMセル(Electrically Erasable and Programmable
Read‐Only Memory cells)を含み、このＲＯＭセルは
“フラッシュEEPROMセル”と呼ばれる。通常、フラッシ
ュEEPROMセルはセルトランジスタを含み、セルトランジ
スタは第１導電型（例えばＰ型）の半導体基板（又はバ
ルク）、所定間隔離れた第２導電型（例えばＮ型）のソ
ース及びドレイン領域、このソース及びドレイン領域の
間のチャネル領域上に位置し、電荷を記憶する浮遊ゲー
トそして、浮遊ゲート上に位置した制御ゲートを含む。
【０００４】当業者に周知のように、ＮＡＮＤ型フラッ
シュメモリ装置は、NAND型構造を有するEEPROMセルのア
レイを含む。アレイの断面図が１９９１年発刊された
“Semiconductor Memories”（by B.Price et al., Joh
n Wiley & Sons Ltd.）の図１１．５８及び図１１．５
９（pp.603〜604）に概略的に載せられている。
シュメモリ装置は、NAND型構造を有するEEPROMセルのア
レイを含む。アレイの断面図が１９９１年発刊された
“Semiconductor Memories”（by B.Price et al., Joh
n Wiley & Sons Ltd.）の図１１．５８及び図１１．５
９（pp.603〜604）に概略的に載せられている。
【０００５】前述のようなフラッシュメモリEEPROMセル
トランジスタはF-Nトンネリングメカニズムによってプ
ログラムされたり、消去されたりし、これに関する概略
的な説明は次のようである。セルトランジスタの消去動
作はセルトランジスタの制御ゲートに接地電圧（０Ｖ）
を印加し、バルクに電源電圧より高い高電圧（例えば２
０Ｖ）を印加することによってなされる。このようなバ
イアス条件によると、浮遊ゲートとバルクの間の大きな
電圧差によって強電界が形成され、その結果、浮遊ゲー
トに存在する電子はF-Nトンネリング効果によってバル
クに放出される。この時、消去されたセルトランジスタ
のしきい値電圧は、例えば−３Ｖを有するようにマイナ
スの方向に移動される。このような状態はデータ“１”
と呼ばれ、このような状態のEEPROMセルは“オンセル”
と呼ばれる。
トランジスタはF-Nトンネリングメカニズムによってプ
ログラムされたり、消去されたりし、これに関する概略
的な説明は次のようである。セルトランジスタの消去動
作はセルトランジスタの制御ゲートに接地電圧（０Ｖ）
を印加し、バルクに電源電圧より高い高電圧（例えば２
０Ｖ）を印加することによってなされる。このようなバ
イアス条件によると、浮遊ゲートとバルクの間の大きな
電圧差によって強電界が形成され、その結果、浮遊ゲー
トに存在する電子はF-Nトンネリング効果によってバル
クに放出される。この時、消去されたセルトランジスタ
のしきい値電圧は、例えば−３Ｖを有するようにマイナ
スの方向に移動される。このような状態はデータ“１”
と呼ばれ、このような状態のEEPROMセルは“オンセル”
と呼ばれる。
【０００６】セルトランジスタのプログラム動作は制御
ゲートに電源電圧より高い高電圧（例えば１８Ｖ）を印
加し、ドレイン及びバルクに接地電圧を印加することに
よってなされる。このようなバイアス条件下で、電子が
F-Nトンネリング効果によってセルトランジスタの浮遊
ゲートに注入される。この時、プログラムされたセルト
ランジスタのしきい値電圧は、例えば、＋１Ｖを有する
ようにプラスの方向に移動される。このような状態はデ
ータ“０”と呼ばれ、このような状態のEEPROMセルは
“オフセル”と呼ばれる。
ゲートに電源電圧より高い高電圧（例えば１８Ｖ）を印
加し、ドレイン及びバルクに接地電圧を印加することに
よってなされる。このようなバイアス条件下で、電子が
F-Nトンネリング効果によってセルトランジスタの浮遊
ゲートに注入される。この時、プログラムされたセルト
ランジスタのしきい値電圧は、例えば、＋１Ｖを有する
ようにプラスの方向に移動される。このような状態はデ
ータ“０”と呼ばれ、このような状態のEEPROMセルは
“オフセル”と呼ばれる。
【０００７】前述のプログラム動作をより詳細に説明す
る。プログラム動作を遂行するためには、まず、順次デ
ータ（sequential data）入力のコマンド（例えば‘８
０’ｈ）がプログラムされるメモリセルのアレイを有す
るフラッシュメモリ装置に入力される。次に、アドレス
及び順次データがメモリ装置のアドレスバッファ及びペ
ージバッファ回路に順次に入力される。データの入力の
後、プログラミングプロセスの開始のコマンド（例えば
‘１０’ｈ）がメモリ装置に入力される時、制御ゲート
に供給される高電圧を生成する高電圧発生回路が動作す
ると同時に、ページバッファ回路にロードされたデータ
に従ってビットラインが電源電圧（又はプログラム禁止
電圧）又は接地電圧（又はプログラム電圧）に設定され
る（これは“ビットラインセットアップ動作”と呼ばれ
る）。ビットラインが電源電圧又は接地電圧に設定され
た後、高電圧発生回路によって生成された高電圧が選択
されたワードラインに供給される（これは“プログラム
動作”と呼ばれる）。このようなバイアス条件下で所定
時間経過の後、選択されたセルトランジスタからデータ
を読み出すための検証動作が遂行される（これは“検証
動作”と呼ばれる）。もし、選択されたセルトランジス
タのうち少なくとも一つが十分にプログラムされない
と、前述のプログラミングプロセス（ビットラインセッ
トアップ、プログラム及び検証読み出し動作で構成され
る）が定めたプログラムループだけ反復的に遂行され
る。この時、次のループに使用される高電圧は以前ルー
プに使用された高電圧より高く（例えば０．４V）設定
される。
る。プログラム動作を遂行するためには、まず、順次デ
ータ（sequential data）入力のコマンド（例えば‘８
０’ｈ）がプログラムされるメモリセルのアレイを有す
るフラッシュメモリ装置に入力される。次に、アドレス
及び順次データがメモリ装置のアドレスバッファ及びペ
ージバッファ回路に順次に入力される。データの入力の
後、プログラミングプロセスの開始のコマンド（例えば
‘１０’ｈ）がメモリ装置に入力される時、制御ゲート
に供給される高電圧を生成する高電圧発生回路が動作す
ると同時に、ページバッファ回路にロードされたデータ
に従ってビットラインが電源電圧（又はプログラム禁止
電圧）又は接地電圧（又はプログラム電圧）に設定され
る（これは“ビットラインセットアップ動作”と呼ばれ
る）。ビットラインが電源電圧又は接地電圧に設定され
た後、高電圧発生回路によって生成された高電圧が選択
されたワードラインに供給される（これは“プログラム
動作”と呼ばれる）。このようなバイアス条件下で所定
時間経過の後、選択されたセルトランジスタからデータ
を読み出すための検証動作が遂行される（これは“検証
動作”と呼ばれる）。もし、選択されたセルトランジス
タのうち少なくとも一つが十分にプログラムされない
と、前述のプログラミングプロセス（ビットラインセッ
トアップ、プログラム及び検証読み出し動作で構成され
る）が定めたプログラムループだけ反復的に遂行され
る。この時、次のループに使用される高電圧は以前ルー
プに使用された高電圧より高く（例えば０．４V）設定
される。
【０００８】ループ反復の時、高電圧を増加させる技術
は、IEEE International Solid-State Circuits Confer
ence, 1995, pp.128〜129に“A 3.3V Mb NAND Flash Me
morywith Incremental Step Pulse Programming Schem
e”(By Suh,Kang-Deng et al.)の題目で載せられてい
る。
は、IEEE International Solid-State Circuits Confer
ence, 1995, pp.128〜129に“A 3.3V Mb NAND Flash Me
morywith Incremental Step Pulse Programming Schem
e”(By Suh,Kang-Deng et al.)の題目で載せられてい
る。
【０００９】
【発明が解決しようとする課題】しかし、前述のプログ
ラム方法がNAND型フラッシュメモリ装置に適用される
時、次のような問題点がある。即ち、プログラミングプ
ロセスの開始のコマンドの入力の時、高電圧発生回路を
動作させると同時に、ページバッファ回路にロードされ
たデータに従って電源電圧又は接地電圧にビットライン
を設定させることによって、高電圧発生回路によって生
成される高電圧が要求される電圧に到達する前にプログ
ラム動作が遂行される。これは一番目のループのプログ
ラム失敗の主な原因となる。これによってループ回数は
増加し、その結果、プログラム時間が増加する。又、プ
ログラム失敗によって一番目のループでプログラムされ
るEEPROMセルトランジスタが次のループで過度にプログ
ラムされる。これは以前ループの高電圧より所定電圧
（例えば０．４Ｖ）ほど増加した高電圧が印加されるた
めである。だから、一番目のループでプログラムされる
セルトランジスタの特性が悪影響を受ける。
ラム方法がNAND型フラッシュメモリ装置に適用される
時、次のような問題点がある。即ち、プログラミングプ
ロセスの開始のコマンドの入力の時、高電圧発生回路を
動作させると同時に、ページバッファ回路にロードされ
たデータに従って電源電圧又は接地電圧にビットライン
を設定させることによって、高電圧発生回路によって生
成される高電圧が要求される電圧に到達する前にプログ
ラム動作が遂行される。これは一番目のループのプログ
ラム失敗の主な原因となる。これによってループ回数は
増加し、その結果、プログラム時間が増加する。又、プ
ログラム失敗によって一番目のループでプログラムされ
るEEPROMセルトランジスタが次のループで過度にプログ
ラムされる。これは以前ループの高電圧より所定電圧
（例えば０．４Ｖ）ほど増加した高電圧が印加されるた
めである。だから、一番目のループでプログラムされる
セルトランジスタの特性が悪影響を受ける。
【００１０】本発明は上記の点に鑑みなされたもので、
その目的は、プログラム時間を縮め得る不揮発性半導体
メモリ装置のプログラム方法を提供することにある。
その目的は、プログラム時間を縮め得る不揮発性半導体
メモリ装置のプログラム方法を提供することにある。
【００１１】さらに本発明は、EEPROMセルトランジスタ
の特性の低下を防止できる不揮発性半導体メモリ装置の
プログラム方法を提供することを他の目的とする。
の特性の低下を防止できる不揮発性半導体メモリ装置の
プログラム方法を提供することを他の目的とする。
【００１２】
【課題を解決するための手段】本発明によると、新規な
不揮発性半導体メモリ装置のプログラム方法が提供され
る。不揮発性半導体メモリ装置には行と列のマトリック
スの形態に配列された電気的に消去及びプログラム可能
なROMセルのアレイ及び列を通じてアレイに接続された
ページバッファ回路が設けられる。本発明のプログラム
方法によると、まず、順次データ入力のコマンド信号が
ロードされた後、プログラムされるデータがページバッ
ファ回路に順次にロードされる。次に、プログラミング
プロセスの開始のコマンド信号が入力される時、選択さ
れた行に供給される要求されるレベルの高電圧が生成さ
れる。次いで、高電圧が所定の目標電圧に到達した後、
プログラミングプロセスが遂行される。プログラミング
プロセスはページバッファ回路にロードされたデータに
従って、列をプログラム電圧又はプログラム禁止電圧に
充電する段階と、選択された行に高電圧を供給して選択
された行に関したEEPROMセルをプログラムする段階と、
充電段階及びプログラム段階で選択された行及び列に印
加された電圧を放出した後、プログラムされたEEPROMセ
ルからデータを読み出す段階とを含む。
不揮発性半導体メモリ装置のプログラム方法が提供され
る。不揮発性半導体メモリ装置には行と列のマトリック
スの形態に配列された電気的に消去及びプログラム可能
なROMセルのアレイ及び列を通じてアレイに接続された
ページバッファ回路が設けられる。本発明のプログラム
方法によると、まず、順次データ入力のコマンド信号が
ロードされた後、プログラムされるデータがページバッ
ファ回路に順次にロードされる。次に、プログラミング
プロセスの開始のコマンド信号が入力される時、選択さ
れた行に供給される要求されるレベルの高電圧が生成さ
れる。次いで、高電圧が所定の目標電圧に到達した後、
プログラミングプロセスが遂行される。プログラミング
プロセスはページバッファ回路にロードされたデータに
従って、列をプログラム電圧又はプログラム禁止電圧に
充電する段階と、選択された行に高電圧を供給して選択
された行に関したEEPROMセルをプログラムする段階と、
充電段階及びプログラム段階で選択された行及び列に印
加された電圧を放出した後、プログラムされたEEPROMセ
ルからデータを読み出す段階とを含む。
【００１３】本発明によるプログラム方法の具体例によ
ると、順次データ入力のコマンド信号がロードされた
後、プログラムされるデータがページバッファ回路に順
次にロードされる。そして、プログラミングプロセスの
開始の第２コマンド信号がロードされる時、選択された
行に供給される高電圧が生成される。次に、第２コマン
ド信号を所定時間遅延させた遅延信号に従ってプログラ
ミングプロセスが遂行される。
ると、順次データ入力のコマンド信号がロードされた
後、プログラムされるデータがページバッファ回路に順
次にロードされる。そして、プログラミングプロセスの
開始の第２コマンド信号がロードされる時、選択された
行に供給される高電圧が生成される。次に、第２コマン
ド信号を所定時間遅延させた遅延信号に従ってプログラ
ミングプロセスが遂行される。
【００１４】本発明によるプログラム方法の他の具体例
によると、まず、順次データ入力の第１コマンド信号が
ロードされた後、プログラムされるデータがページバッ
ファ回路に順次にロードされる。次に、プログラミング
プロセスの開始の第２コマンド信号に従って、選択され
た行に供給される高電圧が生成され、その高電圧が目標
電圧に到達したかを判別し、高電圧が目標電圧に到達し
たらプログラミングプロセスが遂行される。
によると、まず、順次データ入力の第１コマンド信号が
ロードされた後、プログラムされるデータがページバッ
ファ回路に順次にロードされる。次に、プログラミング
プロセスの開始の第２コマンド信号に従って、選択され
た行に供給される高電圧が生成され、その高電圧が目標
電圧に到達したかを判別し、高電圧が目標電圧に到達し
たらプログラミングプロセスが遂行される。
【００１５】上記のような本発明のプログラム方法によ
ると、ビットラインセットアップ動作を遂行する前に要
求されるレベルの高電圧を得ることによって、不良プロ
グラミング工程を防止できる。
ると、ビットラインセットアップ動作を遂行する前に要
求されるレベルの高電圧を得ることによって、不良プロ
グラミング工程を防止できる。
【００１６】
【発明の実施の形態】以下、本発明の望ましい実施形態
を添付した図面を参照して詳細に説明する。
を添付した図面を参照して詳細に説明する。
【００１７】本発明の新規なプログラムアルゴリズムに
よると、まず、プログラミングプロセスの開始のコマン
ド信号の入力の時、高電圧発生回路が動作する。その
後、高電圧発生回路から要求されるレベルの高電圧が生
成された後、ビットラインセットアップ動作、プログラ
ム動作、そして、検証動作のプログラミングプロセスが
反復的に遂行される。このようなアルゴリズムに従う
と、メモリセルをプログラムするのに十分なレベルの高
電圧を利用してプログラム動作が遂行されるので、従来
のプログラム方法による問題点（プログラム時間の増
加、ループ回数の増加、セル特性の低下等）を解決でき
る。
よると、まず、プログラミングプロセスの開始のコマン
ド信号の入力の時、高電圧発生回路が動作する。その
後、高電圧発生回路から要求されるレベルの高電圧が生
成された後、ビットラインセットアップ動作、プログラ
ム動作、そして、検証動作のプログラミングプロセスが
反復的に遂行される。このようなアルゴリズムに従う
と、メモリセルをプログラムするのに十分なレベルの高
電圧を利用してプログラム動作が遂行されるので、従来
のプログラム方法による問題点（プログラム時間の増
加、ループ回数の増加、セル特性の低下等）を解決でき
る。
【００１８】図１は、本発明のプログラム方法を備えた
NAND型フラッシュメモリ装置を示す回路図である。この
フラッシュメモリ装置はセルアレイ１０、行デコーダ回
路２０、ページバッファ回路３０、そして、列パスゲー
ト回路４０を含む。セルアレイ１０は列に配列された複
数のストリング１２（１つのストリングは１ビットデー
タに対応するセルユニットである）でなる。各ストリン
グはストリング選択トランジスタSSTm(m=0,1,2…,i)を
含み、ストリング選択トランジスタSSTmのゲートはスト
リング選択ラインSSLに接続される。又、各ストリング
は接地選択トランジスタGSTmを含み、接地選択トランジ
スタGSTmのゲートは接地選択ラインGSLに接続される。
各ストリングのストリング選択トランジスタSSTmのソー
スと接地選択トランジスタGSTmのドレインの間には複数
のメモリセルMCn(n=0,1,2…,15)が直列接続される。各
ストリングのメモリセルの制御ゲートは対応するワード
ラインWLjに接続される。各ストリング選択トランジス
タSSTmのドレインは対応するビットラインBLmに接続さ
れ、各接地選択トランジスタGSTmのソースは共通ソース
ラインCSLに接続される。ストリング選択ラインSSL、ワ
ードラインWLj、そして、接地選択ラインGSLは行デコー
ダ回路２０に電気的に接続される。
NAND型フラッシュメモリ装置を示す回路図である。この
フラッシュメモリ装置はセルアレイ１０、行デコーダ回
路２０、ページバッファ回路３０、そして、列パスゲー
ト回路４０を含む。セルアレイ１０は列に配列された複
数のストリング１２（１つのストリングは１ビットデー
タに対応するセルユニットである）でなる。各ストリン
グはストリング選択トランジスタSSTm(m=0,1,2…,i)を
含み、ストリング選択トランジスタSSTmのゲートはスト
リング選択ラインSSLに接続される。又、各ストリング
は接地選択トランジスタGSTmを含み、接地選択トランジ
スタGSTmのゲートは接地選択ラインGSLに接続される。
各ストリングのストリング選択トランジスタSSTmのソー
スと接地選択トランジスタGSTmのドレインの間には複数
のメモリセルMCn(n=0,1,2…,15)が直列接続される。各
ストリングのメモリセルの制御ゲートは対応するワード
ラインWLjに接続される。各ストリング選択トランジス
タSSTmのドレインは対応するビットラインBLmに接続さ
れ、各接地選択トランジスタGSTmのソースは共通ソース
ラインCSLに接続される。ストリング選択ラインSSL、ワ
ードラインWLj、そして、接地選択ラインGSLは行デコー
ダ回路２０に電気的に接続される。
【００１９】ページバッファ回路３０はビットラインBL
0〜BLiに対応するページバッファ３０_０〜３０_iを含
む。読み出しサイクルの間、ページバッファは選択され
たメモリセルからデータを感知し、データを列パスゲー
ト回路４０を通じてデータ出力バッファ（図示しない）
に伝達する。ライトサイクルの間、ページバッファは列
パスゲート回路４０を通じて入出力バッファから印加さ
れるデータを記憶する。次に、ビットラインBL0に対応
するページバッファ３０_０を参照して、ページバッフ
ァの構成及び機能を説明する。他のビットラインBL1〜B
Liに対応するページバッファ３０_1〜３０_iはページバ
ッファ３０_０と同一の機能及び構成を有する。
0〜BLiに対応するページバッファ３０_０〜３０_iを含
む。読み出しサイクルの間、ページバッファは選択され
たメモリセルからデータを感知し、データを列パスゲー
ト回路４０を通じてデータ出力バッファ（図示しない）
に伝達する。ライトサイクルの間、ページバッファは列
パスゲート回路４０を通じて入出力バッファから印加さ
れるデータを記憶する。次に、ビットラインBL0に対応
するページバッファ３０_０を参照して、ページバッフ
ァの構成及び機能を説明する。他のビットラインBL1〜B
Liに対応するページバッファ３０_1〜３０_iはページバ
ッファ３０_０と同一の機能及び構成を有する。
【００２０】ページバッファ３０_０はPMOSトランジス
タM2、５つのNMOSトランジスタM1，M3〜M6、そして、２
つのインバータINV1，INV2で構成されたラッチ５０を含
む。ゲートが信号BLSHFに接続されたNMOSトランジスタM
１は、ノードN1と、空乏型MOSトランジスタDMを通じて
ビットラインBL0の間に接続され、活性化の時に、増大
するビットラインBL0の電圧レベルを調整し、高電圧が
ビットラインBL0に印加される時、ページバッファ３０_
０が高電圧によって影響を受けないようにする。空乏型
MOSトランジスタDMのゲートは信号Oblshに接続される。
ドレインがノードN1（NMOSトランジスタM1のドレイン）
に接続されたPMOSトランジスタM2のゲート及びソースは
信号CURMIR及び電源電圧Vccに各々接続される。PMOSト
ランジスタM2は信号CURMIRに応じてビットラインBL0に
電流を供給する。ソース及びゲートが接地電圧Vssと信
号DCBに各々接続されたトランジスタM３はノードN1と接
地電圧Vssの間に接続され、ビットラインBL0の電圧を放
電し、ページバッファ（即ちラッチ）を接地電圧レベル
に初期化する。ゲートが信号SBLに接続されたNMOSトラ
ンジスタM４はラッチ５０のノードN２とノードN1の間に
接続される。ラッチ５０のノードN３（ノードN２の相補
ノード）はNMOSトランジスタM５，M６を通じて接地電圧
Vssに接続される。トランジスタM５のゲートはノードN
１に接続され、トランジスタM６のゲートは信号Olatch
に接続される。NMOSトランジスタM５，M６はビットライ
ンBL0上の電圧レベルに応じてラッチ５０に記憶された
データの状態を変化させる。
タM2、５つのNMOSトランジスタM1，M3〜M6、そして、２
つのインバータINV1，INV2で構成されたラッチ５０を含
む。ゲートが信号BLSHFに接続されたNMOSトランジスタM
１は、ノードN1と、空乏型MOSトランジスタDMを通じて
ビットラインBL0の間に接続され、活性化の時に、増大
するビットラインBL0の電圧レベルを調整し、高電圧が
ビットラインBL0に印加される時、ページバッファ３０_
０が高電圧によって影響を受けないようにする。空乏型
MOSトランジスタDMのゲートは信号Oblshに接続される。
ドレインがノードN1（NMOSトランジスタM1のドレイン）
に接続されたPMOSトランジスタM2のゲート及びソースは
信号CURMIR及び電源電圧Vccに各々接続される。PMOSト
ランジスタM2は信号CURMIRに応じてビットラインBL0に
電流を供給する。ソース及びゲートが接地電圧Vssと信
号DCBに各々接続されたトランジスタM３はノードN1と接
地電圧Vssの間に接続され、ビットラインBL0の電圧を放
電し、ページバッファ（即ちラッチ）を接地電圧レベル
に初期化する。ゲートが信号SBLに接続されたNMOSトラ
ンジスタM４はラッチ５０のノードN２とノードN1の間に
接続される。ラッチ５０のノードN３（ノードN２の相補
ノード）はNMOSトランジスタM５，M６を通じて接地電圧
Vssに接続される。トランジスタM５のゲートはノードN
１に接続され、トランジスタM６のゲートは信号Olatch
に接続される。NMOSトランジスタM５，M６はビットライ
ンBL0上の電圧レベルに応じてラッチ５０に記憶された
データの状態を変化させる。
【００２１】本発明に係るフラッシュメモリ装置は高電
圧発生回路６０、イネーブル回路７０及びコントローラ
８０を含む。高電圧発生回路６０はプログラム確認命令
信号（program confirm command signal）PC_CMDに応じ
てポンプ動作を遂行して、要求されるレベルの高電圧V
PGMを発生させる。イネーブル回路７０はプログラム確
認命令信号PC_CMDに応じてパルス形態のイネーブル信号
ENを発生させ、コントローラ８０はイネーブル信号ENに
応じてプログラミングプロセスに従うページバッファ回
路３０の動作を制御する。即ち、コントローラ８０はプ
ログラミングプロセスに従ってページバッファに使用さ
れる制御信号のロジックレベルを制御する。ここで、高
電圧発生回路６０が要求されるレベルの高電圧をVPGMを
十分に生成させ得る時間が経過した後、イネーブル信号
ENがパルス形態に生成される。
圧発生回路６０、イネーブル回路７０及びコントローラ
８０を含む。高電圧発生回路６０はプログラム確認命令
信号（program confirm command signal）PC_CMDに応じ
てポンプ動作を遂行して、要求されるレベルの高電圧V
PGMを発生させる。イネーブル回路７０はプログラム確
認命令信号PC_CMDに応じてパルス形態のイネーブル信号
ENを発生させ、コントローラ８０はイネーブル信号ENに
応じてプログラミングプロセスに従うページバッファ回
路３０の動作を制御する。即ち、コントローラ８０はプ
ログラミングプロセスに従ってページバッファに使用さ
れる制御信号のロジックレベルを制御する。ここで、高
電圧発生回路６０が要求されるレベルの高電圧をVPGMを
十分に生成させ得る時間が経過した後、イネーブル信号
ENがパルス形態に生成される。
【００２２】イネーブル回路７０の望ましい実施形態を
示す図２を参照すると、イネーブル回路７０は、図に示
されたように接続されたカウンタ７１、NANDゲート７
２、NORゲート７３、インバータ７４，７６、そしてパ
ルス発生器７５を含む。カウンタ７１はプログラム確認
命令信号PC_CMDの入力の時、相違した周期を有する信号
Q1，Q2を発生させる。このような回路の構成によると、
イネーブル信号ENはプログラム確認命令信号PC_CMDの入
力の時に生成されるのではなく、プログラム確認命令信
号PC_CMDが入力され、所定時間（例えば、高電圧が要求
されるレベルまで十分に生成され得る時間）が経過した
後（所定時間遅延した後）、生成される。
示す図２を参照すると、イネーブル回路７０は、図に示
されたように接続されたカウンタ７１、NANDゲート７
２、NORゲート７３、インバータ７４，７６、そしてパ
ルス発生器７５を含む。カウンタ７１はプログラム確認
命令信号PC_CMDの入力の時、相違した周期を有する信号
Q1，Q2を発生させる。このような回路の構成によると、
イネーブル信号ENはプログラム確認命令信号PC_CMDの入
力の時に生成されるのではなく、プログラム確認命令信
号PC_CMDが入力され、所定時間（例えば、高電圧が要求
されるレベルまで十分に生成され得る時間）が経過した
後（所定時間遅延した後）、生成される。
【００２３】図３は本発明によるプログラム工程を示す
フローチャートであり、図４は図１に使用される制御信
号のタイミングを示す図である。以下、図１ないし図４
を参照して本発明の動作を詳細に説明する。メモリセル
に対するプログラミングが遂行される前に、データがプ
ログラムされるメモリセルアレイを消去し、消去検証動
作を遂行することは当業者には周知である。その次に、
図３のプログラム工程に従って本発明のプログラム動作
が遂行される。
フローチャートであり、図４は図１に使用される制御信
号のタイミングを示す図である。以下、図１ないし図４
を参照して本発明の動作を詳細に説明する。メモリセル
に対するプログラミングが遂行される前に、データがプ
ログラムされるメモリセルアレイを消去し、消去検証動
作を遂行することは当業者には周知である。その次に、
図３のプログラム工程に従って本発明のプログラム動作
が遂行される。
【００２４】図３に示されたように、まず、順次データ
入力のコマンド（‘８０’h）信号がNAND型フラッシュ
メモリ装置（例えば図示しないコマンドレジスタ）にロ
ードされる（段階S１００）。次の段階Ｓ１１０では、
アドレス及びデータがNAND型フラッシュメモリ装置にロ
ードされる。アドレスが入力される時、ページバッファ
３０_０〜３０_i（即ち、各バッファのノードＮ２）は
コントローラ８０の制御によってロジックハイレベルに
各々初期化される。段階Ｓ１１０は図４の区間A，Bに対
応する。図４の区間Aで信号Olatchはロジックハイレベ
ルに維持され、他の信号Oblsh，BLSHF，DCB，SBL，CURM
IRはロジックローレベルに維持されるので、各ラッチ５
０のノードＮ３はターンオンされたNMOSトランジスタM
5，M6を通じて接地電圧Vssに接続される。即ち、ページ
バッファ３０_０〜３０_i が初期化される。次に、区間
Bでプログラムされるデータビットが列選択信号YA0〜Ya
i，YBの制御によって、列パスゲート回路４０を通じて
ページバッファ３０_０〜３０_i のラッチ５０に各々ロ
ードされる。例えば、プログラムされるEEPROMセルに対
してデータ“１”を、プログラム禁止されるEEPROMセル
に対してデータ“０”をページバッファ３０_０〜３０_
i のラッチ５０に各々ロードさせる。
入力のコマンド（‘８０’h）信号がNAND型フラッシュ
メモリ装置（例えば図示しないコマンドレジスタ）にロ
ードされる（段階S１００）。次の段階Ｓ１１０では、
アドレス及びデータがNAND型フラッシュメモリ装置にロ
ードされる。アドレスが入力される時、ページバッファ
３０_０〜３０_i（即ち、各バッファのノードＮ２）は
コントローラ８０の制御によってロジックハイレベルに
各々初期化される。段階Ｓ１１０は図４の区間A，Bに対
応する。図４の区間Aで信号Olatchはロジックハイレベ
ルに維持され、他の信号Oblsh，BLSHF，DCB，SBL，CURM
IRはロジックローレベルに維持されるので、各ラッチ５
０のノードＮ３はターンオンされたNMOSトランジスタM
5，M6を通じて接地電圧Vssに接続される。即ち、ページ
バッファ３０_０〜３０_i が初期化される。次に、区間
Bでプログラムされるデータビットが列選択信号YA0〜Ya
i，YBの制御によって、列パスゲート回路４０を通じて
ページバッファ３０_０〜３０_i のラッチ５０に各々ロ
ードされる。例えば、プログラムされるEEPROMセルに対
してデータ“１”を、プログラム禁止されるEEPROMセル
に対してデータ“０”をページバッファ３０_０〜３０_
i のラッチ５０に各々ロードさせる。
【００２５】続いて、プログラム工程は段階Ｓ１２０に
進行し、段階Ｓ１２０ではプログラム確認のコマンド
‘１０’h信号PC_CMDがNAND型フラッシュメモリ装置に
供給される。すると、メモリ装置の高電圧発生回路６０
はプログラム確認のコマンド信号PC_CMDに応じてポンプ
動作を遂行し、その結果、高電圧発生回路６０の出力電
圧、即ち高電圧VPGMは所定時間（例えば１５〜２０μ
ｓ）内に要求されるレベルに到達する（段階Ｓ１３
０）。段階Ｓ１２０は図４の区間Ｃに対応し、区間Ｃの
間、ページバッファで使用される信号のロジック状態は
コントローラによって制御される。
進行し、段階Ｓ１２０ではプログラム確認のコマンド
‘１０’h信号PC_CMDがNAND型フラッシュメモリ装置に
供給される。すると、メモリ装置の高電圧発生回路６０
はプログラム確認のコマンド信号PC_CMDに応じてポンプ
動作を遂行し、その結果、高電圧発生回路６０の出力電
圧、即ち高電圧VPGMは所定時間（例えば１５〜２０μ
ｓ）内に要求されるレベルに到達する（段階Ｓ１３
０）。段階Ｓ１２０は図４の区間Ｃに対応し、区間Ｃの
間、ページバッファで使用される信号のロジック状態は
コントローラによって制御される。
【００２６】次の段階Ｓ１４０では、ビットラインセッ
トアップ動作及びプログラム動作を含む選択されたワー
ドラインのEEPROMセルに対するプログラミングが遂行さ
れる。ビットラインセットアップ動作は図４の区間Ｄで
遂行され、プログラム動作は図４の区間Eで遂行され
る。区間Ｄでは、ビットラインBL0〜BLiが段階S１１０
でロードされたデータビットに従って電源電圧Vcc又は
接地電圧Vssに各々充電される。例えば、プログラムさ
れるEEPROMセルトランジスタに接続されたビットライン
は接地電圧Vssで充電され、プログラムが禁止されるEEP
ROMセルトランジスタに接続されたビットラインは電源
電圧Vccで充電される。
トアップ動作及びプログラム動作を含む選択されたワー
ドラインのEEPROMセルに対するプログラミングが遂行さ
れる。ビットラインセットアップ動作は図４の区間Ｄで
遂行され、プログラム動作は図４の区間Eで遂行され
る。区間Ｄでは、ビットラインBL0〜BLiが段階S１１０
でロードされたデータビットに従って電源電圧Vcc又は
接地電圧Vssに各々充電される。例えば、プログラムさ
れるEEPROMセルトランジスタに接続されたビットライン
は接地電圧Vssで充電され、プログラムが禁止されるEEP
ROMセルトランジスタに接続されたビットラインは電源
電圧Vccで充電される。
【００２７】区間Eでは、段階S１３０で高電圧発生回路
６０から生成された高電圧VPGMが行デコーダ回路２０に
よって選択されたワードラインに供給される。すると、
接地電圧Vssで充電されたビットラインに接続されたEEP
ROMセルトランジスタはドレインの一側でEEPROMセルト
ランジスタの浮遊ゲートにホット電子（hot electron）
のF-Nトンネリングが発生するのに十分なバイアス条件
が満足されるのでプログラムされる。これに対して、電
源電圧Vccで充電されたビットラインに接続されたEEPRO
Mセルトランジスタはプログラムが禁止される。詳しく
説明すると、プログラムが禁止されたセルトランジスタ
に関したビットラインとこれに関したストリング選択ト
ランジスタSSTmのゲートが例えば電源電圧に設定されて
いるので、ストリング選択トランジスタSSTmのソースは
約VCC-Vthの電位（Vthはストリング選択トランジスタSS
Tmのしきい値電圧である）になる。しかし、一旦ストリ
ング選択トランジスタSSTmのソースが約VCC-Vthの電位
に到達すると、ストリング選択トランジスタSSTmはター
ンオフ（又はシャットオフ）される。そして、ストリン
グ選択トランジスタSSTmがシャットオフされると、その
ストリング選択トランジスタSSTmに対応するストリング
のEEPROMセルトランジスタ各々のソース、ドレイン及び
チャンネル領域は電源電圧で充電されたビットラインと
電気的に分離されてフローティング状態となる。さら
に、プログラム禁止電圧（即ち電源電圧）で作動するビ
ットラインに対応するEEPROMセルトランジスタのソー
ス、ドレイン及びチャンネル領域が各制御ゲートに容量
的に接続されるので、各トランジスタのソース、ドレイ
ン及びチャンネル領域の電位は増加又はブーストされ
る。そして、このブースト効果によって、セルトランジ
スタの制御ゲート（又は浮遊ゲート）及びチャンネル領
域の間にプログラムに必要な電界が形成されなくなるの
で、F-Nトンネリングによって“ホット”電子がプログ
ラム禁止電圧のビットラインに対応するセルトランジス
タの浮遊ゲートに注入されることがなくなり、不要なプ
ログラムの発生はない。
６０から生成された高電圧VPGMが行デコーダ回路２０に
よって選択されたワードラインに供給される。すると、
接地電圧Vssで充電されたビットラインに接続されたEEP
ROMセルトランジスタはドレインの一側でEEPROMセルト
ランジスタの浮遊ゲートにホット電子（hot electron）
のF-Nトンネリングが発生するのに十分なバイアス条件
が満足されるのでプログラムされる。これに対して、電
源電圧Vccで充電されたビットラインに接続されたEEPRO
Mセルトランジスタはプログラムが禁止される。詳しく
説明すると、プログラムが禁止されたセルトランジスタ
に関したビットラインとこれに関したストリング選択ト
ランジスタSSTmのゲートが例えば電源電圧に設定されて
いるので、ストリング選択トランジスタSSTmのソースは
約VCC-Vthの電位（Vthはストリング選択トランジスタSS
Tmのしきい値電圧である）になる。しかし、一旦ストリ
ング選択トランジスタSSTmのソースが約VCC-Vthの電位
に到達すると、ストリング選択トランジスタSSTmはター
ンオフ（又はシャットオフ）される。そして、ストリン
グ選択トランジスタSSTmがシャットオフされると、その
ストリング選択トランジスタSSTmに対応するストリング
のEEPROMセルトランジスタ各々のソース、ドレイン及び
チャンネル領域は電源電圧で充電されたビットラインと
電気的に分離されてフローティング状態となる。さら
に、プログラム禁止電圧（即ち電源電圧）で作動するビ
ットラインに対応するEEPROMセルトランジスタのソー
ス、ドレイン及びチャンネル領域が各制御ゲートに容量
的に接続されるので、各トランジスタのソース、ドレイ
ン及びチャンネル領域の電位は増加又はブーストされ
る。そして、このブースト効果によって、セルトランジ
スタの制御ゲート（又は浮遊ゲート）及びチャンネル領
域の間にプログラムに必要な電界が形成されなくなるの
で、F-Nトンネリングによって“ホット”電子がプログ
ラム禁止電圧のビットラインに対応するセルトランジス
タの浮遊ゲートに注入されることがなくなり、不要なプ
ログラムの発生はない。
【００２８】このようなプログラム禁止動作に関した詳
細な説明は、U.S.Patent No.5,677,873に“METHOD OF P
ROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY
DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NON
DESIGNATED NAND MEMORY CELLS THEREIN”の題目で載せ
られている。
細な説明は、U.S.Patent No.5,677,873に“METHOD OF P
ROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY
DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NON
DESIGNATED NAND MEMORY CELLS THEREIN”の題目で載せ
られている。
【００２９】セルトランジスタが要求される目標しきい
値電圧を有するかを判別するための段階Ｓ１５０が遂行
される前に、区間Eでワードライン及びビットラインに
印加された電圧はリカバリ（放電）区間（図４のＦ）の
間、接地電圧Vssレベルまで放電される。このような放
電動作は次に遂行される検証動作の間、不要なプログラ
ムを防止するために遂行される。EEPROMセルトランジス
タのしきい値電圧が要求される目標しきい値電圧に到達
する時、それに対応するページバッファ３０_ｍのラッ
チ５０（即ちノードN2）は検証区間（図４の区間Ｆ）で
ロジックハイレベル（即ち、プログラム禁止電圧として
の電源電圧）に設定される。これに対して、EEPROMセル
トランジスタのしきい値電圧が要求されるしきい値電圧
より低い時、それに対応するページバッファ３０_ｍの
ラッチ５０（即ちノードN2）はロジックローレベル（即
ち、プログラム電圧としての接地電圧）に維持される。
もし、全てのページバッファの各々のラッチ５０（即ち
ノードN2）にデータ“１”（即ちロジックハイレベル）
がラッチされないと、ページバッファの各々のラッチに
データ“１”がラッチされる時まで、プログラミングプ
ロセス（ビットラインセットアップ動作、プログラム動
作、リカバリ動作及び検証動作を含む）が反復される。
反復されるプログラミングプロセスの間に、選択された
ワードラインに印加される電圧は段階的に増加し、これ
は、前述のように、“Increamental Step Pulse Progra
mming Scheme”と呼ばれる。ここで、“プログラミング
プロセス”は“プログラムループ”に対応することは当
業者には周知である。
値電圧を有するかを判別するための段階Ｓ１５０が遂行
される前に、区間Eでワードライン及びビットラインに
印加された電圧はリカバリ（放電）区間（図４のＦ）の
間、接地電圧Vssレベルまで放電される。このような放
電動作は次に遂行される検証動作の間、不要なプログラ
ムを防止するために遂行される。EEPROMセルトランジス
タのしきい値電圧が要求される目標しきい値電圧に到達
する時、それに対応するページバッファ３０_ｍのラッ
チ５０（即ちノードN2）は検証区間（図４の区間Ｆ）で
ロジックハイレベル（即ち、プログラム禁止電圧として
の電源電圧）に設定される。これに対して、EEPROMセル
トランジスタのしきい値電圧が要求されるしきい値電圧
より低い時、それに対応するページバッファ３０_ｍの
ラッチ５０（即ちノードN2）はロジックローレベル（即
ち、プログラム電圧としての接地電圧）に維持される。
もし、全てのページバッファの各々のラッチ５０（即ち
ノードN2）にデータ“１”（即ちロジックハイレベル）
がラッチされないと、ページバッファの各々のラッチに
データ“１”がラッチされる時まで、プログラミングプ
ロセス（ビットラインセットアップ動作、プログラム動
作、リカバリ動作及び検証動作を含む）が反復される。
反復されるプログラミングプロセスの間に、選択された
ワードラインに印加される電圧は段階的に増加し、これ
は、前述のように、“Increamental Step Pulse Progra
mming Scheme”と呼ばれる。ここで、“プログラミング
プロセス”は“プログラムループ”に対応することは当
業者には周知である。
【００３０】上述の本発明は、プログラムアルゴリズム
（ワードラインに印加される高電圧が要求される電圧レ
ベルに十分に増大した後、ビットラインセットアップ動
作を遂行すること）さえ維持されれば、図１の回路構成
を変更しても実現できることはいうまでもない。例え
ば、高電圧発生回路６０から生成される高電圧が要求さ
れるレベルに到達したかを検出し、高電圧が要求レベル
に到達したという検出信号に従ってコントローラが動作
するようにメモリ装置を構成してもよい。
（ワードラインに印加される高電圧が要求される電圧レ
ベルに十分に増大した後、ビットラインセットアップ動
作を遂行すること）さえ維持されれば、図１の回路構成
を変更しても実現できることはいうまでもない。例え
ば、高電圧発生回路６０から生成される高電圧が要求さ
れるレベルに到達したかを検出し、高電圧が要求レベル
に到達したという検出信号に従ってコントローラが動作
するようにメモリ装置を構成してもよい。
【００３１】
【発明の効果】以上のように本発明によれば、ビットラ
インセットアップ動作を遂行する前に、要求されるレベ
ルの高電圧を得ることによって不良プログラミング工程
を防止できる。これによって、プログラム時間を縮め得
るだけでなく、EEPROMセルトランジスタの特性が低下す
ることを防止できる。
インセットアップ動作を遂行する前に、要求されるレベ
ルの高電圧を得ることによって不良プログラミング工程
を防止できる。これによって、プログラム時間を縮め得
るだけでなく、EEPROMセルトランジスタの特性が低下す
ることを防止できる。
【図１】本発明によるプログラム方法を説明するために
示したフラッシュメモリ装置の回路図である。
示したフラッシュメモリ装置の回路図である。
【図２】図１のイネーブル回路の望ましい実施形態を示
す回路図である。
す回路図である。
【図３】本発明のプログラム工程を示すフローチャート
である。
である。
【図４】図１に使用される制御信号のタイミング図であ
る。
る。
１０ セルアレイ ２０ 行デコーダ回路 ３０ ページバッファ回路 ４０ 列パスゲート回路 ６０ 高電圧発生回路 ７０ イネーブル回路 ８０ コントローラ
Claims (7)
- 【請求項１】 行と列のマトリックスの形態に配列され
た電気的に消去及びプログラム可能なROMセルのアレイ
及び前記列を通じて前記アレイに接続されたページバッ
ファ回路を備えた不揮発性半導体メモリ装置のプログラ
ム方法において、 順次データ入力の第１コマンド信号に応じてプログラム
されるデータを前記ページバッフ回路に順次にロードす
る段階と、 プログラミングプロセスの開始の第２コマンド信号が入
力される時、選択された行に供給される高電圧を発生さ
せる段階と、 前記高電圧が所定の目標電圧に到達した後、前記プログ
ラミングプロセスを遂行する段階とを含むことを特徴と
する不揮発性半導体メモリ装置のプログラム方法。 - 【請求項２】 前記プログラミングプロセスは、 前記ページバッファ回路にロードされたデータに従って
前記列をプログラム電圧又はプログラム禁止電圧で充電
する段階と、 前記選択された行に前記高電圧を供給して前記選択され
た行に関したEEPROMセルをプログラムする段階と、 前記充電段階と前記プログラム段階で前記選択された行
及び前記列に印加された電圧を放電した後、前記プログ
ラムされたEEPROMセルからデータを読み出す段階とを含
み、 このようなプログラミングプロセスは所定回数反復され
ることを特徴とする請求項１に記載の不揮発性半導体メ
モリ装置のプログラム方法。 - 【請求項３】 前記プログラミングプロセスが反復され
る時、前記高電圧は段階的に増加されることを特徴とす
る請求項２に記載の不揮発性半導体メモリ装置のプログ
ラム方法。 - 【請求項４】 前記EEPROMセルはNAND構造に構成される
ことを特徴とする請求項１に記載の不揮発性半導体メモ
リ装置のプログラム方法。 - 【請求項５】 行と列のマトリックスの形態に配列され
た電気的に消去及びプログラム可能なROMセルのアレイ
及び前記列を通じて前記アレイに接続されたページバッ
ファ回路を備えた不揮発性半導体メモリ装置のプログラ
ム方法において、 順次データ入力の第１コマンド信号に応じてプログラム
されるデータを前記ページバッフ回路に順次にロードす
る段階と、 プログラミングプロセスの開始の第２コマンド信号に応
じて、選択された行に供給される高電圧を発生させる段
階と、 前記第２コマンド信号を所定時間遅延させる段階と、 前記遅延された第２コマンド信号に応じて前記プログラ
ミングプロセスを遂行する段階とを含むことを特徴とす
る不揮発性半導体メモリ装置のプログラム方法。 - 【請求項６】 前記所定時間は前記高電圧が所定の目標
時間に十分に到達できる時間であることを特徴とする請
求項５に記載の不揮発性半導体メモリ装置のプログラム
方法。 - 【請求項７】 行と列のマトリックスの形態に配列され
た電気的に消去及びプログラム可能なROMセルのアレイ
及び前記列を通じて前記アレイに接続されたページバッ
ファ回路を備えた不揮発性半導体メモリ装置のプログラ
ム方法において、 順次データ入力の第１コマンド信号に応じてプログラム
されるデータを前記ページバッフ回路に順次にロードす
る段階と、 プログラミングプロセスの開始の第２コマンド信号に応
じて、選択された行に供給される高電圧を発生させる段
階と、 前記高電圧が目標電圧に到達したかを検出し、高電圧が
目標電圧に到達したら検出信号を発生させる段階と、 前記検出信号に応じて前記プログラミングプロセスを遂
行する段階とを含むことを特徴とする不揮発性半導体メ
モリ装置のプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000P-6443 | 2000-02-11 | ||
| KR1020000006443A KR100343285B1 (ko) | 2000-02-11 | 2000-02-11 | 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001229684A true JP2001229684A (ja) | 2001-08-24 |
Family
ID=19645626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020604A Pending JP2001229684A (ja) | 2000-02-11 | 2001-01-29 | 不揮発性半導体メモリ装置のプログラム方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6335881B2 (ja) |
| JP (1) | JP2001229684A (ja) |
| KR (1) | KR100343285B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006286167A (ja) * | 2005-03-30 | 2006-10-19 | Hynix Semiconductor Inc | 向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法 |
| JP2006351178A (ja) * | 2005-06-17 | 2006-12-28 | Samsung Electronics Co Ltd | プログラムの検証読み取り中に列スキャンを通じてプログラム時間を短縮させうるフラッシュメモリ装置のプログラム方法 |
| US7260016B2 (en) | 2004-03-22 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device and writing method therefor |
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| US7508730B2 (en) | 2006-10-02 | 2009-03-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having control circuitry to avoid recovering a charge pump when executing consecutive sections of a continuous operation command and methods of operating the same |
| JP2011517006A (ja) * | 2008-04-07 | 2011-05-26 | マイクロン テクノロジー， インク． | ソリッドステートメモリデバイスにおけるアナログ読み出し／書き込みパス |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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