JP2004303399A - フラッシュメモリセルのプログラム方法及びこれを用いたnand型フラッシュメモリのプログラム方法 - Google Patents
フラッシュメモリセルのプログラム方法及びこれを用いたnand型フラッシュメモリのプログラム方法 Download PDFInfo
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Abstract
オーバプログラムに起因する読出し欠陥を改善することができ、セルのプログラム時にしきい値電圧ターゲットを自由に設定することができ、マルチレベルセルのプログラム方法としても使用可能なフラッシュメモリセルのプログラム方法及びこれを用いたNAND型フラッシュメモリのプログラム方法を提供する。
【解決手段】
プログラムすべきフラッシュメモリセルをオーバプログラムする段階と、前記フラッシュメモリセルのゲートバイアスを調節し、オーバプログラムされたフラッシュメモリセルをリカバリする第1リカバリ段階と、前記ゲートバイアスを0Vの電圧にセットした後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第2リカバリ段階と、前記ゲートバイアスをフローティングさせた後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第3リカバリ段階と、セルフブースティング動作を用いて、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第4リカバリ段階とを含んでなる。
【選択図】図5
Description
選択されたワードラインW/Lには20V以上の電圧を印加し、ドレイン選択ラインDSLには電源電圧Vccを印加する。そして、選択されたビットラインB/L、ソース選択ラインSSL及びバルク領域には、ゼロ (zero) 電圧を維持させる。
選択されたワードラインには8V以上の電圧、ドレイン選択ラインにはVcc電圧、ソース選択ラインには0Vの電圧をそれぞれ印加し、ビットライン及びバルクはフローティングさせる一方、ソースには0Vの電圧を印加する。
選択されたワードラインには0V以上の電圧、ドレイン選択ラインにはVcc電圧、ソース選択ラインには0Vの電圧をそれぞれ印加し、ビットラインはフローティングさせる一方、ソースには0Vの電圧、バルクには12〜13Vの電圧をそれぞれ印加する。
選択されたワードラインはフローティングさせ、ドレイン選択ラインにはVcc電圧、ソース選択ラインには0Vの電圧をそれぞれ印加し、ビットラインはフローティングさせる一方、ソースには0Vの電圧、バルクには8Vの電圧をそれぞれ印加する。
選択されたワードラインには0Vの電圧、ドレイン選択ラインにはVcc電圧、ソース選択ラインには0Vの電圧をそれぞれ印加し、ビットラインは12+Vtn電圧を印加する一方、ソース及びバルクには0Vの電圧を印加する。
st2 … 第2ストリング
c1〜c16 … 第1〜第16メモリセル
Claims (7)
- プログラムすべきフラッシュメモリセルをオーバプログラムする段階と、
前記フラッシュメモリセルのゲートバイアスを調節することによって、オーバプログラムされたフラッシュメモリセルをリカバリする第1リカバリ段階と、
前記ゲートバイアスを0Vの電圧にセットした後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第2リカバリ段階と、
前記ゲートバイアスをフローティングさせた後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第3リカバリ段階と、
セルフブースティング動作を用いて、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第4リカバリ段階と
を含んでなるフラッシュメモリセルのプログラム方法。 - 請求項1に記載のフラッシュメモリセルのプログラム方法において、
前記オーバプログラムする段階の間、前記フラッシュメモリセルのゲートに約20Vの電圧が印加される
ことを特徴とする方法。 - 請求項1に記載のフラッシュメモリセルのプログラム方法において、
前記第1リカバリ段階の間、前記フラッシュメモリセルのゲートに約8Vの電圧が印加される
ことを特徴とする方法。 - 請求項1に記載のフラッシュメモリセルのプログラム方法において、
前記第2リカバリ段階の間、前記フラッシュメモリセルのゲートが接地され、バルクに約12〜13Vの電圧が印加される
ことを特徴とする方法。 - 請求項1に記載のフラッシュメモリセルのプログラム方法において、
前記第3リカバリ段階の間、前記フラッシュメモリセルのゲートがフローティングされ、バルクに8Vの電圧が印加される
ことを特徴とする方法。 - 請求項1に記載のフラッシュメモリセルのプログラム方法において、
前記第4リカバリ段階の間、前記フラッシュメモリセルのゲートに0Vの電圧が印加され、ドレインに約12V+Vtnの電圧が印加される
ことを特徴とする方法。 - 選択されたワードライン(W/L)に連結された全てのフラッシュメモリセルをオーバプログラムする段階と、
前記ワードラインに印加されるゲートバイアスを調節し、オーバプログラムされたフラッシュメモリセルをリカバリする第1リカバリ段階と、
前記ワードラインに印加されるゲートバイアスを0Vの電圧にセットした後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第2リカバリ段階と、
前記ワードラインをフローティングさせた後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第3リカバリ段階と、
セルフブースティング動作を用いて、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第4リカバリ段階と、
プログラムが正常的に行われたか否かを確認する段階と、
前記確認段階の結果に応じて、前記第1リカバリ段階に復帰し、あるいは前記第1〜第4リカバリ段階の各バイアスを増加させた後、前記第1リカバリ段階に復帰する段階と
を含んでなるNAND型フラッシュメモリのプログラム方法。
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