JP4355588B2 - Ｎａｎｄ型フラッシュメモリのプログラム方法 - Google Patents

Description

この発明は、フラッシュメモリセルのプログラム方法に係り、特に、ＮＡＮＤ型フラッシュメモリ装置に適用することが可能なフラッシュメモリセルのプログラム方法に関する。

最近、電気的にプログラム（データ内容の書込み）と消去が可能で、電源が供給されない状態でもデータが消去されないで記憶されている半導体メモリ素子の需要が増加している。そして、多数のデータを記憶することが可能な大容量のメモリ素子の開発のためにメモリセルの高集積化技術が開発されている。このため、複数のメモリセルが直列に連結されて一本のストリングになり、複数のストリングが一つのメモリセルアレイを構成するＮＡＮＤ型のフラッシュメモリ装置が提案された。

前記ＮＡＮＤ型フラッシュメモリ装置のフラッシュメモリセルは、半導体基板上にソース・ドレイン(source-drain)間に形成される電流通路、及び前記半導体基板上に絶縁膜を介して連結されるフローティングゲートとコントロールゲートを含んで構成されている。そして、前記フラッシュメモリセルのプログラム動作は、一般に、メモリセルのソース領域と半導体基板、すなわちバルク領域を接地させ、コントロールゲートに正の高電圧Ｖｐｐ（例えば、１５Ｖ〜２０Ｖ）を印加し、メモリセルのドレインにプログラムするための電圧（例えば、５〜６Ｖ）を印加して、ホットキャリアを発生させることにより行われる。前記ホットキャリアは、コントロールゲートに印加される高電圧Ｖｐｐの電界(electric field)によってバルク領域の電子がフローティングゲートに蓄積され、ドレイン領域に供給される電荷が継続的に累積されて、発生される。

図１は、通常のＮＡＮＤ型フラッシュメモリの回路図である。

第１ストリングｓｔ１には、第１〜第１６セルｃ１〜ｃ１６が直列に連結されている。第１セルｃ１のドレインは、ストリング選択トランジスタｄを介して第１ビットラインｂ１に連結され、第１６セルｃ１６のソースは、ソース選択トランジスタｓを介して共通ソースラインｓ１に連結されている。第２ストリングｓｔ２は、第１ストリングｓｔ１と同一の構造をもつ。同一の横方向ラインにあるセルのゲートは、対応するワードラインに連結される。図示してはいないが、このような多数本のストリングが提供されてフラッシュメモリが構成される。

プログラム動作が選択されたビットラインには、０Ｖの電圧が印加され、選択されていないビットラインにはＶｃｃ電圧が印加される。また、選択されたワードラインには、例えば１８Ｖの電圧Ｖｐｇｍ、ドレイン選択ラインＤＳＬ１には、例えば４.５Ｖの電圧、ソース選択ラインＳＳＬ１には、０Ｖの電圧が、それぞれ印加される。また、選択されていないワードラインには、例えば１０Ｖの電圧Ｖｐａｓｓが印加される。このような電圧条件によって選択されたセルが個々にプログラムされる。

図２を参照して、従来のプログラム方法をより詳細に説明する。

プログラム動作が開始されると、一つのパルス区間の間、前記プログラム電圧が選択セルに印加されてデータ書込みが行われる（段階１００）。その後、正常的にプログラム動作が行われたか否かを確認し（段階１１０）、正常であれば、プログラムを終了し、そうでなければ、段階１００に戻ってプログラム動作をさらに行う。

このようなプログラム方法によれば、セルをオーバプログラムすることができる。オーバプログラムされたセルは、読出し動作の際に非選択セルに印加されるゲートバイアスＶｐａｓｓを決定するが、このバイアスをオーバプログラムされた値だけ高めると、読出しの際にこのバイアスによってプログラムディスターブ(disturb)が発生する。このような欠点を改善するための方法を図３に示す。

図３は、別の従来のプログラム方法を説明するためのフローチャートである。

プログラム動作が開始されると、一つのパルス区間（すなわち、一つのサイクル）の間、前記プログラム電圧が選択セルに印加されてプログラム動作が行われる（段階２００）。その後、正常にプログラム動作が行われたか否かを確認し（段階２１０）、正常であれば、プログラムを終了し、そうでなければ、ゲートプログラム電圧を増加させた後（段階２２０）、前記段階２００に戻って、プログラム動作をさらに行う。このようなプログラム方法をＩＳＰＰ (Incremental step pulse programing) 方式という。このような方式においても、パルスの幅だけオーバプログラムされたセルが発生する可能性がある。

図４は、プログラム後のセルの個数に対するしきい値電圧分布図を示すが、実線は正常にプログラムされた場合のしきい値電圧分布、破線はオーバプログラムが発生した場合のしきい値電圧分布をそれぞれ示す。

したがって、この発明の目的は、まずオーバプログラムを行った後、オーバプログラムされたセルをリカバリして正常なプログラム時のしきい値電圧が保たれるようにすることにより、上記のような問題点を解消することが可能なフラッシュメモリセルのプログラム方法を提供することにある。

上記目的を達成するため、この発明に係るＮＡＮＤ型フラッシュメモリのプログラム方法は、プログラムすべきフラッシュメモリセルをオーバプログラムする段階と、前記フラッシュメモリセルのゲートバイアスを調節し、オーバプログラムされたフラッシュメモリセルをリカバリする第１リカバリ段階と、前記ゲートバイアスを０Ｖの電圧にセットした後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第２リカバリ段階と、前記ゲートバイアスをフローティングさせた後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第３リカバリ段階と、セルフブースティング動作を用いて、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第４リカバリ段階とを含んで構成されることを特徴とする。

この発明は、オーバプログラムに起因した読出し欠陥を改善することができ、セルのプログラム時にしきい値電圧ターゲットを自由に設定することができるので、マルチレベルセルのプログラム方法としても使用可能である。

以下、添付する図面を参照して、この発明に係る実施例を詳細に説明する。

この発明においては、フラッシュメモリセルのトンネル酸化膜に印加される電圧が８Ｖ以上のときにトンネリングが発生し、ＯＮＯ膜は、トンネル酸化膜より厚いため、１０Ｖ以上でトンネル現象が発生すると仮定した。

この発明の原理は、トンネル酸化膜とＯＮＯ膜に印加される電界によって、オーバプログラムされたセルをリカバリすることにある。

この発明に適用されるＮＡＮＤ型フラッシュメモリのプログラム方法を、表１を参照して説明する。

１）オーバプログラム段階
選択されたワードラインＷ／Ｌには２０Ｖ以上の電圧を印加し、ドレイン選択ラインＤＳＬには電源電圧Ｖｃｃを印加する。そして、選択されたビットラインＢ／Ｌ、ソース選択ラインＳＳＬ及びバルク領域には、ゼロ (zero) 電圧を維持させる。

前記の電圧条件によってオーバプログラムが完了すると、後述の第１〜第４リカバリ段階を行い、プログラムしようとするセルが正常なプログラム時のしきい値電圧を持つようにする。

２）第１リカバリ段階
選択されたワードラインには８Ｖ以上の電圧、ドレイン選択ラインにはＶｃｃ電圧、ソース選択ラインには０Ｖの電圧をそれぞれ印加し、ビットライン及びバルクはフローティングさせる一方、ソースには０Ｖの電圧を印加する。

３）第２リカバリ段階
選択されたワードラインには０Ｖ以上の電圧、ドレイン選択ラインにはＶｃｃ電圧、ソース選択ラインには０Ｖの電圧をそれぞれ印加し、ビットラインはフローティングさせる一方、ソースには０Ｖの電圧、バルクには１２〜１３Ｖの電圧をそれぞれ印加する。

４）第３リカバリ段階
選択されたワードラインはフローティングさせ、ドレイン選択ラインにはＶｃｃ電圧、ソース選択ラインには０Ｖの電圧をそれぞれ印加し、ビットラインはフローティングさせる一方、ソースには０Ｖの電圧、バルクには８Ｖの電圧をそれぞれ印加する。

５）第４リカバリ段階
選択されたワードラインには０Ｖの電圧、ドレイン選択ラインにはＶｃｃ電圧、ソース選択ラインには０Ｖの電圧をそれぞれ印加し、ビットラインは１２＋Ｖｔｎ電圧を印加する一方、ソース及びバルクには０Ｖの電圧を印加する。

次に、リカバリ段階を詳細に説明する。

第１リカバリ段階は、カップリング比を０.５、選択されていないワードラインに印加されるＶｐａｓｓ電圧を４.５Ｖ、ターゲットしきい値電圧を３Ｖとそれぞれ仮定した場合のバイアス条件である。この場合は、バルクがフローティングされているので、印加されたバイアスとフローティングゲートのチャージの電圧差によって、ＯＮＯ膜にかかる電界が１０Ｖ以上になると、ディスチャージが発生する。すなわち、ターゲットを３Ｖに合わせるために、選択されたセルのゲートに８Ｖが印加されると、オーバプログラムされたセルのみしきい値電圧が３Ｖにされる。

第２リカバリ段階において、しきい値電圧５Ｖのセルのバルクには１３Ｖが印加され、トンネル酸化膜には９Ｖ、ＯＮＯ膜には４Ｖがそれぞれ印加される場合、しきい値電圧が３Ｖ、すなわちトンネル酸化膜に８Ｖが印加されるまでディスチャージが発生する。この際、消去されたセル（しきい値電圧が−３Ｖ）の場合は、トンネル酸化膜に６Ｖ、ＯＮＯ膜に８Ｖがそれぞれ印加されるので、ディスチャージ動作が行われなくなる。したがって、オーバプログラムされたセルのみディスチャージ動作を行う。

第３リカバリ段階において、ゲートをフローティングさせるので、接地させた上述の場合のようにバイアスがカップリングされずに、フローティングゲートとフローティングゲートのチャージによってのみ決定されるので、バルクに８Ｖのみ印加してもリカバリされる。ビットラインは、セルフブースティング構造を用いてリカバリさせる方式であって、ストリングのゲートに０Ｖが印加されるので、チャネルにブースティングされる電圧は、ビットラインに印加したバイアスから選択トランジスターのしきい値電圧を差し引いた値がチャネルにブースティングされる。

第４リカバリ段階は、第２リカバリ段階と類似である。

上述したように、トンネル酸化膜とＯＮＯ膜に誘起される電界によって、オーバプログラムされたセルのみ所望のしきい値電圧レベルにシフトさせることができる。

次に、図５を参照してこの発明をより具体的に説明する。

プログラム動作が開始すると、前述したオーバプログラムが行われる（段階３００）。その後、前述した第１〜第４リカバリ段階を行い、プログラムしようとするセルがプログラム時の正常なしきい値電圧を持つようにする（３１０）。正常にプログラム動作が行われたか否かを確認（段階３２０）し、正常であればプログラムを終了し、そうでなければ前記段階３１０に戻ってリカバリ動作をさらに行う。

図６は、この発明に係る別のプログラム方法を説明するためのフローチャートである。

プログラム動作が開始されると、前述したオーバプログラムが行われる（段階４００）。その後、前述した第１〜第４リカバリ段階を行って、プログラムしようとするセルがプログラム時の正常なしきい値電圧を持つようにする（４１０）。正常にプログラム動作が行われたか否かを確認し（段階４３０）、正常であればプログラムを終了し、そうでなければ前記段階４１０に戻ってリカバリ動作をさらに行う。

図７は、プログラム後のセルの個数に対するしきい値電圧の分布を示すが、破線はオーバプログラム後のしきい値電圧分布を、実線はリカバリ動作によって正常的なプログラムが完了した後のしきい値電圧分布を、それぞれ示す。

図７に示すように、この発明によれば、プログラム後のセルのしきい値電圧の分布が３Ｖ以下を保つ。

この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明はこれらの実施例に限定されるものではなく、特許請求の範囲によって限定される。

一般的なＮＡＮＤ型フラッシュメモリの回路図である。 従来の技術に係るＮＡＮＤ型フラッシュメモリのプログラム方法を説明するためのフローチャートである。 従来の技術に係るＮＡＮＤ型フラッシュメモリのプログラム方法を説明するためのフローチャートである。 従来の技術によってプログラムされた後のしきい値電圧分布図である。 この発明の第１実施例に係るＮＡＮＤ型フラッシュメモリのプログラム方法を説明するためのフローチャートである。 この発明の第２実施例に係るＮＡＮＤ型フラッシュメモリのプログラム方法を説明するためのフローチャートである。 この発明によってプログラムされた後のしきい値電圧分布図である。

符号の説明

ｓｔ１ … 第１ストリング
ｓｔ２ … 第２ストリング
ｃ１〜ｃ１６ … 第１〜第１６メモリセル

Claims (7)

1. 読出し動作の際に非選択セルに印加されるゲートバイアスを超過するしきい値電圧を維持するようにフラッシュメモリセルをオーバプログラムする段階と、
   前記フラッシュメモリセルのゲートバイアスを調節することによって、オーバプログラムされたフラッシュメモリセルをリカバリする第１リカバリ段階と、
   前記ゲートバイアスを０Ｖの電圧にセットした後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第２リカバリ段階と、
   前記ゲートバイアスをフローティングさせた後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第３リカバリ段階と、
   セルフブースティング動作を用いて、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第４リカバリ段階と
   を含んでなるＮＡＮＤ型フラッシュメモリのプログラム方法。
2. 請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラム方法において、
   前記オーバプログラムする段階の間、前記フラッシュメモリセルのゲートに約２０Ｖの電圧が印加される
   ことを特徴とする方法。
3. 請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラム方法において、
   前記第１リカバリ段階の間、前記フラッシュメモリセルのゲートに約８Ｖの電圧が印加される
   ことを特徴とする方法。
4. 請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラム方法において、
   前記第２リカバリ段階の間、前記フラッシュメモリセルのゲートが接地され、バルクに約１２〜１３Ｖの電圧が印加される
   ことを特徴とする方法。
5. 請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラム方法において、
   前記第３リカバリ段階の間、前記フラッシュメモリセルのゲートがフローティングされ、バルクに８Ｖの電圧が印加される
   ことを特徴とする方法。
6. 請求項１に記載のＮＡＮＤ型フラッシュメモリのプログラム方法において、
   前記第４リカバリ段階の間、前記フラッシュメモリセルのゲートに０Ｖの電圧が印加され、ドレインに約１２Ｖ＋Ｖｔｎの電圧が印加される
   ことを特徴とする方法。
7. 読出し動作の際に非選択セルに印加されるゲートバイアスを超過するしきい値電圧を維持するように選択されたワードライン（Ｗ／Ｌ）に連結された全てのフラッシュメモリセルをオーバプログラムする段階と、
   前記ワードラインに印加されるゲートバイアスを調節し、オーバプログラムされたフラッシュメモリセルをリカバリする第１リカバリ段階と、
   前記ワードラインに印加されるゲートバイアスを０Ｖの電圧にセットした後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第２リカバリ段階と、
   前記ワードラインをフローティングさせた後、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第３リカバリ段階と、
   セルフブースティング動作を用いて、オーバプログラムされたフラッシュメモリセルのバルクバイアスを調節してリカバリする第４リカバリ段階と、
   プログラムが正常的に行われたか否かを確認する段階と、
   前記確認段階の結果に応じて、前記第１リカバリ段階に復帰し、あるいは前記第１〜第４リカバリ段階の各バイアスを増加させた後、前記第１リカバリ段階に復帰する段階と
   を含んでなるＮＡＮＤ型フラッシュメモリのプログラム方法。

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