TWI385664B - 用於非揮發性記憶體儲存元件之混合式程式化方法 - Google Patents

用於非揮發性記憶體儲存元件之混合式程式化方法 Download PDF

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Description

用於非揮發性記憶體儲存元件之混合式程式化方法

本發明大體上係關於用於程式化記憶體設備之技術。更特定言之,本發明係關於一種用以程式化非揮發性記憶體設備且尤其為快閃記憶體設備之混合式方法。

非揮發性半導體記憶體設備且特別為快閃記憶體設備正日益成為用於小型設備(諸如,數位相機、MP3播放機、蜂巢式電話、個人數位助理(PDA)、膝上型電腦,等等)之儲存的風行構件。其他形式之非揮發性記憶體包括EPROM(電可程式化唯讀記憶體)及EEPROM(電可擦除及可程式化唯讀記憶體)。

與標準MOS電晶體不同,快閃記憶體單元電晶體含有被電隔離且位於控制閘極與(通常為)p型基板之間的浮動閘極。由於電子被穿過絕緣介電層而注入至浮動閘極中,所以記憶體單元之程式化會導致將電晶體之臨限值升高至正值。相反地,由於電子自浮動閘極被移除,所以擦除會導致將電晶體之臨限值降低至負值。以此方式,記憶體單元之臨限值指示其對應邏輯狀態。程式化通常係藉由使用三種主要機制中之一者來完成:Fowler-Nordheim(FN)穿隧、源極側[熱電子]注入(SSI),及通道(或基板)熱電子注入(CHEI或SHEI)。

當程式化記憶體單元串時,存在傾向於導致無意程式化或擦除之各種干擾機制。當試圖程式化字線上之一單元而不程式化同一字線上之其他單元時,此問題特別受關注。因為在程式化所選單元期間將程式化電壓施加至字線上之所有單元,故存在亦可使未選單元無意中被程式化(或被擦除)之可能性。此外,在設備之大小按比例縮減且源極及汲極接面變得更陡峭時產生之較高電場可導致干擾,諸如,導致閘極引發汲極洩漏(GIDL)之汲極接面崩潰,藉以電子洩漏至增壓式通道中,且特別洩漏至汲極接面中。另外,高電場亦可經由FN穿隧、SSI及CHEI而導致未選單元之無意程式化。

諸如自增壓、局部自增壓(LSB)及擦除區域自增壓(EASB)之各種技術已改良對程式化干擾之抑制,但仍遭受其自身問題且未能在所有情況下防止程式化干擾。舉例而言,在EASB中,若被施加至未選字線之電壓過低,則通道增壓可能不足以防止程式化干擾。相反地,若此電壓過高,則將由於穿隧而存在未選字線上之記憶體單元的無意程式化。三種上述技術(及其他已知但未在本文中描述之技術)亦遭受視源極側鄰近單元是否被程式化而定之干擾機制。舉例而言,若源極側鄰近單元被程式化,則其將在浮動閘極上具有負電荷。因為源極側鄰近者之控制閘極為0 V,所以在該閘極下產生高度地反向的偏壓接面。此可導致引起降低增壓潛力之GIDL現象,其可最終導致程式化干擾(在此情況下為擦除)。相反地,若源極側鄰近者被擦除,則其臨限電壓可能為負,且單元之電晶體可能不斷開。

已觀察到,字線零(WL0)對某些程式化干擾機制尤為敏感。此為WL0被定位成相鄰於源極選擇閘極(選擇閘極源極或SGS)之結果,該源極選擇閘極通常藉由SGS線而在許多程式化方法(諸如,FN穿隧)期間保持於0 V。此具有跨越WL0上之電晶體之源極而產生高電場的效應,其可導致程式化干擾。

需要一種適於可靠地程式化所選記憶體單元且特別為對程式化干擾最敏感之字線0(WL0)上之彼等記憶體單元的更穩固程式化協定。

為了達成本發明之上述及其他目標,描述一種將非揮發性記憶體單元程式化至最終程式化狀態之改良方法。所描述之混合式方法為適於可靠地程式化所選記憶體單元同時消除程式化干擾之更穩固協定。

在本發明之一態樣中,描述一種將非揮發性記憶體單元程式化至最終程式化狀態之混合式方法。該方法包含首先根據第一初始程式化機制來將非揮發性記憶體單元程式化至第一初始狀態。隨後,根據第二不同程式化機制來程式化非揮發性記憶體單元,藉此完成非揮發性記憶體單元至最終程式化狀態之程式化。在所描述之實施例中,第一機制為能夠使用僅少數程式化脈衝來使臨限電壓分布移動較大量之粗略機制,而第二機制能夠將該等分布精細調諧至其最終所要狀態。

在所描述之實施例中,非揮發性記憶體單元為經配置以形成適於儲存資料之非揮發性記憶體陣列之許多非揮發性記憶體單元中之一者。非揮發性記憶體陣列係以具有許多字線及位元線之NAND型記憶體陣列架構而被配置。另外,預期所描述之方法對多級型記憶體陣列之使用,該記憶體陣列在被程式化時以至少一下頁及至少一關聯上頁之形式來儲存資料。所描述之方法尤其有利於程式化需要更緊密、更精確定位之臨限電壓分布的多級陣列。在本發明之一較佳實施例中,第一程式化機制用於程式化多級陣列之下頁,且第二程式化機制用於程式化上頁。

在較佳實施例中,第一程式化機制係基於Fowler-Nordheim(FN)穿隧,而第二程式化機制係基於源極側注入(SSI)。在其他實施例中,預期使用基於閘極引發汲極洩漏(GIDL)及/或基板熱電子注入(SHEI)之第二程式化機制。

應注意,本發明尤其係與在字線零(WL0)上被程式化之記憶體單元有關。事實上,在一些實施例中,混合式方法僅用於程式化WL0,因為WL0上之記憶體單元對程式化干擾機制最敏感,且另外,在利用本發明之混合式方法而被程式化時展示最多改良。

在以下描述中,闡述眾多特定細節,以便提供對本發明之透徹理解。然而,熟習此項技術者將顯而易見的是,本發明可在無需某些或全部此等特定細節的情況下得以實踐。在以下描述中,根據兩種不同程式化機制來程式化記憶體單元。目標為使用較快之第一程式化機制(儘管其精確性較差)來將記憶體單元程式化至第一狀態。隨後,使用第二較慢(但更為精確)之機制來將記憶體單元精細調諧至最終程式化狀態。

參看圖1、圖2及圖3,將描述例示性非揮發性記憶體儲存陣列。在所描述之實施例中,非揮發性記憶體儲存系統為具有NAND架構之快閃記憶體晶片,但本發明適用於其他形式之非揮發性記憶體(包括EPROM及EEPROM)且另外亦適用於NOR架構。在所描述之實施例中,陣列由為p型基板浮動閘極MOSFET之非揮發性記憶體儲存元件組成。圖1說明例示性浮動閘極MOSFET(諸如,以此架構而使用之浮動閘極MOSFET),其具有基板102、源極104、汲極106、控制閘極108、浮動閘極110,及環繞該浮動閘極之介電質112。

在NAND快閃記憶體中,串聯地配置許多該等電晶體(在下文中亦被稱為單元、記憶體單元或記憶體儲存元件)。在記憶體單元串聯之任一側上的為被稱為選擇電晶體或閘極之額外電晶體。總體而言,將記憶體單元與兩個選擇閘極稱為NAND串。藉由說明,圖2中說明4電晶體NAND串之等效電路。將四個記憶體單元標記為206、208、210及212。第一選擇閘極204(被稱為選擇閘極汲極(SGD))將NAND串連接至位元線202。第二選擇閘極214(被稱為選擇閘極源極(SGS))將NAND串連接至源極線216。選擇閘極204及214分別由控制閘極218及236控制。SGD線控制用於選擇閘極204之控制閘極218,而SGS線控制用於選擇閘極214之控制閘極236。四個串聯電晶體206至212各具有一控制閘極及一浮動閘極。舉例而言,電晶體206具有控制閘極220及浮動閘極222;電晶體208具有控制閘極224及浮動閘極226;電晶體210具有控制閘極228及浮動閘極230;且電晶體212具有控制閘極232及浮動閘極234。控制閘極220、224、228及232分別連接至字線WL3、WL2、WL1及WL0。應注意,儘管所提供之實例描述一包括四個記憶體單元之NAND串,但其他數目之單元亦可串聯地配置且係容許的。

圖3說明展示記憶體陣列之三個NAND串301、302及303之NAND串陣列的實例,該記憶體陣列具有更多未圖示之NAND串。與圖2之串相同,圖3之每一NAND串包括兩個選擇閘極及四個記憶體單元。舉例而言,NAND串301包括選擇閘極304及314,以及記憶體單元306、308、310及312。類似地,NAND串302包括選擇閘極316及326,以及記憶體單元318、320、322及324。最後,NAND串303包括選擇閘極328及338,以及記憶體單元330、332、334及336。應注意,給定列或字線中之所有控制閘極被連接。舉例而言,WL0連接記憶體單元312、324及336之控制閘極。每一NAND串亦經由選擇閘極314、326及338而連接至同一源極線。SGS線控制源極側選擇閘極314、326及338,而SGD線控制選擇閘極304、316及328,其將NAND串連接至其各別位元線。

該記憶體陣列亦適於在多級晶片(MLC)中使用。MLC為能夠在單一記憶體單元位置處儲存多個資料位元之非揮發性記憶體晶片。在實體構造中,MLC之每一記憶體單元通常與在習知非揮發性記憶體晶片中所使用之記憶體單元並無不同,差異在於每一記憶體單元之程式化。如前文所述,在非揮發性記憶體單元中,臨限電壓之位準將一邏輯狀態與另一邏輯狀態進行區分。以實例說明之,在4LC中,可將每一記憶體單元程式化為四個可能臨限電壓位準中之一者。第一程式化傳遞將單元之臨限電壓定位於兩種狀態中之一者中。總體而言,此等狀態被稱為下頁。接著,第二程式化傳遞能夠藉由移位臨限電壓位準來分裂兩種上述狀態中之一者以進一步程式化單元。總體而言,此等四個可能次級狀態被稱為上頁。明顯地,MLC中之臨限電壓位準與標準記憶體晶片中之臨限電壓位準相比需要被更精細地調諧,藉此致使多級晶片對程式化干擾更敏感。

以實例說明之,在將記憶體單元設計為藉由將臨限值程式化為四種可能狀態(00、01、10、11)中之一者來儲存兩個資料位元(被配置為下頁及對應上頁)之4級晶片(4LC)的情況下,干擾可能過於嚴重,使得僅可儲存兩種狀態(亦即,單一位元),因為上頁狀態與下頁重疊及/或不能與下頁進行可靠地區分,此可藉由檢查說明(諸如)可在4LC中觀察到之臨限電壓分布之三個曲線的圖4而加以瞭解。圖4a中所說明之下頁狀態402及404分別對應於擦除(邏輯1)分布及程式化(邏輯0)分布。圖4b說明在第二程式化傳遞中之中途點,其中因為分布402及404在被分裂為最終程式化上頁而形成中途分布406、408、410及412。在檢查圖4b時應瞭解具有"緊密"且適當定位/間隔之上頁狀態分布的重要性。圖4c說明分別表示邏輯11、10、01及00之最終(充分分布)上頁狀態E 414、A 416、B 418及C 420,其係藉由分裂且移位下頁狀態而得以產生。

參看圖5,描述一種程式化非揮發性記憶體儲存元件之混合式方法,該方法大體上降低尤其關於字線零之程式化干擾事件的可能性。在所描述之實施例中,在步驟502處,擦除所選記憶體單元區塊。在擦除操作之一實例中,將待擦除之所選記憶體單元的基板升高至較大正擦除電壓(亦即,16 V),而將對應於所選單元之字線同時接地,且使源極及位元線浮動。圖8說明擦除操作,其中箭頭802及804指示儲存於浮動閘極110中之電子806的電子流。

在步驟504處,載入用於區塊之頁內之所選單元之所要狀態的第一樣式。程式化演算法接著進行至步驟506,其中使用第一程式化機制來程式化頁內之所選單元。在一較佳實施例中,使用Fowler-Nordheim(FN)穿隧來進行程式化操作,以最初程式化所選記憶體單元。在步驟508處,載入所要狀態之第二樣式。接著,藉由在步驟510處使所選記憶體單元達到最終程式化狀態之第二程式化機制來完成記憶體單元之程式化操作。在一較佳實施例中,第二機制係基於使用SSI來程式化所選記憶體單元。在其他實施例中,GIDL或CHEI(SHEI)機制可被用作第二機制。第二機制亦可涉及SSI、GIDL與CHEI之組合。

將FN穿隧及SSI分別選擇作為第一機制及第二機制之原因在於:基於特徵化,已發現,FN穿隧通常使Vt分布(圖4A至圖4C)移動較大量,而SSI在正常偏壓條件下通常使Vt分布移動較小量。後者之原因在於:已知的是,因為電子注入係由連接至電晶體之汲極之通道中的電荷量所限制,故諸如SSI、GIDL及/或CHEL之干擾傾向於使Vt分布移動一固定量。因此,單一程式化脈衝僅可使Vt分布移動一基於此有限電荷量之有限量。因此,與FN穿隧相比,SSI較慢且需要更多脈衝,但允許更精細之控制。因此,藉由使用粗略FN穿隧機制來使Vt分布達到接近於其所要狀態,且隨後使用SSI而利用多個脈衝來將Vt分布精細調諧至其最終程式化狀態,與(例如)另外僅使用FN穿隧而可能實現的情況相比,可實現程式化干擾之可能性的大體降低。

如已描述,該混合式方法在程式化多個頁之MLC中尤為有用。雖然需要使程式化操作盡可能快速地進行,但亦需要使Vt分布緊密(狹窄),使得獲得較寬讀取邊緣(分布之間的距離)。因此,首先使用快速方法(諸如,FN穿隧),而隨後使用具有更精細地調諧之能力的較慢方法(諸如,SSI)。亦應注意,若發生多個效應(諸如,SSI、GIDL或SHEI),則此等效應係協作的。亦即,SSI、GIDL及SHEI皆在同一方向上移動所選分布。因此,即使在存在多個效應的情況下,亦將不會發生未預期干擾。至多,此等效應將導致程式化速率之變化。此外,因為未選位元線為零偏壓或低偏壓,故GIDL、SSI及SHEI不應在未選位元線上發生。然而,確實存在對確保Vpgm及Vpass低至足以防止歸因於穿隧之Vpass干擾的需要。

可以任何組合來施加第一及第二程式化機制。然而,在一較佳實施例中,第一機制用於程式化記憶體晶片之下頁,而第二機制用於程式化上頁。此實施例係較佳的,一方面,因為上頁及下頁在獨立程式化傳遞期間得以程式化而不管演算法,且因此,此提供用以切換方法之自然中斷(natural break),但此外,下頁之程式化通常不需要Vt分布之精細調諧(其在程式化MLC之上頁時被需要)。

在一些實施例中,使用本文中所描述之混合式方法來僅程式化WL0。存在針對此情況之幾個原因,其中之一者在於:已觀察到,WL0對某些程式化干擾最敏感。在所描述之實施例中,SSI用於程式化WL0之上頁。因為對於WL0之情況而言,SSI所需之電壓為相當熟知,故在WL0上比在其他字線上更易於使用SSI機制。針對此情況之原因在於:SGS未被程式化,且因此,SGS具有相當固定之Vt。藉由在位元線上檢查其他字線,觀察到,用於WL(n)閘極之注入器變為WL(n-1)閘極,且將具有前文所描述之複數個可能臨限電壓中之一者。此使得更難以找到SSI所需之電壓。由於此等原因,本文中所描述之實施例集中於將SSI機制用於WL0,但已展示SSI對其他字線同樣起作用。

圖6展示說明使用FN穿隧來程式化之方法的流程圖。首先,使單元經受讀取操作602。在讀取操作期間,驗證記憶體單元之臨限電壓。在步驟604中,接著判定是否達到第一目標驗證電壓位準Vt1。若記憶體單元之臨限電壓大於Vt1,則接著在步驟616中鎖定單元。若臨限電壓小於Vt1,則接著在步驟606中,藉由偏壓合適字線(WL)而將被稱為程式化電壓(亦即,15 V)之較大正偏壓施加至所選記憶體單元之控制閘極,而在步驟608中,使關聯位元線(BL)保持於大約0 V之低電壓。另外,在步驟610中,將未選位元線預充電至高電壓(通常為Vdd),而在步驟612中,使未選字線保持於傳遞電壓(Vpass),且使SGS保持於0 V。緊接著,在步驟614中遞增Vpgm及Vpass,且重複此過程,直至滿足條件604為止。應注意,用於利用FN穿隧來程式化之其他偏壓機制在此項技術中為熟知且亦被容許。

圖9中說明上文所描述之用於利用FN穿隧來程式化之偏壓條件,其中WL0上之所選記憶體單元904被程式化。相鄰於單元904的為連接至SGS線之選擇閘極源極902及連接至WL1之第二記憶體單元906。箭頭908及910指示電子912在行進之方向。圖9亦清晰地展示為何WL0對程式化干擾尤為敏感。在將較大Vpgm(亦即,高至25 V)施加至所選單元且將SGS線接地之情況下,在兩個電晶體之間的n+區域中產生較大電場。此等電子可接著被注入至所選記憶體單元之浮動閘極中。與此對比,當程式化除了WL0以外之其他字線上的其他記憶體單元時,電晶體之間的區域通常因為鄰近單元通常將未接地而並不經歷該等高電場。

圖7展示說明使用SSI來程式化之方法的流程圖。SSI為一程式化方法,藉以將電子自一電晶體之汲極注入至相鄰電晶體之源極上方的閘極中。當利用SSI來程式化時,許多位元線偏壓指向相對於FN穿隧而反向。在所描述之實施例中,使單元首先經受讀取操作702。在讀取操作期間,驗證記憶體單元之臨限電壓。在步驟704中,接著判定是否達到第二目標驗證電壓位準Vt2。若記憶體單元之臨限電壓大於Vt2,則接著在步驟718中鎖定單元。若臨限電壓小於Vt2,則接著在步驟706中,藉由偏壓合適字線而將較高正程式化電壓(Vpgm)施加至所選記憶體單元之控制閘極,而在步驟708中,將高偏壓(4 V至5 V)施加至所選位元線。在步驟710中,使未選字線保持於傳遞電壓(Vpass),而在步驟712中,將未選位元線接地。在步驟714中,使SGS線之電壓自0 V上升,直至超過選擇閘極源極之臨限電壓為止。SSI大約在此臨限電壓開始。應注意,使SGS線之電壓上升,以便保證被供應至SGS之偏壓超過Vt。以此方式,WL0上之所選單元的浮動閘極用作電子收集器,且SGS用作注入器。緊接著,在步驟716中遞增Vpgm及Vpass,且重複此過程,直至滿足條件704為止。

圖10中說明上文所描述之用於SSI程式化之偏壓條件,其中WL0上之所選記憶體單元1004被程式化。相鄰於單元1004的為連接至SGS線之選擇閘極源極1002及連接至WL1之第二記憶體單元1006。箭頭1008及1010指示電子1012在行進之方向。當使源極選擇閘極之電壓經由其Vt而上升時,在其源極與汲極之間產生電子之導電通道。因為未選字線保持於傳遞電壓,故被施加至所選位元線之偏壓將電子自選擇閘極源極拉至所選記憶體單元1004之源極中。被施加至單元1004之控制閘極之較大Vpgm導致源極中之電子注入至單元1004之浮動閘極中。

應注意,用於利用SSI來程式化之其他偏壓機制在此項技術中為熟知且亦被容許。舉例而言,存在用於增壓所選記憶體單元中之通道電壓的增壓式機制。在該等機制中,通常將所選字線偏壓至Vdd,而利用高於Vpass之電壓Vboost來偏壓未選字線。該等增壓機制利用未選單元之通道電容。因此,增壓強度隨字線數目之增加而增加,且隨設備幾何形狀之按比例縮減而按比例縮減。或者,更大之BL電容可用於提供增壓。

另外應注意,SSI對在收納電子之所選電晶體之通道中產生熱電子非常有效,且亦對將此等通道熱電子收集至浮動閘極中提供非常高之效率。SSI亦需要顯著比其他程式化模式所需要之電流少的電流、改良可靠性且允許使用晶片上電荷泵之再程式化。

儘管僅詳細地描述本發明之少數實施例,但應瞭解,本發明可在不偏離本發明之精神或範疇的情況下以許多其他形式得以實施。儘管已描述特定特徵及條件,但應瞭解,亦可修改及使用廣泛之實施例,諸如,偏壓條件及方法組合。此外,儘管在實體構造中,本發明在無修改之情況下應用於習知非揮發性記憶體系統,但熟習此項技術者應瞭解,結構可經修改以增強本發明之效應。因此,當前實施例應被視為說明性而非限制性的,且本發明並不限於本文中所給出之細節,而可在隨附申請專利範圍之範疇內進行修改。

102...基板

104...源極

106...汲極

108...控制閘極

110...浮動閘極

112...介電質

202...位元線

204...第一選擇閘極

206...記憶體單元

208...記憶體單元

210...記憶體單元

212...記憶體單元

214...第二選擇閘極

216...源極線

218...控制閘極

220...控制閘極

222...浮動閘極

224...控制閘極

226...浮動閘極

228...控制閘極

230...浮動閘極

232...控制閘極

234...浮動閘極

236...控制閘極

301...NAND串

302...NAND串

303...NAND串

304...選擇閘極

306...記憶體單元

308...記憶體單元

310...記憶體單元

312...記憶體單元

314...選擇閘極

316...選擇閘極

318...記憶體單元

320...記憶體單元

322...記憶體單元

324...記憶體單元

326...選擇閘極

328...選擇閘極

330...記憶體單元

332...記憶體單元

334...記憶體單元

336...記憶體單元

338...選擇閘極

402...下頁狀態/分布

404...下頁狀態/分布

406...中途分布

408...中途分布

410...中途分布

412...中途分布

414...上頁狀態E

416...上頁狀態A

418...上頁狀態B

420...上頁狀態C

802...箭頭

804...箭頭

806...電子

902...選擇閘極源極

904...記憶體單元

906...記憶體單元

908...箭頭

910...箭頭

912...電子

1002...選擇閘極源極

1004...記憶體單元

1006...記憶體單元

1008...箭頭

1010...箭頭

1012...電子

WL0...字線

WL1...字線

WL2...字線

WL3...字線

圖1說明具有浮動閘極之例示性MOSFET。

圖2說明例示性非揮發性記憶體串。

圖3說明例示性非揮發性記憶體陣列。

圖4a說明下頁臨限電壓狀態對比單元之#的曲線。

圖4b說明展示圖4a之下頁狀態之分裂的曲線。

圖4c說明展示藉由分裂圖4a之下頁狀態而產生之上頁狀態的曲線。

圖5展示說明根據本發明之一實施例之程式化非揮發性記憶體單元之混合式演算法的流程圖。

圖6展示說明根據本發明之一實施例之程式化非揮發性記憶體單元之第一方法的流程圖。

圖7展示說明根據本發明之一實施例之程式化非揮發性記憶體單元之第二方法的流程圖。

圖8說明根據本發明之一實施例之圖1之在擦除偏壓條件下的記憶體單元。

圖9說明根據本發明之一實施例之在FN穿隧程式化偏壓條件下的記憶體單元。

圖10說明根據本發明之一實施例之在SSI程式化偏壓條件下的記憶體單元。

在該等圖式中,相同參考數字表示相同結構元件。又,應瞭解,圖中之描繪不按比例。

(無元件符號說明)

Claims (3)

  1. 一種將一非揮發性記憶體之一單元寫入至一最終程式化狀態之方法,其包含:僅使用一第一程式化機制,將該記憶體之一第一單元自一初始狀態寫入至一第一中間程式化狀態;及僅使用一第二程式化機制,隨後將該第一單元自該第一中間狀態寫入至一最終程式化狀態,其中該第一單元具有在形成於一源極區及一汲極區之間的一通道上之一電荷儲存區及一形成於該電荷儲存區上之控制閘極;其中該第一程式化機制係不同於該第二程式化機制,因為在一程式化操作期間,該等程式化機制中之一者偏壓該源極區和該汲極區使其之間沒有電流流通及施加一電壓至該控制閘極以誘發電荷穿隧至該電荷儲存區,及該等程式化機制中之另一者偏壓該源極區及該汲極區使其之間有一電流流通及施加一電壓至該控制閘極以誘發熱電子注入進該電荷儲存區中,及其中該非揮發性記憶體之該等單元係為多級單元,其將資料儲存於一多頁格式中及該第一中間程式化狀態對應來自於一較低的資料頁之資料及該最終程式化狀態包括對應一較高的資料頁之資料。
  2. 如請求項1之方法,其中該將第一單元寫入至一第一中間程式化狀態係對應一粗略程式化模式,且該將該第一單元寫入至該最終程式化狀態係對應一精細程式化模 式。
  3. 一種將一非揮發性記憶體之一單元寫入至一最終程式化狀態之方法,其包含:僅使用一第一程式化機制,將該記憶體之一第一單元自一初始狀態寫入至一第一中間程式化狀態;及僅使用一第二程式化機制,隨後將該第一單元自該第一中間狀態寫入至一最終程式化狀態,其中該第一單元具有在形成於一源極區及一汲極區之間的一通道上之一電荷儲存區及一形成於該電荷儲存區上之控制閘極;其中該第一程式化機制係不同於該第二程式化機制,因為在一程式化操作期間,該等程式化機制中之一者偏壓該源極區和該汲極區使其之間沒有電流流通及施加一電壓至該控制閘極以誘發電荷穿隧至該電荷儲存區,及該等程式化機制中之另一者偏壓該源極區及該汲極區使其之間有一電流流通及施加一電壓至該控制閘極以誘發熱電子注入進該電荷儲存區中,及其中該記憶體具有一由複數個NAND串所形成之NAND架構,每一NAND串包括複數個記憶體單元,該複數個記憶體單元係串聯連接於一源極端選擇閘極和一汲極端選擇閘極之間,及其中該第一單元係鄰接於在一第一NAND串中之該源極端選擇閘極,該方法還包括:使用該第一程式化機制,將該記憶體之該第一NAND串中之一第二單元自一第二初始狀態寫入至一第二最終 程式化狀態,其中使用該第一程式化機制將該第二單元自該第二初始狀態寫入至該第二最終程式化狀態包括:使用該第一程式化機制,將該第二單元自該第二初始狀態寫入至一第二中間程式化狀態;及使用該第一程式化機制,隨後將該第二單元自該第二中間程式化狀態寫入至該第二最終程式化狀態。
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