CN104616692B - 存储器的集成电路及其操作方法 - Google Patents

Abstract

本发明公开了一种存储器的集成电路及其操作方法，该存储器的集成电路包括第一数据驱动电路以及传输晶体管。第一数据驱动电路耦接第一节点。第一节点的电压电平包括第一电平以及第二电平。传输晶体管耦接于第一节点与第二节点之间。第二节点的电压电平为第三电平或第四电平。当传输晶体管接收偏压电平且第一节点的电压电平为第一电平时，传输晶体管使第二节点的电压电平被设定为第三电平，第三电平系接近或实质上等于第一电平。当传输晶体管接收偏压电平且第一节点的电压电平为第二电平时，第二节点的电压电平系独立于第一节点的电压电平。

Description

存储器的集成电路及其操作方法

技术领域

本发明是有关于一种集成电路及其操作方法，且特别是有关于一种存储器的集成电路及其操作方法。

背景技术

随着科技发展，非易失性(Non-volatile)存储器已广泛地应用在各种电子产品中。举例来说，NAND闪存(Flash Memory)为最为广泛使用的非易失性存储器之一。集成电路，例如是页缓冲器(page buffer)，通常被用来对闪存的存储单元(Memory Cell)进行读取、编程(Program)、编程验证(Program Verify)以及擦除(Erase)的操作。然而，传统的集成电路往往需要执行大量的步骤来完成上述的操作，如此将大大地降低存储器的访问速度。

因此，如何提供一种可有效提升存储器访问速度的集成电路，乃目前业界所致力的课题之一。

发明内容

本发明是有关于一种存储器的集成电路，通过结合数据驱动电路与一接收特定偏压电平的晶体管，可大幅简化对存储单元进行编程验证时所需的操作。

根据本发明的一方面，提出一种存储器的集成电路，包括第一数据驱动电路以及传输晶体管。第一数据驱动电路耦接第一节点，用以输出第一数据电压至第一节点，第一节点的电压电平包括第一电平以及第二电平。传输晶体管耦接于第一节点与第二节点之间，第二节点的电压电平为第三电平或第四电平。其中，当传输晶体管接收偏压电平且第一节点的电压电平该第一电平时，传输晶体管使第二节点的电压电平被设定为第三电平，第三电平系接近或实质上等于第一电平，当传输晶体管接收偏压电平且第一节点的电压电平为第二电平时，第二节点的电压电平系独立于第一节点的电压电平。

根据本发明的另一方面，提出一种存储器的集成电路，包括第一数据驱动电路以及传输晶体管。第一数据驱动电路耦接第一节点，用以输出第一数据电压至第一节点，第一节点的逻辑电平包括第一逻辑电平以及第二逻辑电平。传输晶体管耦接于第一节点与第二节点之间，第二节点的逻辑电平为第三逻辑电平或第四逻辑电平。其中，当传输晶体管接收偏压电平且第一节点的逻辑电平为第一逻辑电平时，传输晶体管使第二节点的逻辑电平被设定为第三逻辑电平，第三逻辑电平系接近或实质上等于第一逻辑电平，当传输晶体管接收偏压讯号且第一节点的逻辑电平为第二逻辑电平时，第二节点的逻辑电平系独立于第一节点的逻辑电平。

根据本发明的另一方面，提出一种存储器的操作方法，包括以下步骤。首先，提供一集成电路，此集成电路包括第一数据驱动电路以及传输晶体管，第一数据驱动电路耦接第一节点，用以输出第一数据电压至第一节点，第一节点的电压电平包括第一电平以及第二电平，传输晶体管耦接于第一节点与第二节点之间，第二节点的电压电平为第三电平或第四电平。接着，当传输晶体管接收偏压电平且第一节点的电压电平为第一电平时，传输晶体管使第二节点的电压电平被设定为第三电平，第三电平系接近或实质上等于该第一电平。当传输晶体管接收偏压电平且第一节点的电压电平为第二电平时，第二节点的电压电平系独立于第一节点的电压电平。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依据本发明的一实施例的存储器的集成电路、存储单元阵列以及列译码器的示意图。

图2绘示依据本发明的一实施例的集成电路的电路图。

图3绘示集成电路于读取操作的讯号波形图。

图4绘示绘示集成电路于初始化时间区段的电流示意图。

图5绘示集成电路于预充电时间区段的电流示意图。

图6绘示集成电路于感测时间区段的电流示意图。

图7绘示存储单元阈值电压与对应数据的关系示意图。

图8绘示集成电路于读取时间区段的电流示意图的一例。

图9绘示集成电路于编程及编程验证操作的讯号波形图。

图10绘示集成电路对目标存储单元进行编程操作的示意图的一例。

图11绘示存储单元阈值电压与待验证的数据的关系图。

图12绘示当验证电压为电压PV1，且第一数据电压以及第二数据电压所对应的一组储存数据与验证电压所对应的验证数据不相符的示意图。

图13绘示当验证电压为电压电平PV1，且第一数据电压以及第二数据电压所对应的一组储存数据与验证电压所对应的验证数据相符的示意图。

图14绘示集成电路于读取操作的讯号波形图

图15绘示绘示依据本发明的另一实施例的集成电路的电路图。

【符号说明】

102：存储单元阵列

104：列译码器

100、200、300：集成电路

202：第一数据驱动电路

204：第一闩锁器

206：第二数据驱动电路

208：第二闩锁器

210：感测电路

212：预充设定电路

214：数据控制电路

216：擦除电路

318：编程电路

BLl～BLM：位线

WLl～WLN：字线

MCSl～MCSM：存储单元串

MC：存储单元、目标存储单元

SS：列选择开关

GS：接地选择开关

CSL：共同源极线

MT：传输晶体管

N1～N7：第一节点～第七节点

M1～M8：第一晶体管～第八晶体管

MSC：感测控制晶体管

MSE：感测晶体管

MI：隔离晶体管

CSE：感测电容

GND：接地电压

STBM、MPOS、STBS、SPOS：讯号

PML：第一控制讯号

PMLB：第二控制讯号

PSL：第三控制讯号

PSLB：第四控制讯号

STBN：感测控制讯号

SET：控于初始控制讯号

SEL：数据控制讯号

BLC：隔离控制讯号

FPW：偏压电平

PC：编程控制讯号

VPG：电源

DL、DLB：数据电压

Tini：初始化时间区段

Tpre：预充电时间区段

Tsen：感测时间区段

Tstr：读取时间区段

Tprm：编程时间区段

Tprmv：编程验证时间区段

Tsenv：感测验证时间区段

Tset：设定时间区段

Tstrv：读取验证时间区段

Tche：检查时间区段

Tres：擦除时间阶段

Iini：初始设定电流路径

Ipre：预充电电流路径

Isen：感测电流路径

Istr：读取电流路径

Ipgm：编程电流路径

Iset1～Iset4：设定电流路径

Isprm：同步编程路径

VG1～VG3：读取电压的电压电平

PV1～PV3：验证电压的电压电平

V（N3)：第一数据电压

V(N4)：反相的第一数据电压

V(N5)：第二数据电压

V(N6)：反相的第二数据电压

X：初始电压电平的电压电平

具体实施方式

请参考图1，其绘示依据本发明的一实施例的存储器的集成电路100、存储单元阵列102以及列译码器104的示意图。如图1所示，集成电路100以及列译码器104分别经由位线(Bit Line)BLl～BLM以及字线(World Line)WLl～WLN连接至存储单元阵列102，M及N为正整数。存储单元阵列102包括多个存储单元串MCSl～MCSM，此些存储单元串MCSl～MCSM具有实质上相同的结构。以存储单元串MCSl为例，其包括多个存储单元MC、一列选择开关SS以及一接地选择开关GS。此些存储单元MC系以串联方式与对应的位线(如位线BLl)相接，并经由接地选择开关GS耦接至共同源极线CSL。当欲读取或编程(Program)一存储单元MC(视为目标存储单元)，列译码器104透过选择线SSL控制选择开关SS，以将此目标存储单元MC耦接至对应的位线。接着，集成电路100透过此对应的位线对此目标存储单元MC进行读取或编程操作。上述的存储单元MC例如是一多层式储存存储单元(Multi-level Cell，MLC)，此MLC是以阈值电压可编程的金属氧化物半导体场效晶体管(Oxide-Semiconductor Field-EffectTransistor)来实现，然本发明并不限于此，存储单元MC亦可是单层式储存存储单元(Single Level Cell，SLC)。

请参考图2，其绘示依据本发明的一实施例的集成电路200的电路图。集成电路200包括第一数据驱动电路202以及传输晶体管MT。第一数据驱动电路202耦接第一节点N1，用以输出第一数据电压至第一节点N1，第一节点N1的电压电平包括第一电平以及第二电平。传输晶体管MT耦接于第一节点N1与第二节点N2之间，并受控于传输控制讯号FC。第二节点N2的电压电平为第三电平或第四电平。第一电平及第三电平例如是数字逻辑中以低电平表示的“0”，第二电平及第四电平例如是数字逻辑中以低电平表示的“0”。传输晶体管MT例如为N型金属氧化物半导体场效晶体管，然本发明并不以此为限，传输晶体管MT亦可以P型金属氧化物半导体场效晶体管来实现。

于本实施例中，第一数据驱动电路202包括第一闩锁器204、第一晶体管M1以及第二晶体管M2。第一闩锁器204用以储存该第一数据电压于第三节点N3，并储存反相的第一数据电压于第四节点N4。如图2所示，第一闩锁器204例如由两个互相串接的三态反相器(Tri-State Inverter)来实现，此两个三态反相器分别受控于讯号STBM以及讯号MPOS。

第一晶体管M1具有第一端、第二端以及接收第一控制讯号PML的第三端。第一晶体管M1的第一端以及第二端分别耦接于第三节点N3与第一节点N1。当第一控制讯号PML为致能，储存于第三节点N3的第一数据电压被输出至第一节点N1。举例来说，假设第三节点N3所储存的第一数据电压的电压电平为0伏特(对应于数字值“0”)，当第一控制讯号PML为致能，第一晶体管M1系被开启，此时储存于第三节点N3的第一数据电压被输出至第一节点N1，使得第一节点N1的电压电平被设定为接近或实质上等于0伏特的电压(假设忽略第一晶体管M1在开启状态下，第一端(漏极端)与第二端(源极端)之间的电位差)。

类似地，第二晶体管M2具有第一端、第二端以及接收第二控制讯号PMLB的第三端。第二晶体管M2的第一端以及第二端分别耦接于第四节点N4与第一节点N1。当第二控制讯号PMLB为致能，储存于第四节点N4的反相的第一数据电压被输出至第一节点N1。以第一数据电压对应至数字值“0”为例，反相的第一数据电压系对应至数字值“1”。上述的第一晶体管M1以及第二晶体管M2例如是N型金属氧化物半导体场效晶体管。然本发明并不以此为限，第一晶体管M1以及第二晶体管M2亦可以P型金属氧化物半导体场效晶体管来实现。

集成电路200更可包括第二数据驱动电路206。第二数据驱动电路206耦接于第一节点N1，用以输出第二数据电压至第一节点N1。于本实施例中，第二数据驱动电路206具有实质上类似于第一数据驱动电路202的电路结构，然本发明并不限于此，第二数据驱动电路206亦可以其它形式的闩锁电路来实现。

如图2所示，第二数据驱动电路206包括第二闩锁器208、第三晶体管M3以及第四晶体管M4。第二闩锁器208用以储存第二数据电压于第五节点N5，并储存反相的第二数据电压于第六节点N6。第二闩锁器208例如由两个互相串接的三态反相器来实现，此两个三态反相器分别受控于讯号STBS以及讯号SPOS。

第三晶体管M3具有第一端、第二端以及接收第三控制讯号PSL的第三端。第三晶体管M3的第一端以及该二端分别耦接于第五节点N5与第一节点N1，当第三控制讯号PSL为致能，储存于第五节点N5的第二数据电压被输出至第一节点N1。

类似地，第四晶体管M4具有第一端、第二端以及接收第四控制讯号PSLB的第三端。第四晶体管M4的第一端以及第二端分别耦接于第六节点N6与第一节点N1。当第四控制讯号PSLB为致能，储存于该第六节点N6的反相的该第二数据电压被输出至第一节点N1。上述的第三晶体管M3以及第四晶体管M4例如是N型金属氧化物半导体场效晶体管。然本发明并不以此为限，第三晶体管M3以及第四晶体管M4亦可以P型金属氧化物半导体场效晶体管来实现。

集成电路200更包括一感测电路210，受控于第二节点N2的电压电平，并耦接于第二节点N2。其中，

当第二节点N2的电压电平为第四电平(高电平)，感测电路210产生放电电流路径而使第一节点N1的电压电平被设定为第一电平，当第二节点N2的电压电平为第三电平（低电平)，感测电路210中断此放电电流路径。举例来说，当第二节点N2的电压电平为高电平（如第四电平)，且感测控制讯号STBN为致能而导通感测控制晶体管MSC，此时由于感测晶体管MSE的栅极端耦接至第二节点N2，故感测晶体管MSE为导通并在漏极端与源极端之间产生电流而形成放电电流路径，使得第一节点N1的电压电平被设定为低电平（如第一电平)。反之，当第二节点N2的电压电平为低电平（如第三电平)，此时感测晶体管MSE为不导通，感测电路210中断此放电电流路径。

感测电路210更包括感测电容CSE。此感测电容CSE的一端耦接第二节点N2，另一端接收接地电压GND。由于第二节点N2被耦接于目标存储单元MC所对应的位线，故当感测电容CSE透过此对应的位线进行充电或放电时，第二节点N2的电压电平将产生改变。如此一来，感测电路210可以据第二节点N2的电压电平来感测目标存储单元MC所储存的数据。

于本实施例中，集成电路200更包括预充设定电路212、数据控制电路214以及擦除电路216。预充设定电路212受控于初始控制讯号SET，用以通过电源VPG对第一数据驱动电路202以及二数据驱动电路206所储存的第一数据电压及第二数据电压进行初始化，并用以对第二节点N2进行预充电。数据控制电路214受控于数据控制讯号SEL，用以输出数据电压DL以及DLB至第一数据驱动电路202当中，以分别作为第一数据电压以及反相的第一数据电压。擦除电路216受控于第一节点N1的电压电平，用以对存储单元MC进行擦除(Erase)操作。

另一方面，集成电路200更包括隔离晶体管MI。隔离晶体管MI包括第一端、第二端以及接收隔离控制讯号BLC的第三端。隔离晶体管MI的第一端耦接于与存储单元MC相连的位线，隔离晶体管MI的第二端耦接于第二节点N2。当隔离控制讯号BLC致能以开启隔离晶体管MI，第二节点N2系耦接至与存储单元MC相连的位线。

为方便理解，兹针对集成电路200的不同操作阶段作说明。

读取操作

图3绘示集成电路200于读取操作的讯号波形图。由图3可看出，集成电路200的读取操作包括初始化时间区段Tini、预充电时间区段Tpre、感测时间区段Tsen以及读取时间区段Tstr。

请参考图4，图4绘示集成电路200于初始化时间区段Tini的电流示意图。在此时间区段Tini内，预充设定电路212经由一重置电流路径Iini将储存于第三节点N3的第一数据电压以及储存于第五节点N5的第二数据电压设定为对应于数字值“1”的电压电平。且通过三态反相器的操作，第四节点N4以及第六节点N6分别具有对应于数字值“0”的电压电平。

接着请参考图5，图5绘示集成电路200于预充电时间区段Tpre的电流示意图。在此时间区段Tpre内，预充设定电路212经由一预充电电流路径Ipre对位线进行预充电，使位线的电压电平(或第二节点N2的电压电平)达到适合对存储单元MC进行感测的电压电平，例如是第四电平(高电平)。

接着请参考图6，图6绘示集成电路200于感测时间区段Tsen的电流示意图。在此时间区段Tsen内，感测电路210经由一感测电流路径Isen对目标存储单元MC进行感测。一般来说，目标存储单元MC具有一存储单元阈值电压(Threshold Voltage)，此存储单元阈值电压的大小系对应至目标存储单元MC所储存的数据。

请参考图7，其绘示存储单元阈值电压与对应数据的关系示意图。图7系显示了2位的多层式储存存储单元的存储单元阈值电压的四个电压区间，分别对应至“11”、“10”、“00”以及“01”的2位数据。然本发明并以上述例示为限，存储单元阈值电压所对应的位数据可依照依据不同的应用来定义。

目标存储单元MC的栅极端在感测时间区段Tsen内是接收一读取电压（例如是图7的电压VG1、VG2、或VG3)。当此读取电压大于存储单元阈值电压，一感测电流产生且流过目标存储单元MC并对第二节点N2放电，使第二节点N2的电压电平为低电平(如第三电平)。反之，当读取电压小于存储单元阈值电压，目标存储单元MC不产生感测电流，因此第二节点的电压电平系维持在预充电后的高电平，如第四电平。举例来说，假设读取电压具有电压电平VG2，且存储单元阈值电压对应于位数据“10”，由于读取电压大于存储单元阈值电压，故产生感测电流且流过目标存储单元MC并对第二节点N2放电，使第二节点N2的电压电平为低电平。

接着请参考图8，图8绘示集成电路200于读取时间区段Tstr的电流示意图的一例。于此例子中，假设读取电压具有电压电平VG2（即读取电压系介于位数据“10”以及位数据“00”所对应的存储单元阈值电压之间)，且存储单元阈值电压（例如对应于位数据“00”或“01”，此些位数据的最高有效位(Most Significant Bit，MSB)为“0”)大于读取电压的电压电平VG2而使第二节点N2维持预充电后的高电平（如第四电平，对应至数位值“1”)。此时，感测晶体管MSE被导通，使第三节点N3经由读取电流路径Istr进行放电，使得第一数据电压从对应于数字值“1”变成对应于数位值“0”。储存2位数据中的MSB将可被储存于第一数据驱动电路202中。换言之，由于小于VG2的存储单元阈值电压所对应的位数据的MSB均为“1”，且大于VG2的存储单元阈值电压所对应的位数据的MSB均为“0”，故具有电压电平VG2的读取电压可用以读取目标存储单元MC所储存的2位数据中的MSB。

类似地，通过具有电压电平VG1的读取电压以及具有电压电平VG3的读取电压来对目标存储单元MC进行读取，可得到目标存储单元MC所储存的2位数据中的最低有效位(Least Significant Bit，LSB)。此LSB例如储存于第二数据驱动电路206。

编程与编程验证操作

图9绘示集成电路200于编程及编程验证操作的讯号波形图。在编程时间区段Tprm内，预充设定电路212将第三节点N3的电压电平以及第五节点N5的电压电平设定为对应于数字值“1”的电压电平。接着，数据控制电路214将数据电压DL以及DLB存入第一数据驱动电路202以及第二数据驱动电路206当中，数据电压DL与数据电压DLB所传送的数据(D_DL，D_DLB)例如为(1，1)、(1，0)、(0，0)、或(0，1)。之后，目标存储单元MC5的编程操作系依据第一数据驱动电路202以及第二数据驱动电路206所储存的第一数据电压以及第二数据电压来执行，以将第一数据驱动电路202以及第二数据驱动电路206所储存的数据写入目标存储单元MC当中。

请参考图10，其绘示集成电路200对目标存储单元MC进行编程操作的示意图的一例。一般而言，若数据电压DL或数据电压DLB所储存的数据为“0”时，将会对所对应的目标存储单元MC进行编程。此时，储存有数据“0”的第一数据驱动电路202或第二数据驱动电路206将例如输出对应至数字值“0”的数据电压以编程目标存储单元MC。如图10所示，一编程电流路径Ipgm系自第一数据驱动电路202流出，以使目标存储单元MC被编程。

当执行完编程操作，集成电路200接续着执行编程验证操作。编程验证操作的目的在于确认数据是否被正确地写入目标存储单元MC当中。因此，集成电路200通过读取目标存储单元MC的数据以进行验证。如图9所示，集成电路200的编程验证时间区段Tprmvl包括预充电时间区段Tpre、感测验证时间区段Tsenv、设定时间区段Tset以及读取验证时间区段Tstrv。

在预充电时间区段Tpre内，预充设定电路212经由预充电电流路径Ipre(类似于图5所示的预充电电流路径Ipre)对位线进行预充电，使位线的电压电平(或第二节点N2的电压电平)达到适合对存储单元MC进行感测的电压电平，例如是高电平(第四电平)。

接着，在感测验证时间区段Tsenv内，目标存储单元MC的栅极端接收一验证电压（例如为图11所示的电压PV1、PV2、或PV3)，此验证电压用以验证目标存储单元MC是否已经正确地被编程至具有所要储存的数据的阈值电压。

请参考图11，其绘示其绘示存储单元阈值电压与待验证的数据的关系图。图11绘示了存储单元阈值电压的四个电压区间，分别对应至2位数据“11”、“10”、“00”以及“01”。于此实施例中，电压PV1系对应至数据“10”的存储单元阈值电压区间中的最小电压，电压PV2为对应至数据“00”的存储单元阈值电压区间中的最小电压，而电压PV3为对应至数据“01”的存储单元阈值电压区间中的最小电压。换言之，当验证电压为电压PV1时，此验证电压(PV1)系用以验证目标存储单元MC是否已经正确地被编程成储存数据“10”；当验证电压为电压PV2时，此验证电压(PV2)系用以验证目标存储单元MC是否已经正确地被编程成储存数据“00”；当验证电压为电压PV3，此验证电压(PV3)系用以验证目标存储单元MC是否已经正确地被编程成储存数据“01”。

简言之，验证电压系对应于一验证数据，此验证数据系已经欲编程于存储单元MC的数据，而且需被验证是否编程成功，例如，如图11所示，如果于编程操作中，二位数据“10”系于编程操作中被编程于目标存储单元MC，则需施加于目标存储单元MC的栅极端对应至电压PV1的验证电压，以确认目标存储单元MC是否已经正确地被编程至对应于二位数据“10”的存储单元阈值电压。

于本实施例中，如果此验证电压大于被编程后的目标存储单元MC的存储单元阈值电压，一电流产生并流经目标存储单元MC以对第二节点N2放电，使第二节点N2的电压电平为低电平(如第三电平，对应至数位值“0”)。这代表先前的编程操作系不完全或不成功，需要继续进行编程操作。反之，如果验证电压小于被编程后的目标存储单元MC的存储单元阈值电压，目标存储单元MC不产生此电流，因此第二节点N2的电压电平系维持在预充电后的高电平(如第四电平，对应至数位值“1”)。这代表先前的编程操作已经完全或编程成功，不需要继续进行编程操作。

请再参考图9，在设定时间区段Tset内，传输控制讯号FC具有特定的偏压电平FPW，也就是说，传输晶体管MT在设定时间区段Tset内系接收一偏压电平FPW。以传输晶体管MT为N型晶体管为例，此偏压电平FPW的大小例如系介于传输晶体管MT的一个阈值电压至两个阈值电压之间，例如1伏特。如此一来，当传输晶体管MT接收偏压电平FPW且第一节点N1的电压电平为第一电平（低电平，对应至数位值“0”)时，不论第二节点N2的电压电平（例如感测验证时间区段Tsenv的终点时第二节点N2的电压电平)为第三电平（低电平，对应至数位值“0”)或第四电平(高电平，对应至数字值“1”)，传输晶体管MT使第二节点N2的电压电平被设定为第三电平，此第三电平系接近或实质上等于第一电平。反之，当传输晶体管MT接收该偏压电平FPW且第一节点N1的电压电平为第二电平(高电平，对应至数位值“1”)时，第二节点N2的电压电平系独立于第一节点N1的电压电平。

举例来说，当传输晶体管MT的控制端接收1伏特的偏压电平FPW且第一节点N1的电压电平为第一电平(0伏特)，由于传输晶体管MT的控制端与第一节点N1间的电压差大于传输晶体管MT的阈值电压，传输晶体管MT为导通，此时不论第二节点N2的电压电平为何，第二节点N2的电压电平会因为传输晶体管MT的被导通而设定为实质上等于或接近第一节点N1的电压电平，亦即0伏特或接近0伏特(若传输晶体管MT的漏极端与源极端在导通时具有小伏特数的电压差)。

又，当传输晶体管MT的控制端接收1伏特的偏压电平FPW且第一节点N1的电压电平为第二电平(例如5伏特)，此时假使第二节点N2的电压电平为第三电平(例如0伏特)，由于传输晶体管MT的控制端与第二节点N2间的电压差大于传输晶体管MT的阈值电压而使得传输晶体管MT导通，第二节点N2将被传输晶体管MT的导通电流充电而使得电压电平上升至约0.3伏特(亦即等于1伏特减去一阈值电压0.7伏特)。此时，第二节点N2的电压电平(0.3伏特)系接近约为0伏特的第三电平，仍无法使感测晶体管MSE导通。

又，当传输晶体管MT的控制端接收1伏特的偏压电平FPW且第一节点N1的电压电平为第二电平(例如5伏特)，此时假使第二节点N2的电压电平为第四电平(例如5伏特)，由于传输晶体管MT的漏极端与源极端的电压电平皆大于控制端的电压电平，故传输晶体管MT不导通，使第二节点N2的电压电平仍维持第四电平（例如5伏特)。

简言之，当传输晶体管MT接收偏压电平FPW，传输晶体管MT只会将第一节点N1的第一电平传输(对应于低电平或数字值“0”)至第二节点N2，而不会将第一节点N1的第二电平传输(对应于高电平或数字值“1”)至第二节点N2(使得第二节点N2的电压电平独立于第一节点N1的电压电平)。

于另一例子中，假使传输晶体管MT为P型晶体管的话，则偏压电平FPW的大小介于传输晶体管MT的高电压源电压减去一个阈值电压至高电压源电压减去两个阈值电压之间。

于本实施例中，在设定时间区段Tset内，当第一数据驱动电路202与第二数据驱动电路206所储存的第一数据电压以及第二数据电压所对应的一组储存数据（例如为“11”、“10”、“00”、或“01”)与验证电压所对应的验证数据（例如为“11”、“10”、“00”、或“01”)相符，第一节点N1的电压电平系被设定为第二电平(高电平，对应至数字值“1”)，使得第二节点N2独立于第一节点N1的电压电平而维持在一个接近或实质上等于原本电压电平的电压电平(可能为第三电平或第四电平)。反之，当第一数据电压以及第二数据电压所对应的一组储存数据与验证电压所对应的验证数据不相符，第一节点N1的电压电平被设定为第一电平（低电平，对应至数字值“0”)，使得第二节点N2的电压电平被设定为第三电平（低电平，对应至数位值“0”)。

请参考图12，其绘示当验证电压为电压PV1，且第一数据电压以及第二数据电压所对应的一组储存数据与验证电压所对应的验证数据不相符的情况的示意图。

如图12所示，假设第一数据电压(第三节点N3的电压)以及第二数据电压(第五节点N5的电压)分别对应于数字值“0”以及“1”，也就是说，第一数据电压以及第二数据电压所对应的一组数据为2位数据“01”。假设目前所使用的验证电压为电压PV1。由于为验证电压(PV1)所对应的所需对储存于目标存储单元MC的内容值进行验证的验证数据为数字值“10”，故知，此种情况之下，第一数据电压以及第二数据电压所对应的一组储存数据（“01”)与验证数据“10”并不相符。此时，第一数据驱动电路202以及第二数据驱动电路206分别经由设定电流路径Iset1以及设定电流路径Iset2输出第一数据电压(对应数字值“0”)以及反相的第二数据电压(对应数字值“0”)至第一节点N1，使得第一节点N1的电压电平为第一电平（低电平，对应数字值“0”)，进而使得第二节点N2的电压电平被设定至接近或实质上等于第一电平的第三电平（低电平，对应数位值“0”)。

请参考图13，其绘示当验证电压为电压PV1，且第一数据电压以及第二数据电压所对应的一组储存数据与验证电压所对应的验证数据相符的情况的示意图。如图13所示，假设第一数据电压(节点N3的电压)以及第二数据电压(第五节点N5的电压)分别对应于数字值“1”以及“0”，也就是说，第一数据电压以及第二数据电压所对应的一组储存数据为2位数据“10”。假设目前所使用的验证电压为电压PV1。此情况下，第一数据电压以及第二数据电压所对应的一组储存数据“10”与为验证电压(PV1)所对应的验证数据“10”相符。此时，第一数据驱动电路202以及第二数据驱动电路206分别经由设定电流路径Iset3以及设定电流路径Iset4输出第一数据电压(对应数字值“1”)以及反相的第二数据电压(对应数字值“1”)至第一节点N1，使得第二节点N2的为接近或实质上等于原本的电压电平(可能为第三电平或第四电平，图13中以X代表)。

本实施例中，当存储单元阈值电压大于验证电压，于验证时将不会有电流流过目标存储单元MC，使第二节点N2的电压电平系对应至数字值“1”，这表示对目标存储单元MC编程成功且不需再次编程。反之，当存储单元阈值电压小于验证电压，于验证时将会产生电流并流过目标存储单元MC，使第二节点N2的电压电平系对应至数字值“0”，这表示对目标存储单元MC编程失败且需要再次编程。然而，当第二节点N2的电压电平对应至数字值“1”时，并不一定代表数据已正确地写入目标存储单元MC。举例来说，请参照图11，假使目标存储单元MC原本欲编程至对应数据“10”，但却被编程至对应资料“00”(编程过度而失败)，此时，当以具有电压电平PV1的验证电压对此目标存储单元MC进行验证时，由于不会产生电流对第二节点N2进行放电(目标存储单元MC的栅极端电压电平小于存储单元阈值电压)，使第二节点N2的电压电平仍维持于预充电时的高电平(对应至数位值“1”)，进而误判为编程成功。因此，本实施例的集成电路200通过接收具有特定电压电平的偏压电平的传输晶体管MT，可在第一数据电压以及第二数据电压所对应的一组储存数据与验证电压所对应的验证数据不相符时，依据第一节点N1的第一电平(对应至数字值“0”)设定第二节点N2的电压电平，使第二节点N2的电压电平为接近或实质上等于第一电平(对应至数字值“0”，表示需要再次编程)，以简单的电路控制程序即可有效地避免类似上述情况的误判的发生。

虽然本实施例是以验证电压为电压PV1为例做说明，本实施例亦适用于验证电压为电压PV2或PV3的情况下。同样地，虽然本实施例是以第一数据电压以及第二数据电压对应至2位数据“10”为例做说明，本实施例亦可适用于第一数据电压以及第二数据电压对应至2位数据“11”、“00”、及“01”的情况下。

接着，在读取验证时间区段Tstrv，集成电路200依据第二节点N2的电压电平选择性地改变第一数据电压或第二数据电压，以决定是否继续对目标存储单元MC进行编程。

擦除操作

图14绘示集成电路200于擦除操作的讯号波形图。由图14可看出，集成电路200先对目标存储单元MC执行读取操作(包括初始化时间区段Tini、预充电时间区段Tpre、感测时间区段Tsen以及读取时间区段Tstr)，并将目标存储单元MC所储存的数据储存至第三节点N3以作为第一数据电压。接着，在检查时间区段Tche，第一晶体管M1被致能，第一数据驱动电路202将第三节点N3的第一数据电压输出至第一节点N1。之后，在擦除时间阶段Tres，擦除电路216依据第一节点N1的电压电平，决定是否对目标存储单元MC进行擦除操作。举例来说，擦除电路216包括一P型晶体管，此P型晶体管的栅极端耦接至第一节点N1。当第一节点N1的电压电平为低电平(如第一电平，对应至数位值“0”)，P型晶体管为导通，此时擦除电路216使存储单元阈值电压被设定至对应于数据“11”，以擦除储存于目标存储单元MC中的内容值。也就是说，针对存储单元阈值电压已被编程至对应于数据“10”、“00”或“01”的电压区间的目标存储单元MC，集成电路200可透过擦除操作将目标存储单元MC的存储单元阈值电压还原至未编程时所对应的数据“11”的电压区间。然上述的例示并不用以限定本发明，擦除电路216亦可以其它形式的存储器擦除电路来实现。

请参考图15，其绘示依据本发明的另一实施例的集成电路300的电路图。此实施例与前一实施例的主要不同在于，集成电路300更包括编程电路318。编程电路318包括第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。第五晶体管M5具有第一端、第二端以及第三端。第五晶体管M5的第一端接收第一数据电压(图15中以V(N3)表示)，第五晶体管M5的第二端耦接于第七节点N7，第五晶体管M5的第三端接收反相的第一数据电压(图15中以V(N4)表示)。第六晶体管M6具有第一端、第二端以及第三端。第六晶体管M6的第一端接收第二数据电压(图15中以V(N5)表示)，第六晶体管M6的第二端耦接于第七节点N7，第六晶体管M6的第三端接收反相的第二数据电压(图15中以V(N6)表示)。第七晶体管M7具有第一端、第二端以及第三端。第七晶体管M7的第一端接收第一数据电压(图15中以V(N3)表示)，第七晶体管M7的第二端耦接于第七节点N7，第七晶体管M7的第三端接收反相的第二数据电压(图15中以V(N6)表示)。第八晶体管M8具有第一端、第二端以及接收编程控制讯号PC的第三端，第八晶体管M8的第一端以及第二端分别耦接于第七节点N7以及第二节点N2。

本发明实施例更提出一种存储器的操作方法。此操作方法包括以下步骤。首先，提供一集成电路，此集成电路包括第一数据驱动电路以及传输晶体管，第一数据驱动电路耦接第一节点，用以输出第一数据电压至第一节点，第一节点的电压电平包括第一电平以及第二电平，传输晶体管耦接于第一节点与第二节点之间，第二节点的电压电平为第三电平或第四电平。接着，当传输晶体管接收偏压电平且第一节点的电压电平为第一电平时，传输晶体管使第二节点的电压电平被设定为第三电平，第三电平系接近或实质上等于第一电平。当传输晶体管接收偏压电平且第一节点的电压电平为第二电平时，第二节点的电压电平系独立于第一节点N1的电压电平。

综上所述，本发明实施例的集成电路的传输晶体管于接收一偏压电平时，相当于只能将特定的数字值传输至另一节点。将此特性应用于集成电路的编程验证操作，可简单且有效地避免验证误判的发生。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器的集成电路，包括：

一第一数据驱动电路，耦接一第一节点，用以输出一第一数据电压至该第一节点，该第一节点的电压电平包括一第一电平以及一第二电平；以及

一传输晶体管，耦接于该第一节点与一第二节点之间，该第二节点的电压电平为一第三电平或一第四电平；

其中，该集成电路采用数据驱动电路与接收特定偏压电平的传输晶体管，该传输晶体管于接收一偏压电平时，相当于仅将特定的数字值传输至另一节点，即当该传输晶体管接收一偏压电平且该第一节点的电压电平为该第一电平时，该传输晶体管使该第二节点的电压电平被设定为该第三电平，该第三电平系接近或等于该第一电平，当该传输晶体管接收该偏压电平且该第一节点的电压电平为该第二电平时，该第二节点的电压电平系独立于该第一节点的电压电平。

2.根据权利要求1所述的集成电路，其中该第一数据驱动电路包括：

一第一闩锁器，用以储存该第一数据电压于一第三节点，并储存反相的该第一数据电压于一第四节点；

一第一晶体管，具有一第一端、一第二端以及接收一第一控制讯号的一第三端，该第一晶体管的该第一端以及该第二端分别耦接于该第三节点与该第一节点，当该第一控制讯号为致能，储存于该第三节点的该第一数据电压被输出至该第一节点；以及

一第二晶体管，具有一第一端、一第二端以及接收一第二控制讯号的一第三端，该第二晶体管的该第一端以及该第二端分别耦接于该第四节点与该第一节点，当该第二控制讯号为致能，储存于该第四节点的反相的该第一数据电压被输出至该第一节点。

3.根据权利要求1所述的集成电路，更包括一感测电路，受控于该第二节点的电压电平，并耦接于该第二节点；

其中，当该第二节点的电压电平为该第四电平，该感测电路产生一电流路径而使该第一节点的电压电平被设定为该第一电平，当该第二节点的电压电平为该第三电平，该感测电路中断该电流路径。

4.根据权利要求3所述的集成电路，更包括一第二数据驱动电路，耦接于该第一节点，用以输出一第二数据电压至该第一节点。

5.根据权利要求1所述的集成电路，其中该偏压电平的大小介于该传输晶体管的一个阈值电压至两个阈值电压之间。

6.一种存储器的集成电路，包括：

一第一数据驱动电路，耦接一第一节点，用以输出一第一数据电压至该第一节点，该第一节点的逻辑电平包括一第一逻辑电平以及一第二逻辑电平；以及

一传输晶体管，耦接于该第一节点与一第二节点之间，该第二节点的逻辑电平为一第三逻辑电平或一第四逻辑电平；

其中，该集成电路采用数据驱动电路与接收特定偏压电平的传输晶体管，该传输晶体管于接收一偏压电平时，相当于仅将特定的数字值传输至另一节点，即当该传输晶体管接收一偏压电平且该第一节点的逻辑电平为该第一逻辑电平时，该传输晶体管使该第二节点的逻辑电平被设定为该第三逻辑电平，该第三逻辑电平系接近或等于该第一逻辑电平，当该传输晶体管接收该偏压电平且该第一节点的逻辑电平为该第二逻辑电平时，该第二节点的逻辑电平系独立于该第一节点的逻辑电平。

7.一种集成电路的操作方法，包括：

提供一集成电路，该集成电路包括一第一数据驱动电路以及一传输晶体管，其中该第一数据驱动电路耦接一第一节点，用以输出一第一数据电压至该第一节点，该第一节点的电压电平包括一第一电平以及一第二电平，该传输晶体管耦接于该第一节点与一第二节点之间，该第二节点的电压电平为一第三电平或一第四电平；

该集成电路采用数据驱动电路与接收特定偏压电平的传输晶体管，该传输晶体管于接收一偏压电平时，相当于仅将特定的数字值传输至另一节点；

当该传输晶体管接收一偏压电平且该第一节点的电压电平为该第一电平时，该传输晶体管使该第二节点的电压电平被设定为该第三电平，该第三电平系接近或等于该第一电平；以及

当该传输晶体管接收该偏压电平且该第一节点的电压电平为该第二电平时，该第二节点系独立于该第一节点的电压电平。

8.根据权利要求7所述的操作方法，其中该集成电路更包括一第二数据驱动电路，该第二数据驱动电路耦接于该第一节点，该操作方法更包括：

通过该第二数据驱动电路输出一第二数据电压至该第一节点。

9.根据权利要求8所述的操作方法，其中该第二节点通过一位线耦接至一目标存储单元，该操作方法更包括：

在一编程验证操作的一设定时间区段内，提供该偏压电平至该传输晶体管，并提供一验证电压至该目标存储单元，以选择性地对该第二节点放电；

其中，该验证电压对应于一验证数据，当该第一数据驱动电路与该第二数据驱动电路所储存的该第一数据电压以及该第二数据电压所对应的一组储存数据与该验证电压所对应的该验证数据相符，设定该第一节点的电压电平为该第二电平；

其中，当该第一数据电压以及该第二数据电压所对应的该组储存数据与该验证电压所对应的该验证数据不相符，设定该第一节点的电压电平为该第一电平。

10.根据权利要求7所述的操作方法，其中该偏压电平的大小介于该传输晶体管的一个阈值电压至两个阈值电压之间。