CN108877854A - 存储装置及其操作方法 - Google Patents

Abstract

存储装置及其操作方法。一种存储装置包括：多个存储单元；多条位线，多条位线连接到所述多个存储单元；以及多个页缓冲器，多个页缓冲器通过所述多条位线联接到所述多个存储单元，并且对所述多个存储单元执行读取操作，其中，所述多个页缓冲器中的每一个包括：第一锁存器，该第一锁存器在所述读取操作期间控制位线预充电操作；以及第二锁存器，该第二锁存器存储第一感测操作的结果和在所述第一感测操作之后执行的第二感测操作的结果，其中，当所述第一感测操作的结果和所述第二感测操作的结果在所述第二感测操作期间彼此不同时，存储在所述第二锁存器中的值被反转。

Description

存储装置及其操作方法

技术领域

本发明的各种实施方式总体涉及存储装置及其操作方法，更具体地，涉及一种用于存储装置的读取操作中的电源噪声减小的装置及其读取方法。

背景技术

存储装置可包括联接到单个字线的多个存储单元，并且存储单元中的每一个可通过位线联接到页缓冲器。通过使用页缓冲器，可暂时存储从存储单元感测到的数据，并且可输出所存储的数据。以这种方式，可执行读取操作。

读取操作可包括一个或更多个感测操作。可在读取操作期间对联接到单个字线的多个存储单元同时执行感测操作。然而，在多个存储单元的感测操作期间可消耗大量的电流。消耗的大量电流可产生存储装置的内部电源电压或内部接地电压上的噪声。然而，内部电源电压或内部接地电压上的这种噪声可导致感测操作中的错误，这会劣化存储装置的可靠性。

发明内容

各种实施方式针对一种具有提高的可靠性的存储装置以及一种用于操作该存储装置的方法。

根据一个实施方式，一种存储装置可包括：多个存储单元；多条位线，所述多条位线连接到所述多个存储单元；以及多个页缓冲器，所述多个页缓冲器通过所述多条位线联接到所述多个存储单元，并且对所述多个存储单元执行读取操作，其中，所述多个页缓冲器中的每一个包括：第一锁存器，该第一锁存器在所述读取操作期间控制位线预充电操作；以及第二锁存器，该第二锁存器存储第一感测操作的结果和在所述第一感测操作之后执行的第二感测操作的结果，其中，当所述第一感测操作的结果和所述第二感测操作的结果在所述第二感测操作期间彼此不同时，存储在所述第二锁存器中的值被反转。

根据另一实施方式，一种存储装置可包括：多个存储单元；以及多个页缓冲器，所述多个页缓冲器对所述多个存储单元执行读取操作，其中，所述多个页缓冲器中的每一个包括锁存器，该锁存器在所述读取操作期间存储第一感测操作的结果和在所述第一感测操作之后的第二感测操作的结果，并且其中，所述第一感测操作的目标阈值电压大于所述第二感测操作的目标阈值电压。

根据另一实施方式，一种用于操作存储装置的方法可包括以下步骤：对联接至存储单元的位线进行预充电；对所述存储单元执行第一感测操作，并且将通过所述第一感测操作的感测值作为第一值存储在锁存器中；以及对所述存储单元执行第二感测操作，并且将通过所述第二感测操作的感测值作为第二值存储在所述锁存器中，其中，当所述第一值和所述第二值在所述第二感测操作期间彼此不同时，存储在所述锁存器中的值被反转。

附图说明

图1是例示根据实施方式的存储系统的图。

图2是例示图1所示的存储装置的图。

图3是例示图2所示的存储块的图。

图4是例示三维结构的存储块的实施方式的图。

图5是例示三维结构的存储块的另一实施方式的图。

图6是例示联接到页缓冲器的内部电源电压和内部接地电压的寄生电阻的图。

图7是例示常规读取操作方法的图。

图8是例示常规页缓冲器的图。

图9是例示图8所示的页缓冲器执行图7所示的读取操作的操作的定时图。

图10是例示常规页缓冲器的图。

图11是例示图10所示的页缓冲器执行图7所示的读取操作的定时图。

图12是例示根据实施方式的读取操作方法的图。

图13是例示根据实施方式的页缓冲器的图。

图14是例示图13所示的页缓冲器执行图12所示的读取操作的操作的定时图。

图15是例示根据另一实施方式的读取操作方法的图。

图16是例示根据另一实施方式的页缓冲器的图。

图17是例示图16所示的页缓冲器执行图15所示的读取操作的操作的定时图。

图18是例示包括图2所示的存储装置的存储系统的另一实施方式的图。

图19是例示包括图2所示的存储装置的存储系统的另一实施方式的图。

图20是例示包括图2所示的存储装置的存储系统的另一实施方式的图。

图21是例示包括具有图2所示的存储装置的存储系统的另一实施方式的图。

具体实施方式

在下文中，将参照附图详细描述各种示例性实施方式。在附图中，为了便于说明，可夸大组件的厚度和长度。在下面的描述中，为了简洁清晰，可省略对相关功能和构造的详细说明。在整个说明书和附图中，相同的附图标记指代相同的元件。

还要注意的是，在本说明书中，“连接/联接”不仅指代一个组件直接联接另一组件，而且指代一个组件通过中间组件间接联接另一组件。

图1是例示根据实施方式的存储系统1000的图。

参照图1，存储系统1000可包括用于存储数据的存储装置1100和响应于主机2000的控制而控制存储装置1100的存储控制器1200。

主机2000可使用诸如外围组件快速互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)这样的接口协议与存储系统1000通信。然而，主机2000与存储系统1000之间的接口协议不限于此。例如，也可使用诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)或集成驱动电子设备(IDE)这样的其它接口协议。

存储控制器1200可控制存储系统1000的一般操作，并控制主机2000与存储装置1100之间的数据交换。例如，存储控制器1200可在主机2000的请求下通过控制存储装置1100来编程或读取数据。此外，存储控制器1200可存储与存储装置1100中包括的主存储块和子存储块有关的信息，并且选择存储装置1100以根据针对编程操作加载的数据量来对主存储块或子存储块执行编程操作。根据一个实施方式，存储装置1100可包括双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或FLASH存储器。

存储控制器1200可控制存储装置1100执行编程操作、读取操作或擦除操作。

图2是例示图1中所示的存储装置1100的图。

参照图2，存储装置1100可包括用于存储数据的存储单元阵列100。存储装置1100可包括被配置为执行将数据存储在存储单元阵列100中的编程操作、输出所存储的数据的读取操作以及擦除所存储的数据的擦除操作的外围电路200。存储装置1100可包括被配置为响应于图1所示的存储控制器1200的控制而控制外围电路200的控制逻辑300。

存储单元阵列100可包括多个存储块MB1至MBk 110，其中k是正整数。本地线LL和位线BL1至BLn可联接到存储块MB1至MBk 110，其中n是正整数。例如，本地线LL可包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多条字线。此外，本地线LL可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，本地线LL可包括字线、漏极选择线和源极选择线以及源线。例如，本地线LL还可包括虚拟线。例如，本地线LL还可包括管线。本地线LL可分别联接到存储块MB1至MBk 110，而位线BL1至BLn可共同联接到存储块MB1至MBk 110。存储块MB1至MBk 110中的每一个可具有二维结构或三维结构。例如，在二维存储块110中，存储单元可与基板平行布置。例如，在三维存储块110中，存储单元可在垂直于基板的方向上堆叠。

外围电路200可被配置为响应于控制逻辑300的控制而对被选存储块110执行编程操作、读取操作和擦除操作。例如，控制逻辑300可控制外围电路200向第一选择线、第二选择线和字线提供验证电压和通过电压，选择性地对第一选择线、第二选择线和字线进行放电，并验证与被选字线联接的存储单元。例如，外围电路200可包括电压产生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和感测电路260。

电压产生电路210可响应于操作信号OP_CMD而产生被施加以执行编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压产生电路210可响应于操作信号OP_CMD选择性地对本地线LL进行放电。例如，控制逻辑300可控制电压产生电路210产生编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压和源线电压。

行解码器220可响应于行地址RADD而将操作电压Vop传送到与被选存储块110联接的本地线LL。

页缓冲器组230可包括联接到位线BL1至BLn的多个页缓冲器PB1至PBn 231。页缓冲器PB1至PBn 231可响应于页缓冲器控制信号PBSIGNALS而进行操作。例如，页缓冲器PB1至PBn 231可暂时存储通过位线BL1至BLn接收到的数据，或者在读取操作或验证操作期间感测位线BL1至BLn中的电压或电流。

列解码器240可响应于列地址CADD在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。

输入/输出电路250可将从图1所示的存储控制器1200接收到的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。

感测电路260可响应于允许位VRY_BIT<#>而产生参考电流，并通过在读取操作或验证操作期间将从页缓冲器组230接收到的感测电压VPB与由参考电流产生的参考电压进行比较，来输出通过信号PASS或失败信号FAIL。

控制逻辑300可通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。此外，控制逻辑300可响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。

图3是示出图2所示的存储块110的图。

参照图3，在存储块110中，多条字线可彼此平行地布置在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块110可包括联接在位线BL1至BLn与源线SL之间的多个串ST。位线BL1至BLn可分别联接至串ST。源线SL可共同联接至串ST。由于多个串ST可具有相同的配置，因此作为示例可更详细地描述联接至第一位线BL1的串ST。

串ST可包括串联连接在源线SL与第一位线BL1之间的源极选择晶体管SST、多个存储单元F1至F16和漏极选择晶体管DST。每个串ST可包括至少一对源极选择晶体管SST和漏极选择晶体管DST。此外，可包括比图3所示的存储单元F1至F16更多的存储单元。

源极选择晶体管SST的源极可联接至源线SL，而漏极选择晶体管DST的漏极可联接至第一位线BL1。存储单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接至源极选择线SSL，而漏极选择晶体管DST的栅极可联接至漏极选择线DSL。存储单元F1至F16的栅极可联接至多条字线WL1至WL16。在不同串ST所包括的存储单元当中，与相同字线联接的一组存储单元可被称为物理页PPG。因此，存储块110可包括与字线WL1至WL16的数目一样多的物理页PPG。

一个存储单元MC可存储1位数据。这种存储单元通常被称为单层单元(SLC)，一个物理页PPG可存储一个逻辑页(LPG)的数据。逻辑页LPG的数据可包括与一个物理页PPG中包括的存储单元的数目一样多的数据位。此外，一个存储单元MC可存储两位或更多位的数据。这种存储单元被称为多层单元(MLC)，并且一个物理页PPG可存储两个或更多个逻辑页LPG的数据。

图4是例示三维结构的存储块的实施方式的图。

参照图4，存储单元阵列100可包括多个存储块MB1至MBk 110。存储块110可包括多个串ST11至ST1m和ST21至ST2m。根据一个实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可具有“U”形。在第一存储块MB1中，可在行方向(X方向)上布置“m”个串。如图4所示，为了便于描述，可在列方向(Y方向)上布置两个串。然而，可在列方向(Y方向)上布置三个或更多个串。

多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管晶体管PT以及至少一个漏极选择晶体管DST。

源极选择晶体管SST和漏极选择晶体管DST以及存储单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层。例如，可在每个串中形成用于提供沟道层的柱。例如，可在每个串中形成用于提供沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层中的至少一个的柱。

每个串ST的源极选择晶体管SST可联接在源线SL与存储单元MC1至MCp之间。

根据一个实施方式，布置在同一行的串的源极选择晶体管可联接至沿行方向延伸的源极选择线，并且布置在不同行的串的源极选择晶体管可联接至不同的源极选择线。如图4所示，第一行的串ST11至ST1m的源极选择晶体管可联接至第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可联接至第二源极选择线SSL2。

根据另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接至一个源极选择线。

每个串的第一存储单元MC1至第n存储单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储单元MC1至第n存储单元MCn可被划分为第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp可沿垂直方向(Z方向)依次布置并且串联联接在源极选择晶体管SST与管晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MCn可沿垂直方向(Z方向)依次布置并且串联联接在管晶体管PT与漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn可通过管晶体管PT彼此联接。每个串的第一存储单元MC1至第n存储单元MCn的栅极可分别联接至第一字线WL1至第n字线WLn。

根据一个实施方式，第一存储单元MC1至第n存储单元MCn中的至少一个可用作虚拟存储单元。当设置虚拟存储单元时，可稳定地控制对应串中的电压或电流。每个串的管晶体管PT的栅极可联接至管线PL。

每个串的漏极选择晶体管DST可联接在位线与存储单元MCp+1至MCn之间。沿行方向布置的串可联接至沿行方向延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接至第二漏极选择线DSL2。

沿列方向布置的串可联接至沿列方向延伸的位线。如图4所示，第一列中的串ST11和ST21可联接至第一位线BL1。第m列中的串ST1m和ST2m可联接至第m位线BLm。

沿行方向布置的串当中的联接至相同字线的存储单元可形成单个页。例如，第一行中的串ST11至ST1m当中的联接至第一字线WL1的存储单元可形成单个页。第二行中的串ST21至ST2m当中的联接至第一字线WL1的存储单元可形成单个页。当选择漏极选择线DSL1和DSL2之间的一个时，沿一个行方向布置的串可被选择。当选择字线WL1至WLn中的一个时，可从被选串中选中一个页。

图5是例示三维结构的存储块的实施方式的图。

参照图5，存储单元阵列100可包括多个存储块MB1至MBk 110。存储块110可包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可沿垂直方向(Z方向)延伸。在存储块110中，可沿行方向(X方向)布置“m”个串。如图4所示，为了便于描述，可沿列方向(Y方向)布置两个串。然而，可沿列方向(Y方向)布置三个或更多个串。

多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。

每个串的源极选择晶体管SST可联接在源线SL与存储单元MC1至MCn之间。沿同一行布置的串的源极选择晶体管可联接至相同的源极选择线。第一行中的串ST11'至ST1m'的源极选择晶体管可联接至第一源极选择线SSL1。第二行中的串ST21'至ST2m'的源极选择晶体管可联接至第二源极选择线SSL2。根据另一实施方式，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同联接至单个源极选择线。

每个串的第一存储单元MC1至第n存储单元MCn可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极可分别联接至第一字线WL1至第n字线WLn。

根据一个实施方式，第一存储单元MC1至第n存储单元MCn中的至少一个可用作虚拟存储单元。当设置虚拟存储单元时，可稳定地控制对应串中的电压或电流。结果，可提高存储在存储块110中的数据的可靠性。

每个串的漏极选择晶体管DST可联接在位线与存储单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可联接至沿行方向延伸的漏极选择线。第一行中的串CS11'至CS1m'的漏极选择晶体管DST可联接至第一漏极选择线DSL1。第二行中的串CS21'至CS2m'的漏极选择晶体管DST可联接至第二漏极选择线DSL2。

也就是说，除了管晶体管PT被从每个串去除之外，图5所示的存储块110可具有与图4所示的存储块110类似的等效电路。

图6是例示联接至页缓冲器的内部电源电压和内部接地电压的寄生电阻的图。

存储装置1100可从外部装置接收外部电源电压VCCE。外部电源电压VCCE可分别联接至页缓冲器PB1至PBn 231的内部电源电压VCCI_PB1至VCCI_PBn。在页缓冲器PB1至PBn231的外部电源电压VCCE与内部电源电压VCCI_PB1至VCCI_PBn之间可分别存在多个电源电压寄生电阻Rp1_VCC至Rpn_VCC。页缓冲器PB1至PBn 231可在读取操作期间消耗电流。然而，当从外部电源电压VCCE向内部电源电压VCCI_PB1至VCCI_PBn提供正在消耗的电流时，由于电源电压寄生电阻Rp1_VCC至Rpn_VCC，导致在内部电源电压VCCI_PB1至VCCI_PBn中可发生噪声。结果，内部电源电压VCCI_PB1至VCCI_PBn可变得不稳定。不稳定的内部电源电压VCCI_PB1至VCCI_PBn可导致由页缓冲器PB1至PBn 231执行的操作中的错误。结果，可劣化存储装置1100的可靠性。

存储装置1100可从外部装置接收外部接地电压VSSE。外部接地电压VSSE可联接至页缓冲器PB1至PBn 231的内部接地电压VSSI_PB1至VSSI_PBn。在外部接地电压VSSE与页缓冲器PB1至PBn 231的内部接地电压VSSI_PB1至VSSI_PBn之间可分别存在多个接地电压寄生电阻Rp1_VSS至Rpn_VSS。页缓冲器PB1至PBn 231可在读取操作期间消耗电流。当从外部接地电压VSSE向内部接地电压VSSI_PB1至VSSI_PBn提供正在消耗的电流时，由于接地电压寄生电阻Rp1_VSS至Rpn_VSS，导致在内部接地电压VSSI_PB1至VSSI_PBn中可发生噪声。因此，内部地电压VSSI_PB1至VSSI_PBn可变得不稳定。不稳定的内部接地电压VSSI_PB1至VSSI_PBn可能导致由页缓冲器PB1至PBn 231执行的操作中的错误。结果，可劣化存储装置1100的稳定性。

图7是例示常规读取操作方法的图。图7例示了当存储单元MC中的每一个存储两位数据时，包括在一个物理页PPG中的存储单元MC的阈值电压Vth分布。

参照图7，存储单元MC中的每一个的阈值电压可属于擦除阈值电压分布E、第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3中的一个。

存储装置1100可通过基于目标读取电压执行一个感测操作来执行读取操作。目标读取电压可以是存储单元在读取操作期间通过其被确定为开启单元或关闭单元的目标阈值电压。也就是说，在存储单元MC的阈值电压小于目标读取电压的A部分中包括的存储单元MC可通过感测操作被确定为开启单元，从而输出“1”作为数据值。此外，在其阈值电压大于目标读取电压的B部分中包括的存储单元MC可通过感测操作被确定为关闭单元，以输出“0”作为数据值。此外，在读取操作期间，目标读取电压可被施加到被选字线。

上述读取操作可以是读取被编程到存储单元MC中的数据并进行输出的正常读取操作。上述读取操作可以是程序验证读取操作和擦除验证读取操作。

图8是例示常规页缓冲器的图。图9是例示图8所示的页缓冲器231执行图7所示的读取操作的操作的定时图。

参照图8，页缓冲器231可通过位线联接至存储单元MC并且执行位线BL预充电操作，使得从内部电源电压VCCI提供的电荷可通过第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5充入到位线。第一晶体管M1可由第一感测信号PBSENSE控制，第二晶体管M2可由第一预充电信号SA_CSOC控制，第三晶体管M3可由第一锁存器2311控制。此外，第四晶体管M4可由第二预充电信号SA_PRECH_N控制，并且第五晶体管M5可由第二感测信号SA_SENSE控制。

此外，页缓冲器231可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将充入位线的电荷放电至内部接地电压VSSI。第六晶体管M6可由第一放电信号SA_DISCH控制，第七晶体管M7可由第一锁存器2311控制。

页缓冲器231可包括第一锁存器2311，第一锁存器2311包括第一反相器INV1和第二反相器INV2。第一锁存器2311可通过经由第一队列节点Q1使第三晶体管M3导通或截止来控制BL预充电操作。第一队列条节点Q1b和第一队列节点Q1可具有相对于彼此反转的值。在存储单元MC的感测操作期间，可基于存储单元MC的阈值电压来确定感测输出节点SO的电压。第一锁存器2311可通过联接至感测输出节点SO的第九晶体管M9来存储对存储单元MC的阈值电压进行感测的结果。第九晶体管M9可以是n型MOS晶体管，并且感测输出节点SO可联接至第九晶体管M9的栅极节点。因此，当存储单元MC具有低阈值电压时，感测输出节点SO可处于低电平，并且第九晶体管M9可截止。此外，当存储单元MC具有高阈值电压时，感测输出节点SO可处于高电平，并且第九晶体管M9可导通。

包括在第一锁存器2311中的第一反相器INV1和第二反相器INV2可分别联接至内部电源电压VCCI和内部接地电压VSSI。

参照图9，存储装置1100的读取操作可包括BL预充电操作和跟随在BL预充电操作之后的感测操作。

第十晶体管M10可在位线预充电操作开始之前短时间导通。第十晶体管M10可由复位信号RST控制。结果，第一队列节点Q1可被设置为低电平。在位线预充电操作期间，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5可首先导通以形成电流可流过的电流路径。通过该电流路径，可将电流从内部电源电压VCCI提供到位线和与位线联接的存储单元MC。具有被包括在如图7所示的A部分中的阈值电压的存储单元MC可导通。因此，电流可流过A部分中的存储单元。此外，具有被包括在图7的B部分中的阈值电压的存储单元可截止。因此，电流可不流过B部分中的存储单元。由于第三晶体管M3和第四晶体管M4导通，因此感测输出节点SO可在位线预充电操作期间保持内部电源电压VCCI。

在位线预充电操作被执行预定时间之后，可使第四晶体管M4截止并且可开始感测操作。当第四晶体管M4截止时，感测输出节点SO可与内部电源电压VCCI电断开。充入到与具有被包括在图7的A部分中的阈值电压的存储单元连接的页缓冲器231的感测输出节点SO的电荷可在感测评估时段tEVAL期间通过经由第一晶体管M1和第五晶体管M5形成的电流路径被放电到位线。结果，感测输出节点SO的电压可降至可使第九晶体管M9不导通的电压。

此外，在感测评估时段tEVAL期间，充入到与具有被包括在B部分中的阈值电压的存储单元连接的页缓冲器231的感测输出节点SO的电荷不会被充入到位线。结果，感测输出节点SO的电压可保持在内部电源电压VCCI，或者稍微降至可使第九晶体管M9导通的电压。也就是说，在感测评估时段tEVAL期间，感测输出节点SO的电压可由存储单元的阈值电压确定。更具体地，当存储单元具有较高的阈值电压时，感测输出节点SO可保持较高的电压，而当存储单元具有较低的阈值电压时，感测输出节点SO可保持较低的电压。

当第五晶体管M5截止时，感测评估时段tEVAL可结束，感测输出节点SO和位线可彼此电断开，当感测评估时段tEVAL结束时的感测输出节点SO的电压可保持不变而不管存储单元的阈值电压如何。随后，可在短时间内使能第一感测锁存信号SENSING，使得第八晶体管M8可导通。与具有被包括在图7的A部分中的阈值电压的存储单元联接的页缓冲器231的第九晶体管M9可能由于感测输出节点SO的电压降而不被导通，并且包括第一反相器INV1和第二反相器INV2的第一锁存器2311可保持先前存储的值。也就是说，第一队列节点Q1可保持在位线预充电操作期间设置的低值。

与具有被包括在图7的B部分中的阈值电压的存储单元联接的页缓冲器231的第八晶体管M8可被导通，并且存储在第一锁存器2311中的值可被反转。在位线预充电操作期间设置的第一队列节点Q1的低值可被反转为高值。第一锁存器2311的第一反相器INV1和第二反相器INV2也可分别联接至内部电源电压VCCI和内部接地电压VSSI。当第一锁存器2311的第一队列节点Q1的值从低反转为高时，大量电流可从内部电源电压VCCI流向内部接地电压VSSI。如上所述，大量电流的流动可导致内部电源电压VCCI和内部接地电压VSSI不稳定。结果，在读取操作中可能发生错误。例如，当与第九晶体管M9的源极节点联接的内部接地电压VSSI的电压电平增加时，第九晶体管M9的阈值电压会被扰乱。结果，在存储单元MC的阈值电压感测操作中可能发生错误。随着具有被包括在B部分中的阈值电压的存储单元的数目增加，更多第一锁存器2311中存储的值可在感测操作期间反转。结果，内部电源电压VCCI和内部接地电压VSSI可变得更不稳定。也就是说，当具有被包括在B部分中的阈值电压的存储单元的数目增加时，在读取操作中更有可能发生错误。

图10是例示常规页缓冲器的图。此外，图11是例示图10所示的页缓冲器231的操作的定时图。

参照图10，页缓冲器231可通过位线联接至存储单元MC并且执行BL预充电操作，使得从内部电源电压VCCI提供的电荷可通过第一晶体管M1至第五晶体管M5充入到位线。第一晶体管M1可由第一感测信号PBSENSE控制，第二晶体管M2可由第一预充电信号SA_CSOC控制，第三晶体管M3可由第一锁存器2311控制。此外，第四晶体管M4可由第二预充电信号SA_PRECH_N控制，并且第五晶体管M5可由第二感测信号SA_SENSE控制。

此外，页缓冲器231可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将充入到位线的电荷放电至内部接地电压VSSI。第六晶体管M6可由第一放电信号SA_DISCH控制，并且第七晶体管M7可由第一锁存器2311控制。

页缓冲器231可通过位线联接至存储单元MC并且执行BL预充电操作，使得从内部电源电压VCCI提供的电荷可通过第一晶体管M1至第五晶体管M5被提供到位线。此外，页缓冲器231可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将充入到位线的电荷放电至内部接地电压VSSI。

页缓冲器231可包括第一锁存器2311，第一锁存器2311包括第一反相器INV1和第二反相器INV2。第一锁存器可通过经由第一队列节点Q1使第三晶体管M3导通或截止来控制BL预充电操作。在存储单元MC的感测操作期间，感测输出节点SO的电压可基于存储单元MC的阈值电压来确定。第一锁存器2311可通过与感测输出节点SO联接的第十二晶体管M12来存储对存储单元MC的阈值电压进行感测的结果。第十二晶体管M12可以是p型MOS晶体管，并且感测输出节点SO可联接至第十二晶体管M12的栅极节点。当存储单元MC具有低阈值电压时，感测输出节点SO可在感测操作期间处于低电平以使第十二晶体管M12导通。当存储单元MC具有高阈值电压时，感测输出节点SO可在感测操作期间处于高电平以使第十二晶体管M12截止。

图11中示出的BL预充电操作可按照与参照图9所述的方式相同的方式来执行。在位线预充电操作被执行之后，可使第四晶体管M4截止，感测评估时段tEVAL可开始，并且在感测评估时段tEVAL期间，感测输出节点SO的电压可基于存储单元MC的阈值电压而改变。第十一晶体管M11可在第四晶体管M4截止之后短时间导通，并且可通过感测输出节点SO的电压确定第十二晶体管M12是导通还是截止。第十一晶体管M11可由第二感测信号SENSING_N控制。

包括在第一锁存器2311中的第一反相器INV1和第二反相器INV2可分别联接至内部电源电压VCCI和内部接地电压VSSI。

参照图11，在执行位线预充电操作之后，可通过使第四晶体管M4截止来开始感测操作。在感测评估时段tEVAL期间，与具有被包括在图7所示的A部分中的阈值电压的存储单元对应的页缓冲器231的感测输出节点SO的电压可降至使第十二晶体管M12导通的电压。结果，存储在第一锁存器2311中的值可被反转。此外，在感测评估时段tEVAL期间，与具有被包括在图7所示的B部分中的阈值电压的存储单元对应的页缓冲器231的感测输出节点SO的电压可被保持或者稍微减小到使第十二晶体管M12截止的电压。结果，第一锁存器2311中先前存储的值可被保持。至于图10所示的页缓冲器231，当包括在图7所示的A部分中的存储单元的数目增加时，更多第一锁存器2311中所存储的值可被反转。结果，内部电源电压VCCI和内部接地电压VSSI在感测操作期间可变得更不稳定。感测评估时段tEVAL可持续到第十一晶体管M11的导通时段结束。

图12是例示根据本发明的实施方式的读取操作方法的图。

参照图12，可基于目标读取电压和比目标读取电压高的预读取电压来执行读取操作。目标读取电压或预读取电压可以是目标阈值电压，通过目标阈值电压在读取操作期间将存储单元确定为开启单元或关闭单元。参照图12，基于预读取电压的感测操作的目标阈值电压可大于基于目标读取电压的感测操作的目标阈值电压。

存储单元MC的阈值电压可基于目标读取电压和预读取电压被划分为三个部分：A部分、B1部分和B2部分。此外，图7中所示的B部分可基于预读取电压被划分为B1部分和B2部分。可执行读取操作以将具有被包括在A部分中的阈值电压的存储单元与具有被包括在B1部分或B2部分中的阈值电压的存储单元分离。通过执行读取操作，可针对具有被包括在A部分中的阈值电压的存储单元输出数据“1”，并且可针对具有被包括在B1部分或B2部分中的阈值电压的存储单元输出数据“0”。

可在与目标读取电压对应的感测操作和与预读取电压对应的感测操作期间使用不同的字线电压。与预读取电压对应的感测操作期间的字线电压可大于与目标读取电压对应的感测操作期间的字线电压。另选地，可使用相同的字线电压来执行与目标读取电压对应的感测操作和与预读取电压对应的感测操作。

预读取电压可被设置为使得具有被包括在B1部分中的阈值电压的存储单元的数目可以比具有被包括在B2部分中的阈值电压的存储单元的数目少得多。

图13是例示根据本发明的实施方式的页缓冲器231的图。此外，图14是例示页缓冲器231执行图12所示的读取操作的操作的定时图。

参照图13，页缓冲器231可通过位线联接至存储单元MC，并且执行BL预充电操作，使得从内部电源电压VCCI提供的电荷可通过第一晶体管M1至第五晶体管M5被充入到位线。第一晶体管M1可由第一感测信号PBSENSE控制，第二晶体管M2可由第一预充电信号SA_CSOC控制，并且第三晶体管M3可由第二锁存器2312控制。此外，第四晶体管M4可由第二预充电信号SA_PRECH_N控制，并且第五晶体管M5可由第二感测信号SA_SENSE控制。

页缓冲器231可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将位线的电荷放电至内部接地电压VSSI。第六晶体管M6可由第一放电信号SA_DISCH控制，第七晶体管M7可由第二锁存器2312控制。

页缓冲器231可包括第一锁存器2311，第一锁存器2311包括第一反相器INV1和第二反相器INV2。此外，第一锁存器2311可通过与感测输出节点SO联接的第九晶体管M9来存储对存储单元MC的阈值电压进行感测的结果。第九晶体管M9可以是n型MOS晶体管，并且感测输出节点SO可联接至第九晶体管M9的栅极节点。因此，当存储单元MC具有低阈值电压时，感测输出节点SO可在感测操作期间处于低电平以使第九晶体管M9截止。当存储单元MC具有高阈值电压时，感测输出节点SO可在感测操作期间处于高电平以使第九晶体管M9导通。第一锁存器2311可联接至第十晶体管M10，第十晶体管M10可由第一复位信号RST1控制。

页缓冲器231可包括第二锁存器2312，第二锁存器2312包括第三反相器INV3和第四反相器INV4。第二锁存器2312可通过经由第二队列节点Q2使第三晶体管M3导通或截止来控制BL预充电操作。第二锁存器2312可联接至第十三晶体管M13，晶体管M13可由第二重置信号RST2控制。

包括在第一锁存器2311中的第一反相器INV1和第二反相器INV2以及包括在第二锁存器2312中的第三反相器INV3和第四反相器INV4中的每一个可联接至内部电源电压VCCI和内部接地电压VSSI中的每一个。

参照图14，图12所示的读取操作可包括第一感测操作SENSING1和第二感测操作SENSING2。如图12所示，第一感测操作SENSING1可与基于预读取电压的感测操作对应，并且第二感测操作SENSING2可与基于目标读取电压的感测操作对应。

当第一复位信号RST1在读操作开始之前被使能时，第一队列节点Q1可被设置为低电平。此外，当第二复位信号RST2被使能时，第二队列节点Q2可被设置为低电平。第一队列条节点Q1b和第一队列节点Q1可具有相对于彼此反转的值。此外，第二队列条节点Q2b和第二队列节点Q2可具有相对于彼此反转的值。当读取操作开始时，可首先执行BL预充电操作BL PRECHARGE。BL预充电操作BL PRECHARGE可由图13所示的第二锁存器2312控制。在BL预充电操作BL PRECHARGE期间，第二锁存器2312的第二队列节点Q2的值可保持低值以使第三晶体管M3导通。此外，存储在第二锁存器2312中的值可在第一感测操作SENSING1、感测输出恢复操作SO RECOVERY和第二感测操作SENSING2期间保持相同，并且由存储单元的阈值电压来控制。也就是说，BL预充电操作BL PRECHARGE期间的预充电位线电压可在第一感测操作SENSING1、感测输出恢复操作SO RECOVERY和第二感测操作SENSING2期间不降至低电平，并且可保持预充电电压电平。因此，可通过防止由位线之间的耦合引起的干扰现象来减少读取时间。

在位线预充电操作BL PRECHARGE结束之后，可开始与如图12所示的基于预读取电压的感测操作对应的第一感测操作SENSING1。当第四晶体管M4截止时，可开始第一感测评估时段tEVAL1，并且感测输出节点SO的电压可基于存储单元MC的阈值电压而改变。例如，当存储单元的阈值电压被包括在图12所示的A部分中时，感测输出节点SO的电压可急剧下降以使第八晶体管M8截止。此外，当存储单元的阈值电压被包括在图12所示的B1部分中时，感测输出节点SO的电压可稍微下降以使第八晶体管M8截止。最后，当存储单元的阈值电压被包括在如图12所示的B2部分中时，感测输出节点SO的电压可被保持或稍微下降至使第八晶体管M8导通的电压。

由于第五晶体管M5截止，因此第八晶体管M8可在第一感测评估时段tEVAL1结束之后短时间导通。结果，存储在第一锁存器2311中的值可由感测输出节点SO的电压来确定。换句话说，与具有被包括在如图12所示的A部分或B1部分中的阈值电压的存储单元对应的页缓冲器231的第八晶体管M8可截止，使得存储在第一锁存器2311中的值可保持不变。此外，与具有被包括在B2部分中的阈值电压的存储单元对应的页缓冲器231的第八晶体管M8可导通，使得存储在第一锁存器2311中的值可被反转。如上所述，存储在第一锁存器2311中的反转值可导致内部电源电压VCCI和内部接地电压VSSI不稳定。结果，在第一感测操作SENSING1期间不稳定的内部电源电压VCCI和不稳定的内部接地电压VSSI可源自具有被包括在B2部分中的阈值电压的存储单元。

在第一感测操作SENSING1结束之后，第四晶体管M4可再次导通，并且可开始感测输出恢复操作SO RECOVERY。在感测输出恢复操作SO RECOVERY期间，页缓冲器231的每一个的感测输出节点SO可返回以具有内部电源电压VCCI。

位线的电容值可以比感测输出节点SO的电容值大得多。因此，感测输出节点SO的电压被充电到内部电源电压VCCI的感测输出恢复操作SO RECOVERY的时段可以比对位线充电的位线预充电操作BL PRECHARGE的时段短得多。也就是说，在位线预充电操作BLPRECHARGE期间由第二锁存器2312设置的位线电压可在第一感测操作SENSING1、感测输出恢复操作SO RECOVERY和第二感测操作SENSING2期间保持恒定水平，从而提高读取性能。

在感测输出恢复操作SO RECOVERY结束之后，第四晶体管M4可再次截止，并且可开始第二感测操作SENSING2。第二感测操作SENSING2可基于图12所示的目标读取电压来执行。字线电压可在第一感测操作SENSING1和第二感测操作SENSING2期间变化。在第二感测操作SENSING2期间的字线电压可低于在第一感测操作SENSING1期间的字线电压。第二感测评估时段tEVAL2可被设置为具有与第一感测评估时段tEVAL1相同的持续时间。

当读取操作开始时，字线电压可在位线预充电操作BL PRECHARGE期间被设置为期望的电平。此外，在位线预充电操作BL PRECHARGE期间设置的字线电压可被保持直到第一感测操作SENSING1和第二感测操作SENSING2结束为止。第二感测操作SENSING2的第二感测评估时段tEVAL2可以比第一感测操作SENSING1的第一感测评估时段tEVAL1短。通过保持相同的字线电压并改变感测评估时段的长度，可改变感测操作的目标阈值电压。对于相同的字线电压，当感测评估时段较长时，目标阈值电压可较高。

与具有被包括在如图12所示的B1部分或B2部分中的阈值电压的存储单元对应的页缓冲器231的感测输出节点SO可被设置为在第二感测评估时段tEVAL2结束之后具有使第八晶体管M8导通的电压。此外，与具有被包括在如图12所示的A部分中的阈值电压的存储单元对应的页缓冲器231的感测输出节点SO可被减小以具有使第二晶体管M8截止的电压。

结果，在与具有被包括在B1部分中的阈值电压的存储单元对应的页缓冲器231的第一锁存器2311中存储的值可通过第二感测操作SENSING2被反转。存储在与具有被包括在A部分或B2部分中的阈值电压的存储单元对应的页缓冲器231的第一锁存器2311中的值可被保持而不被第二感测操作SENSING2反转。由于与具有被包括在B2部分中的阈值电压的存储单元对应的页缓冲器231的第一锁存器2311中的存储值已经通过第一感测操作SENSING1被反转，因此存储值不会被第二感测操作SENSING2进一步反转。结果，由于具有被包括在B1部分中的阈值电压的存储单元，内部电源电压VCCI和内部接地电压VSSI在第二感测操作SENSING2期间可变得不稳定。

具有被包括在图12所示的B1部分中的阈值电压的存储单元的数目可以比具有被包括在图7所示的B部分中的阈值电压的存储单元的数目少得多。因此，内部电源电压VCCI和内部接地电压VSSI可在如图14所示的第二感测操作SENSING2期间比在如图9所示的感测操作期间更加稳定。

此外，具有被包括在B1部分中的阈值电压的存储单元的数目可以比具有被包括在B2部分中的阈值电压的存储单元的数目少得多。因此，内部电源电压VCCI和内部接地电压VSSI可在如图14所示的第二感测操作SENSING2期间比在如图9所示的第一感测操作期间更稳定。可通过与目标读取电压对应的第二感测操作SENSING2来确定如图12所示的读取操作的最终数据值。因此，第二感测操作SENSING2的可靠性可以很重要。与上面参照图7至图9描述的读取操作相比，由不稳定的内部电源电压VCCI和不稳定的内部接地电压VSSI引起的错误可通过上面参照图12至图14描述的读取操作减小。

图15是例示根据本发明的另一实施方式的读取操作方法的图。

参照图15，读取操作可基于目标读取电压和比目标读取电压低的预读取电压来执行。目标读取电压或预读取电压可以是目标阈值电压，通过该目标阈值电压在读取操作期间将存储单元确定为开启单元或关闭单元。参照图15，基于目标读取电压的感测操作的目标阈值电压可大于基于预读取电压的感测操作的目标阈值电压。

存储单元MC的阈值电压可基于目标读取电压和预读取电压被划分为三部分：A1部分、A2部分和B部分。也就是说，图7中所示的A部分可基于预读电压被划分为A1部分和A2部分。可执行读取操作以将具有被包括在A1部分或A2部分中的阈值电压的存储单元与具有被包括在B部分中的阈值电压的存储单元分离。通过执行读取操作，可针对具有被包括在A1部分或A2部分中的阈值电压的存储单元输出数据“1”，并且可针对具有被包括在B部分中的阈值电压的存储单元输出数据“0”。

可在与目标读取电压对应的感测操作和与预读取电压对应的感测操作期间使用不同的字线电压。与目标读取电压对应的感测操作期间的字线电压可大于与预读取电压对应的感测操作期间的字线电压。另选地，可使用相同的字线电压来执行与目标读取电压对应的感测操作和与预读取电压对应的感测操作。

预读取电压可被设置为使得具有被包括在A1部分中的阈值电压的存储单元的数目可以比具有被包括在A2部分中的阈值电压的存储单元的数目多得多。

图16是例示根据本发明的另一实施方式的页缓冲器231的图。此外，图17是例示页缓冲器231执行图15所示的读取操作的操作的定时图。

参照图16，页缓冲器231可通过位线联接至存储单元MC。页缓冲器231可执行BL预充电操作，使得从内部电源电压VCCI提供的电荷可通过第一晶体管M1至第五晶体管M5被充入到位线。

此外，页缓冲器231可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将位线的电荷放电至内部接地电压VSSI。

页缓冲器231可包括第一锁存器2311，第一锁存器2311包括第一反相器INV1和第二反相器INV2。第一锁存器2311可通过与感测输出节点SO联接的第十二晶体管M12来存储对存储单元MC的阈值电压进行感测的结果。第十二晶体管M12可以是p型MOS晶体管，并且感测输出节点SO可联接至第十二晶体管M12的栅极节点。因此，当存储单元MC的阈值电压低时，感测输出节点SO在感测操作期间可处于低电平以使第十二晶体管M12导通。当存储单元MC的阈值电压为高时，感测输出节点SO在感测操作期间可处于高电平以使第十二晶体管M12截止。

页缓冲器231可包括第二锁存器2312，第二锁存器2312包括第三反相器INV3和第四反相器INV4。第二锁存器2312可通过经由第二队列节点Q2使第三晶体管M3导通或截止来控制BL预充电操作。

包括在第一锁存器2311中的第一反相器INV1和第二反相器INV2以及包括在第二锁存器2312中的第三反相器INV3和第四反相器INV4中的每一个可联接至内部电源电压VCCI和内部接地电压VSSI。

参照图17，图15所示的读取操作可包括第一感测操作SENSING1和第二感测操作SENSING2。如图15所示，第一感测操作SENSING1可与基于预读取电压的感测操作对应，并且第二感测操作SENSING2可与基于目标读取电压的感测操作对应。

第一队列节点Q1和第二队列节点Q2可在执行读取操作之前保持低电压。当读取操作开始时，可首先执行BL预充电操作BL PRECHARGE。BL预充电操作BL PRECHARGE可由图16所示的第二锁存器2312控制。在BL预充电操作BL PRECHARGE期间，第二锁存器2312的第二队列节点Q2可保持低值以使第三晶体管M3导通。此外，存储在第二锁存器2312中的值可在第一感测操作SENSING1、感测输出恢复操作SO RECOVERY和第二感测操作SENSING2期间保持在预定值，并且被控制为不管存储单元的阈值电压如何。也就是说，在BL预充电操作BLPRECHARGE期间的预充电位线电压可在第一感测操作SENSING1、感测输出恢复操作SORECOVERY和第二感测操作SENSING2期间不下降到低电平并且保持预充电电压电平。结果，可防止由位线之间的耦合引起的干扰，从而减少读取时间。

在BL预充电操作BL PRECHARGE终止之后，可开始与基于如图15所示的预读取电压的感测操作对应的第一感测操作SENSING1。第四晶体管M4可截止，并且可开始第一感测评估时段tEVAL1。感测输出节点SO的电压可在第一感测评估时段tEVAL1期间基于存储单元MC的阈值电压而改变。例如，当存储单元MC的阈值电压被包括在如图15所示的A1部分中时，感测输出节点SO的电压可减小以使第十二晶体管M12导通。当存储单元MC的阈值电压被包括在如图15所示的A2部分中时，感测输出节点SO的电压可稍微下降或者可不下降从而被保持，以便使第十二晶体管M12截止。当存储单元MC的阈值电压被包括在如图15所示的B部分中时，感测输出节点SO的电压可不下降或者可稍微下降，以便保持在可使第十二晶体管M12截止的电压电平处。

第十一晶体管M11可在第一感测评估时段tEVAL1结束之后导通或者在第一感测评估时段tEVAL1的后半部分期间短时间导通。结果，存储在第一锁存器2311中的值可由感测输出节点SO的电压来确定。与具有被包括在图15所示的A1部分中的阈值电压的存储单元对应的页缓冲器231的第十二晶体管M12可被导通，使得存储在第一锁存器2311中的值可被反转。此外，与具有被包括在图15所示的A2部分或者B部分中的阈值电压的存储单元对应的页缓冲器231的第十二晶体管M12可被截止，使得存储在第一锁存器2311中的值可被保持。如上所述，存储在第一锁存器2311中的值的反转可导致内部电源电压VCCI和内部接地电压VSSI不稳定。结果，在第一感测操作SENSING1期间，内部电源电压VCCI和内部接地电压VSSI可由于具有被包括在A1部分中的阈值电压的存储单元而不稳定。

在第一感测操作SENSING1终止之后，第四晶体管M4可再次导通，并且可开始感测输出恢复操作SO RECOVERY。在感测输出恢复操作SO RECOVERY期间，每个页缓冲器231的感测输出节点SO可返回以具有内部电源电压VCCI。

位线的电容值可以比感测输出节点SO的电容值大得多。因此，感测输出节点SO的电压被充电到内部电源电压VCCI的感测输出恢复操作SO RECOVERY的时段可以比对位线充电的位线预充电操作BL PRECHARGE的时段短得多。也就是说，在位线预充电操作BLPRECHARGE期间由第二锁存器2312设置的位线电压可在第一感测操作SENSING1、感测输出恢复操作SO RECOVERY和第二感测操作SENSING2期间保持恒定水平，从而提高读取性能。

在感测输出恢复操作SO RECOVERY终止之后，第四晶体管M4可截止并且可开始第二感测操作SENSING2。第二感测操作SENSING2可基于图15所示的目标读取电压来执行。可在第一感测操作SENSING1和第二感测操作SENSING2期间使用不同的字线电压。第一感测操作SENSING1的字线电压可大于第二感测操作SENSING2的字线电压。第二感测评估时段tEVAL2可被设置为具有与第一感测评估时段tEVAL1相同的持续时间。

当读取操作开始时，字线电压可在位线预充电操作BL PRECHARGE期间被设置为期望的电平。此外，在位线预充电操作BL PRECHARGE期间设置的字线电压可被保持直到第一感测操作SENSING1和第二感测操作SENSING2结束为止。第二感测操作SENSING2的第二感测评估时段tEVAL2可以比第一感测操作SENSING1的第一感测评估时段tEVAL1长。可使字线电压保持不变并且可改变感测评估时段的持续时间，使得感测操作的目标阈值电压可改变。对于相同的字线电压，当感测评估时段较长时，目标阈值电压可较高。

在第二感测评估时段tEVAL2期间，可保持与具有被包括在图15所示的B部分中的阈值电压的存储单元对应的页缓冲器231的感测输出节点SO的使第十二晶体管M12截止的电压。此外，与具有被包括在图15所示的A1部分或A2部分中的阈值电压的存储单元对应的页缓冲器231的感测输出节点SO的电压可降至可使第十二晶体管M12导通的电压。

结果，存储在与具有被包括在图15所示的A2部分中的阈值电压的存储单元对应的页缓冲器231的第一锁存器2311中的值可通过第二感测操作SENSING2反转。由于与具有被包括在图15所示的A1部分中的阈值电压的存储单元对应的页缓冲器231的第一锁存器2311中的存储值已经通过第一感测操作SENSING1被反转，因此存储值不会被第二感测操作SENSING2进一步反转。结果，由于包括在图15所示的A2部分中的存储单元，导致内部电源电压VCCI和内部接地电压VSSI在第二感测操作SENSING2期间可变得不稳定。

具有被包括在图15所示的A2部分中的阈值电压的存储单元的数目可以比具有被包括在图7所示的A部分中的阈值电压的存储单元的数目少得多。因此，内部电源电压VCCI和内部接地电压VSSI可在如图17所示的第二感测操作SENSING2期间比在如图11所示的感测操作期间更加稳定。

此外，具有被包括在A2部分中的阈值电压的存储单元的数目可以比具有被包括在A1部分中的阈值电压的存储单元的数目少得多。因此，内部电源电压VCCI和内部接地电压VSSI可在第二感测操作SENSING2期间比在如图14所示的第一感测操作期间更加稳定。可通过与如图15所示的目标读取电压对应的第二感测操作SENSING2来确定如图15所示的读取操作的最终数据值。因此，第二感测操作SENSING2的可靠性可以是很重要的。与上面参照图7、图10和图11描述的读取操作相比，更能预防由于不稳定的内部电源电压VCCI和不稳定的内部接地电压VSSI而导致在上面参照图15至图17所描述的读取操作中发生的错误。

图18是例示包括图2所示的存储装置1100的存储系统30000的另一实施方式的图。

参照图18，存储系统30000可被设置为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线电通信装置。存储系统30000可包括存储装置1100和能够控制存储装置1100的操作的存储控制器1200。存储控制器1200可响应于处理器3100的控制而控制存储装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作。

响应于存储控制器1200的控制，编程到存储装置1100中的数据可通过显示器3200输出。

无线电收发器3300可通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号传送给存储控制器1200或显示器3200。存储控制器1200可利用处理器3100处理过的信号对半导体存储装置1100进行编程。

此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或者将由处理器3100处理的数据可通过输入装置3400输入。输入装置3400可被设置为诸如触摸板或计算机鼠标这样的指点设备、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据以及从输入装置3400输出的数据可通过显示器3200输出。

根据一个实施方式，能够控制存储装置1100的操作的存储控制器1200可形成处理器3100的一部分，或者可被形成为与处理器3100分开的芯片。

图19是例示包括图2所示的存储装置1100的存储系统40000的另一实施方式的图。

参照图19，存储系统40000可被设置为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或者MP4播放器。

存储系统40000可包括存储装置1100和控制存储装置1100的数据处理操作的存储控制器1200。

处理器4100可根据通过输入装置4200输入的数据通过显示器4300输出存储在存储装置1100中的数据。例如，输入装置4200可被设置为诸如触摸板或计算机鼠标这样的指点设备、小键盘或键盘。

处理器4100可控制存储系统40000的一般操作并控制存储控制器1200的操作。根据一个实施方式，能够控制存储装置1100的操作的存储控制器1200可形成处理器4100的一部分，或者可被形成为与处理器4100分开的芯片。

图20是例示包括存储装置1100的存储系统50000的另一实施方式的图。

参照图20，存储系统50000可被设置为图像处理装置，例如，数码相机、附接有数码相机的移动电话、附接有数码相机的智能电话或附接有数码相机的平板PC。

存储系统50000可包括存储装置1100和能够控制存储装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储控制器1200。

存储系统50000的图像传感器5200可将光学图像转换成数字信号，并且转换后的数字信号可被传送到处理器5100或存储控制器1200。处理器5100可控制转换后的数字信号以通过显示器5300来输出或者通过存储控制器1200存储在半导体存储装置1100中。此外，存储在存储装置1100中的数据可响应于处理器5100或存储控制器1200的控制而通过显示器5300输出。

根据一个实施方式，能够控制存储装置1100的操作的存储控制器1200可形成处理器5100的一部分，或者可被形成为与处理器5100分开的芯片或单独的芯片。

图21是例示包括存储装置1100的存储系统70000的另一实施方式的图。

参照图21，存储系统70000可被设置为存储卡或智能卡。存储系统70000可包括存储装置1100、存储控制器1200和卡接口7100。

存储控制器1200可在半导体存储装置1100与卡接口7100之间交换数据。根据一个实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口。但是，本发明不限于此。

卡接口7100可根据主机60000的协议在主机60000与存储控制器1200之间进行数据交换。根据一个实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指支持主机60000使用的协议的硬件、硬件中的软件或者信号传输方法。

当存储系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒这样的主机60000的主机接口6200时，主机接口6200可响应于微处理器6100的控制而通过卡接口7100和存储控制器1200与存储装置1100执行数据通信。

根据一个实施方式，内部电源电压或内部接地电压中的噪声可在存储装置的感测操作期间被减小，从而可提高存储装置的读取操作或验证操作的可靠性。

对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在覆盖所有这样的修改，只要它们落入所附权利要求及其等同物的范围内。

相关申请的交叉引用

本申请要求于2017年5月8日提交的韩国专利申请No.10-2017-0057573的优先权，该韩国专利申请的全部公开内容通过引用全部并入本文。

Claims (20)

1.一种存储装置，该存储装置包括：

多个存储单元；

多条位线，所述多条位线连接到所述多个存储单元；以及

多个页缓冲器，所述多个页缓冲器通过所述多条位线联接到所述多个存储单元，并且对所述多个存储单元执行读取操作，

其中，所述多个页缓冲器中的每一个包括：

第一锁存器，所述第一锁存器在所述读取操作期间控制位线预充电操作；以及

第二锁存器，所述第二锁存器存储第一感测操作的结果和在所述第一感测操作之后执行的第二感测操作的结果，

其中，当所述第一感测操作的结果和所述第二感测操作的结果在所述第二感测操作期间彼此不同时，存储在所述第二锁存器中的值被反转。

2.根据权利要求1所述的存储装置，其中，当存储单元通过所述第一感测操作被确定为关闭单元时，存储在所述第二锁存器中的值被反转。

3.根据权利要求2所述的存储装置，其中，所述第一感测操作的目标阈值电压大于所述第二感测操作的目标阈值电压。

4.根据权利要求3所述的存储装置，

其中，所述第一感测操作和所述第二感测操作中的每一个包括感测评估时段，并且

其中，所述第一感测操作的感测评估时段比所述第二感测操作的感测评估时段长。

5.根据权利要求1所述的存储装置，其中，当存储单元通过所述第一感测操作被确定为开启单元时，存储在所述第二锁存器中的值被反转。

6.根据权利要求5所述的存储装置，其中，所述第一感测操作的目标阈值电压低于所述第二感测操作的目标阈值电压。

7.根据权利要求1所述的存储装置，其中，所述多条位线中的每一个在所述读取操作期间的电压保持在由所述位线预充电操作设定的电压处，直到所述第一感测操作和所述第二感测操作终止为止。

8.根据权利要求7所述的存储装置，

其中，所述多个存储单元共同联接至字线，并且

其中，所述字线在所述读取操作期间的电压保持在所述位线预充电操作期间设定的电压处，直到所述第一感测操作和所述第二感测操作终止为止。

9.根据权利要求8所述的存储装置，

其中，所述第一感测操作和第二感测操作中的每一个包括感测评估时段，并且

其中，所述第一感测操作的感测评估时段与所述第二感测操作的感测评估时段不同。

10.一种存储装置，该存储装置包括：

多个存储单元；以及

多个页缓冲器，所述多个页缓冲器对所述多个存储单元执行读取操作，

其中，所述多个页缓冲器中的每一个包括锁存器，所述锁存器在所述读取操作期间存储第一感测操作的结果和在所述第一感测操作之后的第二感测操作的结果，并且

其中，所述第一感测操作的目标阈值电压大于所述第二感测操作的目标阈值电压。

11.根据权利要求10所述的存储装置，其中，当所述第一感测操作的结果与所述第二感测操作的结果在所述第二感测操作期间彼此不同时，存储在所述锁存器中的值被反转。

12.根据权利要求11所述的存储装置，其中，当存储单元在所述第一感测操作期间被确定为关闭单元时，存储在所述锁存器中的值被反转。

13.根据权利要求11所述的存储装置，其中，当所述第一感测操作的结果和所述第二感测操作的结果在所述第二感测操作期间彼此相同时，存储在所述锁存器中的值被保持。

14.根据权利要求11所述的存储装置，

其中，所述页缓冲器中的每一个包括感测输出节点，所述感测输出节点的电压根据存储单元的阈值电压而变化，并且

其中，所述感测输出节点联接至所述锁存器的n型MOS晶体管的栅极节点。

15.一种用于操作存储装置的方法，该方法包括以下步骤：

对联接至存储单元的位线进行预充电；

对所述存储单元执行第一感测操作，并且将通过所述第一感测操作的感测值作为第一值存储在锁存器中；以及

对所述存储单元执行第二感测操作，并且将通过所述第二感测操作的感测值作为第二值存储在所述锁存器中，

其中，当所述第一值和所述第二值在所述第二感测操作期间彼此不同时，存储在所述锁存器中的值被反转。

16.根据权利要求15所述的方法，其中，所述第一感测操作的目标阈值电压大于所述第二感测操作的目标阈值电压。

17.根据权利要求16所述的方法，其中，当所述存储单元在所述第一感测操作期间被确定为关闭单元时，存储在所述锁存器中的值被反转。

18.根据权利要求17所述的方法，其中，当所述第一值和所述第二值在所述第二感测操作期间彼此相同时，存储在所述锁存器中的值被保持。

19.根据权利要求16所述的方法，其中，在所述位线的预充电期间设置的位线电压在所述第一感测操作和所述第二感测操作期间保持恒定电平。

20.根据权利要求19所述的方法，其中，联接至所述存储单元的字线的并且在所述位线的预充电期间设定的电压在所述第一感测操作及所述第二感测操作期间保持恒定电平。