CN110097901A - 存储器装置及其操作方法 - Google Patents

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Abstract

提供了一种存储器装置及其操作方法。该存储器装置包括：存储器单元；联接到存储器单元的位线和字线；以及页缓冲器，其被配置为对存储器单元执行读操作，其中，当在读操作期间一个读电压被施加到字线时，页缓冲器通过执行第一评估操作、第一感测操作、第二评估操作和第二感测操作来将存储器单元的编程状态感测为至少三个编程状态中的一个。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及存储器装置及其操作方法。具体地讲，涉及一种能够改进读操作的速度的存储器装置以及该存储器装置的操作方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储装置。半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
当电源被切断时，易失性存储器装置丢失所存储的数据。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。即使当电源被切断时，非易失性存储器装置也保持所存储的数据。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存通常被分类为NOR型闪存和NAND型闪存。
发明内容
实施方式提供了一种能够改进读操作和编程验证操作的速度的存储器装置以及该存储器装置的操作方法。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元；联接到存储器单元的位线和字线；以及页缓冲器，其被配置为对存储器单元执行读操作，其中，当在读操作期间一个读电压被施加到字线时，页缓冲器通过执行第一评估操作、第一感测操作、第二评估操作和第二感测操作来将存储器单元的编程状态感测为至少三个编程状态中的一个。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：对联接到存储器单元的位线进行预充电，并将第一读电压施加至联接到存储器单元的字线；通过根据位线的电位电平控制页缓冲器中的感测节点的电位电平来执行预评估操作，其中，响应于具有第一电位电平的第一感测信号而评估位线和公共节点的电位，并且响应于具有第二电位电平的第二感测信号而评估公共节点和感测节点的电位；通过感测与感测节点的电位电平对应的第一数据来执行第一感测操作；通过维持施加到字线的第一读电压，并且根据位线的电位电平控制感测节点的电位电平来执行后评估操作，其中，响应于具有第一电位电平的第一感测信号而评估位线和公共节点的电位，并且响应于具有第三电位电平的第二感测信号而评估公共节点和感测节点的电位；以及通过感测与感测节点的电位电平对应的第二数据来执行第二感测操作。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：对联接到存储器单元的位线进行预充电，并将主验证电压施加到联接到存储器单元的字线；通过根据位线的电位电平控制页缓冲器中的感测节点的电位电平来执行预评估操作，其中，响应于具有第一电位电平的第一感测信号而评估位线和公共节点的电位，并且响应于具有第二电位电平的第二感测信号而评估公共节点和感测节点的电位；通过执行第一感测操作来根据感测节点的电位电平执行预验证操作；通过维持施加到字线的主验证电压，并且根据位线的电位电平控制感测节点的电位电平来执行后评估操作，其中，响应于具有第一电位电平的第一感测信号而评估位线和公共节点的电位，并且响应于具有第三电位电平的第二感测信号而评估公共节点和感测节点的电位；以及通过执行第二感测操作来根据感测节点的电位电平执行主验证操作。
附图说明
现在将参照附图在下文中更充分地描述各种实施方式；然而，其可按照不同的形式来具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。需要注意的是，对“实施方式”的引用未必意指仅一个实施方式，对“实施方式”的不同引用未必是相同的(多个)实施方式。
在附图中，为了例示清晰，图的尺寸可能被夸大。将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似标号始终表示相似元件。
图1是示出根据本公开的实施方式的存储器系统的图。
图2是示出根据本公开的实施方式的存储器装置的图。
图3是示出根据本公开的实施方式的存储块的图。
图4是示出三维配置的存储块的实施方式的图。
图5是示出三维配置的存储块的另一实施方式的图。
图6是示出存储器单元的阈值电压分布以及根据字线电压的存储器单元的单元电流的图。
图7是示出根据本公开的实施方式的页缓冲器的图。
图8是描述根据本公开的实施方式的存储器装置的读操作的流程图。
图9是示出根据本公开的实施方式的存储器装置的读操作的阈值电压分布图。
图10是示出根据本公开的另一实施方式的存储器装置的读操作的阈值电压分布图。
图11是示出根据本公开的实施方式的存储器装置的编程验证操作的阈值电压分布图。
图12是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
图13是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
图14是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
图15是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
具体实施方式
在以下详细描述中，仅简单地作为例示示出并描述了本公开的特定示例性实施方式。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，所描述的实施方式可按照各种不同的方式修改。因此，附图和描述本质上将被视为是例示性的而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者在二者间插入一个或更多个中间元件的情况下间接连接或联接到另一元件。另外，当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件，除非有不同的公开。
图1是示出根据本公开的实施方式的存储器系统1000的图。
参照图1，存储器系统1000可包括用于存储数据的存储器装置1100以及用于在主机2000的控制下控制存储器装置1100的存储控制器1200。
主机2000可使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统1000通信。主机2000与存储器系统1000之间的接口协议不限于上述示例，可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的其它接口协议中的一种。
存储控制器1200可控制存储器系统1000的总体操作，并且控制主机2000与存储器装置1100之间的数据交换。例如，存储控制器1200可通过响应于来自主机2000的请求控制存储器装置1100来编程或读取数据。另外，存储控制器1200可存储包括在存储器装置1100中的主存储块和子存储块的信息，并且根据为编程操作加载的数据量选择存储器装置1100以对主存储块或子存储块执行编程操作。根据实施方式，存储器装置1100可包括例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和闪存。
存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。
图2是示出根据本公开的实施方式的存储器装置(例如，图1的存储器装置1100)的图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，该外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读操作以及用于擦除所存储的数据的擦除操作。存储器装置1100可包括在图1的存储控制器1200的控制下控制外围电路200的控制逻辑300。
存储器单元阵列100可包括多个存储块MB1至MBk(其中k是正整数)110。局部线LL和位线BL1至BLn(其中n是正整数)可联接到存储块MB1到MBk 110。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多条字线。另外，局部线LL还可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线SL。例如，局部线LL还可包括虚拟线。例如，局部线LL还可包括管线。局部线LL可分别联接到存储块MB1至MBk 110，位线BL1至BLn可共同联接到存储块MB1至MBk 110。存储块MB1至MBk 110可按照二维或三维结构实现。例如，在具有二维结构的存储块110中，存储器单元可布置在与基板平行的方向上。例如，在具有三维结构的存储块110中，存储器单元可布置在与基板垂直的方向上。
外围电路200可被配置为在控制逻辑300的控制下执行所选存储块110的编程操作、读操作和擦除操作。例如，在控制逻辑300的控制下，外围电路200可向第一选择线、第二选择线和字线供应验证电压和通过电压，将第一选择线、第二选择线和字线选择性地放电，并且验证联接到字线当中的所选字线的存储器单元。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD而将局部线LL选择性地放电。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、读电压、源极线电压等。
行解码器220可响应于行地址RADD将操作电压Vop传送到联接到所选存储块110的局部线LL。
页缓冲器组230可包括联接到位线BL1至BLn的多个页缓冲器PB1至PBn 231。页缓冲器PB1至PBn 231可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBn231可在读操作或验证操作中暂时地存储通过位线BL1至BLn接收的数据或者感测位线BL1至BLn的电压或电流。另外，在读操作和编程验证操作中一个读电压或编程验证电压正被施加到局部线LL当中的所选局部线时，页缓冲器PB1至PBn 231可根据存储器单元的编程状态使用单元电流的差异来感测至少三个编程状态。
列解码器240可响应于列地址CADD而在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL来与页缓冲器231交换数据或者通过列线CL来与输入/输出电路250交换数据。
输入/输出电路250可将从图1的存储控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读操作和验证操作中，通过/失败检查电路260可响应于许可位VRY_BIT<#>而生成基准电流，并通过将从页缓冲器组230接收的感测电压VPB与由基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到包括在存储器单元阵列100中的存储器单元，并且控制存储器单元的源极节点的电压。作为示例，在读操作或验证操作中，源极线驱动器270可将存储器单元的源极节点电联接到接地节点。另外，在编程操作中，源极线驱动器270可将接地电压施加到存储器单元的源极节点。在擦除操作中，源极线驱动器270可将擦除电压施加到存储器单元的源极节点。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制源极节点的电压。
控制逻辑300可通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和许可位VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
图3是示出根据本公开的实施方式的存储块(例如，图2的存储块110)的图。
参照图3，在存储块110中，彼此平行布置的多条字线可联接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地讲，存储块110可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别联接到串ST，并且源极线SL可共同联接到串ST。串ST可彼此相同地配置，因此，作为示例将详细描述联接到第一位线BL1的串ST。
串ST可包括彼此串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST中可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且包括在一个串ST中的存储器单元的数量可大于图3中所示的存储器单元F1至F16的数量。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同的串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，包括在不同的串ST中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL，包括在不同的串ST中的存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同的串ST中的存储器单元当中的联接到同一字线的一组存储器单元可以是物理页PPG。因此，存储块110中可包括数量与字线WL1至WL16的数量对应的物理页PPG。
一个存储器单元可存储一位数据。这通常被称为单级单元(SLC)。一个物理页PPG可存储一个逻辑页(LPG)数据。一个LPG数据可包括数量与包括在一个物理页PPG中的单元的数量对应的数据位。另外，一个存储器单元可存储两位或更多位的数据。这通常被称为多级单元。一个物理页PPG可存储两个或更多个LPG数据。
图4是示出三维配置的存储块的实施方式的图。
参照图4，图2的存储器单元阵列100可包括多个存储块MB1至MBk 110。存储块110可包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形。在存储块110中，可在行方向(即，X方向)上布置m个串。尽管图4示出了在列方向(即，Y方向)上布置两个串，但这是为了方便，本公开不限于此。即，可在列方向(即，Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可在各个串中设置用于提供沟道层的柱。例如，可在各个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图4中，第一行的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被划分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可在垂直方向(即，Z方向)上依次布置，并且彼此串联连接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在垂直方向(即，Z方向)上依次布置，并且彼此串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可联接到管线PL。
各个串的漏极选择晶体管DST可联接到位线和存储器单元MCp+1至MCn。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。在图4中，第一列的串ST11和ST21可联接到第一位线BL1。第m列的串ST1m和ST2m可联接到第m位线BLm。
布置在行方向上的串当中的联接到同一字线的存储器单元可构成一个页。例如，第一行的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可构成一个页。第二行的串ST21至ST2m当中的联接到第一字线WL1的存储器单元可构成另一页。当漏极选择线DSL1和DSL2中的任一个被选择时，布置在一个行方向上的串可被选择。当字线WL1至WLn中的任一个被选择时，所选串当中的一个页可被选择。
图5是示出三维配置的存储块的另一实施方式的图。
参照图5，图2的存储器单元阵列100可包括多个存储块MB1至MBk 110。存储块110可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可沿着垂直方向(即，Z方向)延伸。在存储块110中，可在行方向(即，X方向)上布置m个串。尽管图5示出了在列方向(即，Y方向)上布置两个串，但这是为了方便，可在列方向(即，Y方向)上布置三个或更多个串。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行上的串ST11’至ST1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行上的串ST21’至ST2m’的源极选择晶体管可联接到第二源极选择线SSL2。在另一实施方式中，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可彼此串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。因此，可改进存储在存储块110中的数据的可靠性。
各个串的漏极选择晶体管DST可联接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行的串ST11’至ST1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行的串ST21’至ST2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
因此，图5的存储块110可具有与图4的存储块110基本上相似的电路。具体地讲，图5的存储块110不包括图4所示的管式晶体管PT。
图6是示出存储器单元的阈值电压分布Vth以及根据字线电压VWL的存储器单元的单元电流的图。
在本公开的实施方式中，为了方便，存储器单元是根据阈值电压分布具有八个编程状态S0至S7的三级单元(TLC)。
存储器单元可在编程操作中被编程为编程状态S0至S7，并且在读操作中根据施加到字线的读电压PV被划分成导通单元和截止单元，使得存储器单元的编程状态被感测。然而，阈值电压分布低于读电压PV的存储器单元(即，具有编程状态S0至S4的存储器单元)全部被感测为导通单元，但是根据存储器单元的编程状态S0至S4而具有不同的单元电流Icell。即，当读电压PV被施加到存储器单元的字线时，具有低于读电压PV的编程状态S0至S4的存储器单元具有不同的单元电流Icell，并且相应地，联接到存储器单元的位线根据编程状态S0至S4而具有不同的位线电压。
图7是示出根据本公开的实施方式的页缓冲器231的图。
参照图7，页缓冲器231通过位线Bit line联接到存储器单元MC，并且可执行将从电源电压VCCI供应的电荷通过第一晶体管M1至第五晶体管M5充电到位线Bit line的位线预充电操作。第一晶体管M1由第一感测信号PBSENSE控制。第二晶体管M2由第一预充电信号SA_CSOC控制。第三晶体管M3由存储装置2311控制。第四晶体管M4由第二预充电信号SA_PRECH_N控制。第五晶体管M5由第二感测信号SA_SENSE控制。存储装置2311可被配置成锁存器或熔断器。
另外，页缓冲器231可将充电至位线Bit line的电荷通过第一晶体管M1、第六晶体管M6和第七晶体管M7放电至接地电压VSSI。第六晶体管M6由第一放电信号SA_DISCH控制，第七晶体管M7由存储装置2311控制。
页缓冲器231可包括存储装置2311，该存储装置2311包括第一反相器INV1和第二反相器INV2。存储装置2311可通过经由第一节点Q使第三晶体管M3导通或截止来控制位线预充电操作。第二节点Qb和第一节点Q具有彼此反转的值。在对存储器单元MC的感测操作期间基于存储器单元MC的阈值电压来确定感测节点S0的电压。例如，可基于存储器单元MC的阈值电压来确定位线Bit line的电压。当第一晶体管M1和第五晶体管M5导通时，位线Bitline和感测节点S0通过公共节点CS0彼此联接，因此可基于存储器单元MC的阈值电压确定感测节点S0的电压。存储装置2311可存储通过经由联接在第二节点Qb和接地电压VSSI之间的第八晶体管M8和第九晶体管M9感测存储器单元MC的阈值电压而获得的结果。在感测操作中，第八晶体管M8可根据以高电平施加的感测信号SENSING而导通。第二节点Qb可根据基于感测节点S0的电位电平导通或截止的第九晶体管M9维持作为初始状态的高电平或者改变为低电平，以锁存与感测节点S0的电位电平对应的数据。当存储器单元MC的阈值电压较低时，在感测操作期间感测节点S0的电位电平可为低电平，并且第九晶体管M9可截止。当存储器单元MC的阈值电压较高时，在感测操作期间感测节点S0的电位电平可为高电平，并且第九晶体管M9可导通。第十晶体管M10由重置信号RST控制，以将第一节点Q初始化为接地电压VSSI的电位电平。
页缓冲器231可通过调节第二感测信号SA_SENSE的电位电平来将读操作中的评估操作划分成预评估操作和后评估操作，并且执行预评估操作和后评估操作。在评估操作中，根据位线Bit line的电位电平来调节感测节点S0的电位电平。
在预评估操作中，页缓冲器231可根据依据施加到字线的读电压而改变的单元电流值将联接到位线Bit line的存储器单元划分成导通单元和截止单元。在后评估操作中，页缓冲器231可确定在预评估操作中被确定为截止单元的存储器单元是阈值电压高于读电压的截止单元还是阈值电压低于读电压但与读电压邻近的导通单元。在后评估操作中被确定为导通单元的存储器单元是被编程为阈值电压高于在预评估操作中被确定为导通单元的存储器单元的编程状态的存储器单元。
在上述实施方式中，评估操作被划分成预评估操作和后评估操作。然而，当使用一个读电压来区分四个或更多个编程状态时，页缓冲器231可被设计并修改以执行至少三个评估操作。
尽管在上述实施方式中描述了存储器装置的读操作，本公开不限于此，而是可应用于存储器装置的编程操作期间的编程验证操作。因此，对多个编程状态的编程验证操作可使用一个编程验证电压来执行，或者对存储器单元的阈值电压和至少两个目标电平(例如，主验证电平和低于主验证电平的预验证电平)的验证操作可使用一个编程验证电压来执行。
图8是描述根据本公开的实施方式的存储器装置的读操作的流程图。
根据本公开的实施方式的存储器装置的读操作将参照图2、图5、图6、图7和图8如下描述。
在本公开的实施方式中，作为示例将描述在施加一个读电压PV的状态下，区分并感测阈值电压高于读电压PV的编程状态S5、阈值电压低于读电压PV但与读电压PV邻近的编程状态S4以及阈值电压低于编程状态S4的编程状态S3的方法。
1)字线和位线预充电操作(S810)
在读操作中，电压发生电路210响应于操作信号OP_CMD而生成用于读操作的读电压PV和通过电压。行解码器220响应于行地址RADD将读电压PV和通过电压传送至联接到所选存储块110的局部线LL。例如，行解码器220将读电压PV施加到局部线LL当中的所选字线，并将通过电压施加到未选字线，从而对字线的电位电平进行预充电。
包括在页缓冲器组230中的多个页缓冲器PB1至PBn 231对对应位线BL1至BLn进行预充电。在位线预充电操作中，多个页缓冲器PB1至PBn 231中的每一个可通过第一晶体管M1至第五晶体管M5将从电源电压VCCI供应的电荷充电至位线BL1至BLn当中的对应位线Bitline。例如，第一晶体管M1通过第一感测信号PBSENSE导通，第二晶体管M2通过第一预充电信号SA_CSOC导通，第三晶体管M3根据初始化为低电平的第一节点Q的电位电平导通，第四晶体管M4通过第二预充电信号SA_PRECH_N导通，第五晶体管M5通过第二感测信号SA_SENSE导通，以使得位线Bit line被预充电。第一感测信号PBSENSE和第二感测信号SA_SENSE可具有相同的第一电位电平，并且第一预充电信号SA_CSOC可具有比第一电位电平低特定电位电平的第二电位电平。
2)预评估操作(S820)
在步骤S810之后，在读电压PV被施加到所选字线的状态下执行预评估操作。在预评估操作中，根据位线Bit line的电位电平来调节感测节点S0的电位电平。在预评估操作中，感测节点S0的电位电平根据联接到所选字线的存储器单元是截止单元还是导通单元而改变。截止单元表示处于阈值电压高于读电压PV的编程状态S5的单元。导通单元表示处于阈值电压低于读电压PV但与读电压PV邻近的编程状态S4或者阈值电压低于读电压PV的编程状态S3的单元。
在位线预充电操作中，多个页缓冲器PB1至PBn 231中的每一个可通过第一晶体管M1和第五晶体管M5根据位线BL1至BLn当中的对应位线Bit line的电位电平改变感测节点S0的电位电平。
当联接到所选字线的存储器单元是处于阈值电压高于读电压PV的编程状态S5的截止单元时，第四晶体管M4通过具有高电平的第二预充电信号SA_PRECH_N而截止，并且第一晶体管M1通过具有第一电位电平的第一感测信号PBSENSE而导通。因此，公共节点CS0的电位电平降低至几乎等于位线Bit line的电平。第三晶体管M3处于根据第一节点Q的电位电平而导通的状态，并且第二晶体管M2处于通过具有第二电位电平的第一预充电信号SA_CSOC而导通的状态。因此，公共节点CS0的电位电平没有显著降低，并且公共节点CS0维持等于位线Bit line的电位电平。由于存储器单元的阈值电压高于读电压PV，所以位线Bitline的电位电平维持为预充电电平。第二感测信号SA_SENSE被施加有比第一感测信号PBSENSE低第一设定值的第三电位电平。第三电位电平是高于接地电压电平并低于第一电位电平的电位电平。第五晶体管M5通过具有第三电位电平的第二感测信号SA_SENSE而截止，并且感测节点S0维持预充电电平(例如，VCCI电平)。
当联接到所选字线的存储器单元是处于阈值电压低于读电压PV但与读电压PV邻近的编程状态S4的导通单元时，第四晶体管M4通过具有高电平的第二预充电信号SA_PRECH_N而截止，并且第一晶体管M1通过具有第一电位电平的第一感测信号PBSENSE而导通。因此，公共节点CS0的电位电平降低至几乎等于位线Bit line的电平。第三晶体管M3处于根据第一节点Q的电位电平而导通的状态，并且第二晶体管M2处于通过具有第二电位电平的第一预充电信号SA_CSOC而导通的状态。因此，公共节点CS0的电位电平没有显著降低，并且公共节点CS0维持等于位线Bit line的电位电平。由于存储器单元的阈值电压低于读电压PV但与读电压PV邻近，所以位线Bit line的电压降低至特定电平。当第二感测信号SA_SENSE被施加有比第一感测信号PBSENSE低第一设定值的第三电位电平时，第二感测信号SA_SENSE的第三电位电平与位线Bit line的电位电平之差等于或低于第五晶体管M5的阈值电压，以使得第五晶体管M5截止。因此，感测节点S0维持预充电电平(例如，VCCI电平)。
当联接到所选字线的存储器单元是处于阈值电压低于读电压PV的编程状态S3的导通单元时，第四晶体管M4通过具有高电平的第二预充电信号SA_PRECH_N而截止，并且第一晶体管M1通过具有第一电位电平的第一感测信号PBSENSE而导通。因此，公共节点CS0的电位电平降低至几乎等于位线Bit line的电平。由于存储器单元的阈值电压低于读电压PV，所以存储器单元处于导通状态。因此，位线Bit line的电压降低至接地电压电平。当第二感测信号SA_SENSE被施加有比第一感测信号PBSENSE低第一设定值的第三电位电平时，第五晶体管M5通过具有第三电位电平的第二感测信号SA_SENSE而导通。因此，感测节点S0的电位电平降低了具有接地电压电平的位线Bit line的电压。
3)第一感测操作(S830)
在步骤S820之后，通过根据感测节点S0的电位电平将数据锁存到存储装置2311来执行感测操作。
例如，当存储器单元的阈值电压处于编程状态S4和编程状态S5时，感测节点S0的电位电平维持作为电源电压VCCI电平的预充电电平。因此，第九晶体管M9处于导通状态。随后，第八晶体管M8在感测操作中根据施加有高电平的感测信号SENSING而导通，并且相应地，第二节点Qb的电位电平从作为初始状态的高电平改变为低电平。另外，第一节点Q的电位电平从作为初始状态的低电平改变为高电平。
当存储器单元的阈值电压处于编程状态S3时，感测节点S0的电位电平根据放电的位线Bit line的电位电平而降低至低电平。因此，第九晶体管M9处于截止状态。因此，尽管第八晶体管M8在感测操作中根据施加有高电平的感测信号SENSING而导通，但第二节点Qb维持作为初始状态的高电平，并且第一节点Q维持作为初始状态的低电平。
步骤S830中锁存的数据可通过列解码器240和输入/输出电路250输出。因此，与编程状态S3至S5对应的数据可通过将步骤S830中输出的数据当中被确定为编程状态S3的数据与步骤S830中被确定为编程状态S4和编程状态S5的数据组合来读取。
步骤S830中锁存的数据可通过列解码器240和输入/输出电路250输出。具体地讲，被确定为编程状态S3的数据可被确定为要输出的实际数据。
4)感测节点预充电操作(S840)
在步骤S830之后，感测节点S0被预充电至高电平。
具有高电平的重置信号RST被施加到第十晶体管M10，以使得第一节点Q被初始化为低电平。因此，第三晶体管M3导通。随后，第二预充电信号SA_PRECH_N被施加有低电平，以使得第四晶体管M4导通。因此，感测节点S0被预充电至电源电压VCCI电平。
5)后评估操作(S850)
在步骤S840之后，在读电压PV被施加到所选字线的状态下执行后评估操作。在后评估操作中，根据位线Bit line的电位电平来调节感测节点S0的电位电平。在后评估操作中，感测节点S0的电位电平根据联接到所选字线的存储器单元是截止单元还是导通单元而改变。截止单元表示处于阈值电压高于读电压PV的编程状态S5的单元。导通单元表示处于阈值电压低于读电压PV但与读电压PV邻近的编程状态S4的单元。
当联接到所选字线的存储器单元是处于阈值电压高于读电压PV的编程状态S5的截止单元时，第四晶体管M4通过具有高电平的第二预充电信号SA_PRECH_N而截止，并且第一晶体管M1通过具有第一电位电平的第一感测信号PBSENSE而导通。因此，公共节点CS0的电位电平降低至几乎等于位线Bit line的电平。第三晶体管M3处于根据第一节点Q的电位电平而导通的状态，并且第二晶体管M2处于通过具有第二电位电平的第一预充电信号SA_CSOC而导通的状态。因此，公共节点CS0的电位电平没有显著降低，并且公共节点CS0维持等于位线Bit line的电位电平。由于存储器单元的阈值电压高于读电压PV，所以位线Bitline的电位电平维持为预充电电平。第二感测信号SA_SENSE被施加有比第三电位电平高第二设定值的第四电位电平。第二设定值优选小于第一设定值。因此，第四电位电平低于第一电位电平。第五晶体管M5通过具有第四电位电平的第二感测信号SA_SENSE而截止，并且感测节点S0维持预充电电平(例如，VCCI电平)。
当联接到所选字线的存储器单元是处于阈值电压低于读电压PV但与读电压PV邻近的编程状态S4的导通单元时，第四晶体管M4通过具有高电平的第二预充电信号SA_PRECH_N而截止，并且第一晶体管M1通过具有第一电位电平的第一感测信号PBSENSE而导通。因此，公共节点CS0的电位电平降低至几乎等于位线Bit line的电平。第二感测信号SA_SENSE施加有比第三电位电平高第二设定值的第四电位电平。第五晶体管M5通过具有第四电位电平的第二感测信号SA_SENSE而导通，并且感测节点S0的电位电平降低了位线Bitline的电位电平。
6)第二感测操作(S860)
在步骤S850之后，通过根据感测节点S0的电位电平将数据锁存到存储装置2311来执行感测操作。
例如，当存储器单元的阈值电压处于编程状态S5时，感测节点S0的电位电平维持作为电源电压VCCI电平的预充电电平。因此，第九晶体管M9处于导通状态。随后，第八晶体管M8在感测操作中根据施加有高电平的感测信号SENSING而导通。因此，第二节点Qb的电位电平从作为初始状态的高电平改变为低电平。另外，第一节点Q的电位电平从作为初始状态的低电平改变为高电平。
当存储器单元的阈值电压处于编程状态S4时，感测节点S0的电位电平根据放电至接地电压电平的位线Bit line的电位电平而降低至低电平。因此，第九晶体管M9处于截止状态。因此，尽管第八晶体管M8在感测操作中根据施加有高电平的感测信号SENSING而导通，但第二节点Qb维持作为初始状态的高电平，并且第一节点Q维持作为初始状态的低电平。
步骤S860中锁存的数据可通过列解码器240和输入/输出电路250输出。因此，与编程状态S3至S5对应的数据可通过将步骤S830中输出的数据当中被确定为编程状态S3的数据与步骤S860中被确定为编程状态S4和编程状态S5的数据组合来读取。
如上所述，根据本公开的实施方式，可使用一个读电压来感测至少三个编程状态，因此，在读操作中使用另一读电压的感测操作的数量减少。因此，在读操作中使用新的读电压准备感测操作所需的字线和位线的预充电时间被跳过，以使得执行读操作所需的总时间可减少。
图9是示出根据本公开的实施方式的存储器装置的读操作的阈值电压分布图。
在图9中，作为示例将描述如参照图2、图5、图7和图8所述使用一个读电压来感测三个编程状态的情况。
参照图9，在具有八个编程状态S0至S7的TLC的读操作中，使用第一读电压R1感测处于编程状态S0的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中处于编程状态S0的存储器单元维持在读截止状态。
随后，使用第二读电压R3单独地感测处于阈值电压低于第二读电压R3的编程状态S1和编程状态S2的存储器单元以及处于阈值电压高于第二读电压R3的编程状态S3至S7的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中处于编程状态S0、编程状态S1和编程状态S2的存储器单元维持在读截止状态。
随后，使用第三读电压R5单独地感测处于阈值电压低于第三读电压R5的编程状态S3和编程状态S4的存储器单元以及处于阈值电压高于第三读电压R5的编程状态S5至S7的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中处于编程状态S0至S4的存储器单元维持在读截止状态。
随后，单独地感测处于阈值电压低于第四读电压R7的编程状态S5和编程状态S6的存储器单元以及处于阈值电压高于第四读电压R7的编程状态S7的存储器单元，并且输出所感测的数据。
因此，在具有八个编程状态S0至S7的TLC中，可通过使用四个读电压R1、R3、R5和R7执行感测操作来执行读操作。
图10是示出根据本公开的实施方式的存储器装置的读操作的阈值电压分布图。
在图10中，作为示例将描述使用一个读电压来感测五个编程状态的情况。
具有八个编程状态S0至S7的TLC可对应于三位的数据，即，每一个编程状态的最低有效位(LSB)、中间有效位(CSB)和最高有效位(MSB)，并且TLC的读操作可配置有LSB读操作、CSB读操作和MSB读操作。
参照图10，LSB读操作中的读电压被固定为R5，并且预评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S0和编程状态S1的电压并被施加。随后，通过执行第一感测操作来单独地感测处于编程状态S0和编程状态S1的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中在编程状态S0下感测的存储器单元维持在读截止状态。
随后，在读电压被固定为R5的状态下，后评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S4和编程状态S5的电压并被施加。随后，通过执行第二感测操作来单独地感测处于编程状态S4和编程状态S5的存储器单元，并且输出所感测的数据。TLC的LSB数据可使用作为通过执行第一感测操作和第二感测操作而获得的结果输出的数据来组合。
可在LSB读操作之后执行CSB读操作。CSB读操作中的读电压被固定为R6，并且第一评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S1和编程状态S2的电压并被施加。随后，通过执行第一感测操作来单独地感测处于编程状态S1和编程状态S2的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中在编程状态S1和S2下感测的存储器单元维持在读截止状态。CSB读操作中的读电压被固定为R6，并且第二评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S3和编程状态S4的电压并被施加。随后，通过执行第二感测操作来单独地感测处于编程状态S3和编程状态S4的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中在编程状态S3和S4下感测的存储器单元维持在读截止状态。CSB读操作中的读电压被固定为R6，并且第三评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S5和编程状态S6的电压并被施加。随后，通过执行第三感测操作来单独地感测处于编程状态S5和编程状态S6的存储器单元，并且输出所感测的数据。TLC的CSB数据可使用作为通过执行第一感测操作至第三感测操作所获得的结果而输出的数据来组合。
可在CSB读操作之后执行MSB读操作。MSB读操作中的读电压被固定为R3，并且预评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S2和编程状态S3的电压并被施加。随后，通过执行第一感测操作来单独地感测处于编程状态S2和编程状态S3的存储器单元，并且输出所感测的数据。随后，通过将位线维持在高电平状态，在后续读操作中在编程状态S2下感测的存储器单元维持在读截止状态。
随后，在读电压被固定为R7的状态下，后评估操作中的第二感测信号SA_SENSE的电压被调节为能够区分编程状态S6和编程状态S7的电压并被施加。随后，通过执行第二感测操作来单独地感测处于编程状态S6和编程状态S7的存储器单元，并且输出所感测的数据。TLC的MSB数据可使用作为通过执行第一感测操作和第二感测操作所获得的结果而输出的数据来组合。
图11是示出根据本公开的实施方式的存储器装置的编程验证操作的阈值电压分布图。
在图11中，作为示例将描述使用一个编程验证电压来感测三个编程状态的情况。
在存储器装置的编程操作中施加编程电压之后，执行编程验证操作以检查存储器单元的阈值电压是否已被编程为目标验证电平或以上。编程验证操作可包括：预验证操作，确定存储器单元的阈值电压是否已被编程为高于比目标验证电平(例如，PV1至PV7)低的预验证电平PV1*至PV7*；以及主验证操作，确定存储器单元的阈值电压是否已被编程为高于目标验证电平(例如，PV1至PV7)。
参照图11，通过将预验证操作中的验证电压固定为PV1并将预评估操作中的第二感测信号SA_SENSE的电压调节为能够区分存储器单元的阈值电压是低于还是高于预验证电平PV1*的电压，然后施加所调节的电压来执行第一感测操作。随后，通过将后评估操作中的第二感测信号SA_SENSE的电压调节为能够区分存储器单元的阈值电压是低于还是高于目标验证电平PV1的电压，然后施加所调节的电压来执行第二感测操作。通过对存储器单元执行预验证操作和主验证操作而获得的结果可使用作为通过执行第一感测操作和第二感测操作所获得的结果而输出的数据来获得。
如在编程验证操作中所述，验证电压被依次固定为PV2至PV7，然后执行第一感测操作和第二感测操作，从而可执行对存储器单元的预验证操作和主验证操作。
此外，在本公开的实施方式中，作为示例描述通过执行第一感测操作和第二感测操作来执行预验证操作和主验证操作的情况。然而，通过第二感测信号SA_SENSE的电压的调节，可通过执行至少两个感测操作来执行验证电压低于主验证操作的一个或更多个预验证操作。
图12是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的存储器装置1100的存储器系统30000)的图。
参照图12，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作、读操作等)。
可在存储控制器1200的控制下通过显示器3200输出编程在存储器装置1100中的数据。
无线电收发器3300可通过天线ANT来发送和/或接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100所处理的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将所转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置，并且可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作，使得可通过显示器3200输出从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据。
在一些实施方式中，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。
图13是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的存储器装置1100的存储器系统40000)的图。
参照图13，存储器系统40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作的存储控制器1200。
根据通过输入装置4200输入的数据，处理器4100可通过显示器4300来输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作，并且控制存储控制器1200的操作。在一些实施方式中，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器4100的一部分，或者被实现为与处理器4100分离的芯片。
图14是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的存储器装置1100的存储器系统50000)的图。
参照图14，存储器系统50000可被实现为图像处理装置，例如数字相机、附接有数字相机的移动终端、附接有数字相机的智能电话、或者附接有数字相机的平板个人计算机(PC)。
存储器系统50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且所转换的数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，所转换的数字信号可通过显示器5300输出或者通过存储控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。
在一些实施方式中，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器5100的一部分，或者被实现为与处理器5100分离的芯片。
图15是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的存储器装置1100的存储器系统70000)的图。
参照图15，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000联接到诸如个人计算机(PC)、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。
根据本公开，在存储器装置的读操作或编程验证操作中使用一个读电压或编程验证电压感测多个编程状态，从而改进读操作和编程验证操作的速度。
本文公开了示例实施方式，尽管采用了特定术语，但是其仅在一般和描述性意义下使用并解释，而非用于限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请时起，除非另外明确地指示，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2018年1月30日提交的韩国专利申请号10-2018-0011543的优先权，其完整公开通过引用并入本文。

Claims (21)

1.一种存储器装置，该存储器装置包括：
存储器单元；
联接到所述存储器单元的位线和字线；以及
被配置为对所述存储器单元执行读操作的页缓冲器，
其中，当在所述读操作期间一个读电压被施加到所述字线时，所述页缓冲器通过执行第一评估操作、第一感测操作、第二评估操作和第二感测操作来将所述存储器单元的编程状态感测为至少三个编程状态中的一个。
2.根据权利要求1所述的存储器装置，其中，所述至少三个编程状态是具有高于所述读电压的第一阈值电压的第一编程状态、具有低于所述读电压但与所述读电压邻近的第二阈值电压的第二编程状态以及具有低于所述第二阈值电压的第三阈值电压的第三编程状态。
3.根据权利要求2所述的存储器装置，其中，在所述第一评估操作中，确定所述存储器单元处于所述第三编程状态或者处于所述第一编程状态和所述第二编程状态。
4.根据权利要求2所述的存储器装置，其中，在所述第二评估操作中，确定所述存储器单元处于所述第一编程状态或处于所述第二编程状态。
5.根据权利要求1所述的存储器装置，其中，所述页缓冲器包括：
联接在所述位线和公共节点之间的第一晶体管，所述第一晶体管由第一感测信号控制；
联接在所述公共节点和感测节点之间的第二晶体管，所述第二晶体管由第二感测信号控制；
存储装置，该存储装置被配置为将与所述感测节点的电位电平对应的数据锁存；以及
串联联接在电源电压和所述公共节点之间的第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管由预充电信号和所述存储装置的第一节点的电位电平控制。
6.根据权利要求5所述的存储器装置，其中，在所述第一评估操作中，所述第一感测信号被施加有第一电位电平，并且所述第二感测信号被施加有比所述第一电位电平低第一设定值的第二电位电平。
7.根据权利要求6所述的存储器装置，其中，在所述第二评估操作中，所述第一感测信号被施加有所述第一电位电平，并且所述第二感测信号被施加有比所述第二电位电平高第二设定值的第三电位电平。
8.根据权利要求7所述的存储器装置，其中，所述第二设定值小于所述第一设定值。
9.根据权利要求7所述的存储器装置，其中，所述第三电位电平低于所述第一电位电平。
10.一种操作存储器装置的方法，该方法包括以下步骤：
对联接到存储器单元的位线进行预充电，并将第一读电压施加至联接到所述存储器单元的字线；
通过根据所述位线的电位电平控制页缓冲器中的感测节点的电位电平来执行预评估操作，其中，响应于具有第一电位电平的第一感测信号而评估所述位线的电位和公共节点的电位，并且响应于具有第二电位电平的第二感测信号而评估所述公共节点的电位和所述感测节点的电位；
通过感测与所述感测节点的电位电平对应的第一数据来执行第一感测操作；
通过维持施加到所述字线的所述第一读电压并且根据所述位线的电位电平控制所述感测节点的电位电平来执行后评估操作，其中，响应于具有所述第一电位电平的所述第一感测信号而评估所述位线的电位和所述公共节点的电位，并且响应于具有第三电位电平的所述第二感测信号而评估所述公共节点的电位和所述感测节点的电位；以及
通过感测与所述感测节点的电位电平对应的第二数据来执行第二感测操作。
11.根据权利要求10所述的方法，其中，所述第一电位电平高于所述第二电位电平和所述第三电位电平。
12.根据权利要求10所述的方法，其中，所述第二电位电平比所述第一电位电平低第一设定电压值，并且
所述第三电位电平比所述第二电位电平高第二设定电压值。
13.根据权利要求12所述的方法，其中，所述第一设定电压值大于所述第二设定电压值。
14.根据权利要求10所述的方法，其中，执行所述预评估操作的步骤包括以下步骤：
当所述存储器单元处于具有高于所述读电压的第一阈值电压的第一编程状态或者具有低于所述读电压但与所述读电压邻近的第二阈值电压的第二编程状态时，将所述感测节点评估为第一电平；以及
当所述存储器单元处于具有低于所述第二阈值电压的第三阈值电压的第三编程状态时，将所述感测节点评估为不同于所述第一电平的第二电平。
15.根据权利要求14所述的方法，其中，执行所述后评估操作的步骤包括以下步骤：
当所述存储器单元处于第一编程状态时，将所述感测节点评估为所述第一电平；以及
当所述存储器单元处于第二编程状态时，将所述感测节点评估为所述第二电平。
16.根据权利要求10所述的方法，该方法还包括以下步骤：在执行所述第一感测操作之后执行所述后评估操作之前，对所述感测节点进行预充电。
17.一种操作存储器装置的方法，该方法包括以下步骤：
对联接到存储器单元的位线进行预充电，并将主验证电压施加到联接到所述存储器单元的字线；
通过根据所述位线的电位电平控制页缓冲器中的感测节点的电位电平来执行预评估操作，其中，响应于具有第一电位电平的第一感测信号而评估所述位线的电位和公共节点的电位，并且响应于具有第二电位电平的第二感测信号而评估所述公共节点的电位和所述感测节点的电位；
通过执行第一感测操作来根据所述感测节点的电位电平执行预验证操作；
通过维持施加到所述字线的所述主验证电压并且根据所述位线的电位电平控制所述感测节点的电位电平来执行后评估操作，其中，响应于具有所述第一电位电平的所述第一感测信号而评估所述位线的电位和所述公共节点的电位，并且响应于具有第三电位电平的所述第二感测信号而评估所述公共节点的电位和所述感测节点的电位；以及
通过执行第二感测操作来根据所述感测节点的电位电平执行主验证操作。
18.根据权利要求17所述的方法，其中，执行所述预验证操作的步骤包括验证所述存储器单元的阈值电压是高于还是低于预验证电平，并且所述预验证电平低于所述主验证电压。
19.根据权利要求17所述的方法，其中，执行所述主验证操作的步骤包括验证所述存储器单元的阈值电压是高于还是低于主验证电平，并且所述主验证电平等于所述主验证电压。
20.根据权利要求17所述的方法，其中，所述第一电位电平高于所述第二电位电平和所述第三电位电平。
21.一种存储器装置，该存储器装置包括：
存储器单元；
联接到所述存储器单元的位线和字线；以及
页缓冲器，该页缓冲器被配置为当在读操作期间一个读电压被施加到所述字线时，通过执行预评估操作、第一感测操作、后评估操作和第二感测操作来将所述存储器单元的编程状态感测为至少三个编程状态中的一个，
其中，所述页缓冲器通过根据所述位线的电位电平控制所述页缓冲器中的感测节点的电位电平来执行所述预评估操作，其中，响应于具有第一电位电平的第一感测信号而评估所述位线的电位和公共节点的电位，并且响应于具有第二电位电平的第二感测信号而评估所述公共节点的电位和所述感测节点的电位，
其中，所述页缓冲器通过感测与所述感测节点的电位电平对应的第一数据来执行所述第一感测操作，
其中，所述页缓冲器通过维持施加到所述字线的第一读电压并且根据所述位线的电位电平控制所述感测节点的电位电平来执行所述后评估操作，其中，响应于具有所述第一电位电平的所述第一感测信号而评估所述位线的电位和所述公共节点的电位，并且响应于具有第三电位电平的所述第二感测信号而评估所述公共节点的电位和所述感测节点的电位，并且
其中，所述页缓冲器通过感测与所述感测节点的电位电平对应的第二数据来执行所述第二感测操作。
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