CN111133518B - 闪速存储器件中的感测电路和感测操作方法 - Google Patents

Abstract

一种存储单元的感测电路包括串联耦合的第一开关、感测节点、第三开关、连接节点、第四开关和存储单元。升压驱动器耦合至感测节点。第二开关和连接节点串联耦合。在第一、第二、第三、第四开关被接通时，升压驱动器输出第一电压。之后，第三开关被关断，并且升压驱动器输出高于第一电压的第二电压，使得感测节点处的电压电平不高于系统电压。第三开关被接通，之后被关断，并且升压驱动器输出介于第一电压和第二电压之间的中间电压。在中间电压的输出期间确定存储单元的状态。

Description

闪速存储器件中的感测电路和感测操作方法

技术领域

本发明涉及闪速存储器件，并且更具体而言涉及闪速存储器件中的感测电路和感测操作。

背景技术

非易失性存储器是能够在不加电的情况下使其存储的数据保持延长的时段的存储器。闪速存储器件已经发展成了一种普及型的非易失性存储器，其可以用于很宽范围的应用。闪速存储器件常被用到诸如个人计算机、数字相机、数字媒体播放器、数字记录仪、车辆、无线装置、蜂窝电话和可拆卸存储模块的电子系统中，而且闪速存储器的用途还在不断扩展。

闪速存储器使用两种基本架构之一，这两种基本架构被称为NOR闪存和NAND闪存。典型地，NAND闪速存储器件的存储单元阵列被布置为使得一串的存储单元以源极到漏极的方式串联连接到一起。闪速存储器可以包括具有大量的浮栅晶体管的存储阵列。NAND架构阵列使其闪速存储单元的阵列布置成具有行和列的矩阵，就像常规NOR阵列那样，使得阵列的每个闪速存储单元的栅极按行耦合至字线。然而，与NOR不同的是每个存储单元不直接耦合至源极线和列位线。相反，阵列的存储单元被一起布置成串，通常为8串、16串、32串或更多。串中的存储单元以源极到漏极的方式一起串联耦合在公共源极线和列位线之间。

闪速存储器需要用于执行针对选定存储单元的感测操作(诸如读取操作和验证操作)的至少部分的感测电路。所述感测操作中的升压方案用于以更高的准确度实现更可靠的感测。然而，通常应用的升压方案有其自身的问题，例如，泄漏问题，其可能导致错误感测。需要一种新升压方案来解决这些问题。

发明内容

实施例提供了一种操作存储单元的感测电路的方法。所述感测电路包括第一开关、第二开关、第三开关和第四开关。第一开关的第一端耦合至输出系统电压的系统电压源。第一开关的第二端耦合至感测节点、第三开关的第一端和升压驱动器。第二开关的第二端耦合至第三开关的第二端和第四开关的第一端。所述方法包括：控制升压驱动器以输出第一电压，并且在第一开关、第二开关和第四开关被接通的同时接通第三开关；在控制升压驱动器以输出第一电压并且接通第三开关之后，关断第三开关；在第三开关被关断的同时，控制升压驱动器以输出高于第一电压的第二电压，使得感测节点处的电压电平不高于系统电压；在升压驱动器输出第二电压的同时，接通第三开关；当在升压驱动器正在输出高电压的同时接通第三开关之后，关断第三开关，并且控制升压驱动器以输出处于第一电压和第二电压之间的中间电压；以及在升压驱动器输出中间电压的同时确定存储单元的状态。

实施例提供了一种感测电路，其包括升压驱动器、第一开关、第二开关、第三开关和第四开关。耦合至感测节点的升压驱动器被配置为提供升压电压。第一开关包括耦合至系统电压源的第一端和耦合至感测节点的第二端。第二开关包括耦合至系统电压源的第一端以及第二端。第三开关包括耦合至感测节点的第一端和耦合至第二开关的第二端的第二端。第四开关包括耦合至第二开关的第二端的第一端和耦合至存储单元串的第二端。

实施例提供了一种操作存储单元的感测电路的方法。所述感测电路包括感测节点、开关、串联耦合的存储单元、以及耦合至感测节点的升压驱动器。所述方法包括：控制升压驱动器以输出第一电压，并且在第一开关、第二开关和第四开关被接通的同时接通第三开关；在控制升压驱动器以输出第一电压并且接通第三开关之后，关断第三开关；在第三开关被关断的同时，控制升压驱动器以输出高于第一电压的第二电压，使得感测节点处的电压电平不高于系统电压；在升压驱动器输出第二电压的同时，接通第三开关；当在升压驱动器正在输出高电压的同时接通第三开关之后，关断第三开关，并且控制升压驱动器以输出处于第一电压和第二电压之间的中间电压；以及在升压驱动器输出中间电压的同时确定存储单元的状态。

实施例提供了一种存储器件，其包括：多个存储单元；多个位线晶体管，它们每者耦合至多个存储单元的对应列的一端；

多个源极线晶体管，它们每者耦合至所述多个存储单元的所述对应列的另一端；以及

耦合至所述多个存储单元的每一列的感测电路。所述感测电路包括升压驱动器、第一开关、第二开关、第三开关和第四开关。耦合至感测节点的升压驱动器被配置为提供升压电压。第一开关包括耦合至系统电压源的第一端和耦合至感测节点的第二端。第二开关包括耦合至系统电压源的第一端以及第二端。第三开关包括耦合至感测节点的第一端和耦合至第二开关的第二端的第二端。第四开关包括耦合至第二开关的第二端的第一端以及第二端。

在阅读了下文对通过各种附图和图示所例示的优选实施例的详细描述之后，本发明的这些和其他目的对于本领域普通技术人员而言无疑将变得显而易见。

附图说明

图1是实施例的闪速存储器件的示图。

图2是2位MLC存储单元的阈值电压范围的示例的示图。

图3示出了本发明的实施例中的被实施为用于感测操作的感测电路的示图。

图4是本发明的实施例的用于感测操作的升压方案的波形的示图。

图5是本发明的实施例的用于感测操作的升压方案的波形的示图。

图6是本发明的实施例的感测操作的方法。

具体实施方式

在下文的详细描述中将参考形成了部分具体实施例的附图。

图1示出了本发明的实施例的闪速存储器件100。非易失性存储器件100包括多个存储单元C(1,1)到C(M,N)，其中，M和N是正整数。每个存储单元包括浮栅晶体管。在本发明的一些实施例中，非易失性存储器件100可以是NAND型闪速存储器。N个存储单元可以耦合至同一字线，并且M个存储单元可以耦合至同一位线。例如，一行存储单元C(1,1)到C(1,N)可以耦合至字线WL1，并且一行存储单元C(M,1)到C(M,N)可以耦合至字线WLM。一列存储单元C(1,1)到C(M,1)可以耦合至位线BL1，并且一列存储单元C(M,1)到C(M,N)可以耦合至位线BLN。存储列的一个端子经由对应于该存储列的位线晶体管Tb耦合至位线，并且另一端子经由源极线晶体管Ts耦合至源极线。位线BL1到BLN耦合至感测电路(例如，感测放大器)300，感测电路300通过感测选定位线BLn上的电压或电流来检测目标存储单元的状态，其中，n是处于1和N(含1和N)之间的正整数。闪速存储器件100还包括用于对存储单元阵列实施编程脉冲的控制电路。

存储单元C(1,1)到C(M,N)可以被配置为单级存储单元(SLC)或多级存储单元(MLC)。可以借助于在存储单元中存储的具体阈值电压范围将数据状态分配给存储单元。SLC允许在一个存储单元中存储单个二进制数位的数据，而MLC允许在一个存储单元中存储两个或更多二进制数位，具体取决于阈值电压的范围和严密性。例如，一个位可以由两个阈值电压范围表示，两个位可以由四个范围表示，并且三个位可以由八个范围表示，等等。SLC存储器使用两个阈值电压范围来存储表示0或1的单个数据位(两个范围)。MLC存储器可以被配置为存储两个数据位(四个范围)、三个数据位(八个范围)或更多。

图2是2位MLC存储单元的阈值电压范围的示例的示图。存储单元可以被编程至落在四个不同范围S0、S1、S2和S3之一内的阈值电压；每个范围表示对应于两位的模式的数据状态。在每个范围S0到S3之间保持一定裕量，以防止重叠。例如，如果存储单元的电压落在第一阈值电压范围S0内，那么该单元存储了“11”状态，其通常表示擦除状态。如果存储单元的电压落在第二阈值电压范围S1内，那么该单元存储了“10”状态。如果存储单元的电压落在第三阈值电压范围S2内，那么该单元存储了“00”状态。如果存储单元的电压落在第四阈值电压范围S3内，那么该单元存储了“01”状态。

闪速存储单元按照编程周期受到编程。某一块的存储单元首先受到擦除，并且之后选择的单元受到编程。对于NAND阵列而言，通过将所有字线设定到地电压并且将擦除电压施加至形成单元块的衬底来擦除单元块。这去除了在浮栅或者晶体管的其他电荷捕集结构中捕集的电荷，从而使得存储单元的所得到的阈值电压落在S0的范围中，S0的范围可以表示擦除状态。

闪速编程涉及向字线(例如，图1中的字线WLm)施加一个或多个编程脉冲，其中，m是处于1和M之间的整数。这由于控制每个存储单元C(m,1)到C(m,N)的栅极。例如，编程脉冲可以开始于15V，并且对于每个后续编程脉冲都增大。这种编程方法是公知的增量步进脉冲编程(ISPP)。在编程脉冲被施加至字线WLm的同时，电压还被施加至具有这些存储单元的沟道的衬底，从而产生从选定存储单元的沟道到浮栅的电荷转移。来自沟道的电子可以通过直接注入或福勒-诺德海姆隧穿被注入到浮栅中。因此，在编程状态下，阈值电压往往大于零。

而且在图1中，通过电压(pass voltage)被施加至每个未选定字线，例如，除了WLm之外的字线WL1到WLM。在不同的字线上所施加的通过电压可以是不同的。与选定字线WLm相邻的字线可以具有9V的通过电压，并且另一字线WLm_-1可以具有8V的通过电压。通过电压总是足够低，以避免触发存储单元的编程。而且还对未耦合至具有被选定为进行编程的存储单元的存储单元串的位线施加抑制电压。在编程操作期间，可以对交替位线进行激活或去活，以进行编程。例如，可以对诸如BL2、BL4等的偶数编号位线激活从而对耦合至这些位线的存储单元编程，同时可以对诸如BL1、BL3等的奇数编号位线去活，从而不对耦合至这些位线的存储单元编程。之后，后续的编程操作可以对偶数编号位线去活并且对奇数编号位线激活。

在编程脉冲之间，执行感测操作(例如，验证操作)来检查选定存储单元，从而判断它们是否达到了其预期编程状态。例如，如果存储单元C(m,n)已经达到了其预期编程状态，将通过使耦合至存储单元C(m,n)的位线BLn偏置抑制电压而对该存储单元进行抑制或者不再对其做进一步编程。紧随感测操作之后，如果还有存储单元尚未完成编程，那么施加附加的编程脉冲。施加编程脉冲继而执行感测操作的这一过程继续进行直到全部的选定存储单元都达到了其预期编程状态为止。在已经施加了最大数量的编程脉冲，并且一些选定存储单元仍然未完成编程时，这些存储单元将被指定为缺陷存储单元。

感测电路被用到闪速存储器件中，以执行对选定存储单元的感测操作(例如，读取和/或验证)。图3示出了本发明的实施例中的被实施为用于感测操作的感测电路300的示图。感测电路300包括第一开关T1、第二开关T2、第三开关T3和第四开关T4。第一开关T1的第二端耦合至第三开关T3的第一端和被配置为提供升压电压的升压驱动器Vboost。这一耦合节点被称为感测节点SO。第二开关T2的第二端被耦合至第三开关T3的第二端和第四开关T4的第一端。第一开关T1的第一端和第二开关T2的第一端被给定了系统电压VDD。第四开关T4的第二端耦合至位线BLn和存储单元串310。耦合在感测节点SO和升压驱动器Vboost之间的电容器C_so是形成在感测节点SO处的寄生电容器。耦合在位线BLn和地之间的电容器C_b是由位线BLn和存储单元串310形成的寄生电容器。第一开关T1可以是借助于PMOS(P型金属氧化物半导体)晶体管实施的。第二开关T2、第三开关T3和第四开关T4可以是通过NMOS(N型金属氧化物半导体)晶体管实施的。

在感测操作的预充电阶段期间，通过将信号PRE设定为某一电压电平而将第一开关T1接通，由此将预充电电流注入到感测节点SO中，从而使感测节点SO的电压电平升高到系统电压VDD。信号Vblclamp被施加以使第二开关T2接通，并且另一信号Vblbias被施加以使第四开关T4接通。如信号Vsoblk被去活所指示的，第三开关T3被关断。

在预充电阶段之后，耦合至未选定存储单元的字线可以被给定通过电压。通过电压使得耦合至那些字线的未选定存储单元在通过模式下操作而不管其状态如何。之后，耦合至选定存储单元C(m,n)的字线WLm被偏置以感测电压，以确定存储单元C(m,n)的数据状态。如果存储单元C(m,n)的阈值电压超过感测电压，那么存储单元C(m,n)将不被激活，并且位线BLn将保持预充电电压。如果存储单元C(m,n)的阈值电压低于感测电压，那么存储单元C(m,n)将被激活，并且位线BLn将通过存储单元串310放电。感测节点SO处的电压还将受到下拉。之后，感测电路300检测位线BLn和感测节点SO是否在感测操作期间放电，以确定存储单元C(m,n)的数据状态。

感测电路300被配置为具有在感测节点SO处建立的感测触发电平。感测触发电平可以是感测节点SO处的特定电压。在感测操作末尾，当感测节点SO处的电压低于感测触发电平时，存储单元C(m,n)可以被确定为处于擦除状态。当感测节点SO处的电压高于感测触发电平时，存储单元C(m,n)可以被确定为处于编程状态。一种提高编程状态和擦除状态之间的感测裕量的方式是应用升压方案。典型地，升压驱动器Vboost在感测阶段的开始输出高电压。这将使感测节点SO的电压升高到超过系统电压VDD的电平。然而，这可能导致感测电路300的开关T1中的泄漏电流，其有可能引起存储单元C(m,n)的数据状态的错误指示。因此，需要一种新的方法来解决这一问题。

提出了一种用于感测操作的升压方案，以解决上文提及的问题。图4和图5是本发明的实施例的用于感测操作的升压方案的波形的示图。如图4和图5所示，在预充电阶段期间，第一开关T1被接通，并且感测节点SO被充电至系统电压VDD。升压驱动器Vboost被设定在地电平，并且用于控制第三开关T3的信号Vsoblk处于指示第三开关T3接通的“接通”电平。尽管图中未示出，但是用于控制第二开关T2的信号Vblclamp和用于控制第四开关T4的信号Vblbias在整个感测操作期间均被激活。

下文的描述参考图3、图4和图5。感测阶段开始于时间t1，感测节点SO开始通过存储单元串310放电。在某一持续时长t_a之后，在时间t2，如信号Vsoblk被设定为“关断”电平所指示的，第三开关T3被关断。感测节点SO的放电随着放电电流通路的截断而停止。在信号Vsoblk的关断之后，在时间t3，升压驱动器Vboost输出高电压vboost1，以开始对感测节点SO充电。在感测节点SO处的电压达到某一电平时，信号Vsoblk被再次设定在“接通”电平，从而使第三开关T3接通，并且感测节点SO再次开始放电。在某一持续时长t_b之后，在时间t5，升压驱动器Vboost使其输出电压下降电压vboost2，从而将升压驱动器Vboost的输出电压设定为vboost1-vboost2。感测节点SO处的电压将继续下降，直到稳定状态电平。在这一时间，将感测节点处的电压与预定感测电压Vtrigger进行比较。如果如图4所示感测节点处的电压高于感测电压Vtrigger，那么选定存储单元C(m,n)被确定为处于编程状态。如果如图5所示感测节点处的电压低于感测电压Vtrigger，那么选定存储单元C(m,n)被确定为处于擦除状态。

替代地，可以通过将放电串电流I_string与目标感测电流I_sense的幅度进行比较而确定选定存储单元C(m,n)的数据状态。如果串电流I_string的幅度小于感测电流I_sense，那么选定存储单元C(m,n)被确定为处于编程状态。如果串电流I_string的幅度大于感测电流I_sense，那么选定存储单元C(m,n)被确定为处于擦除状态。

图4和图5中的持续时长t_a和t_b可以被定义为：

I_sense×t_a＝C_so×(vboost1-α)

I_sense×t_b＝C_so×(VDD-α-vboost2)

I_sense是目标感测电流。C_so是感测节点SO处的特性电容。α是作为用于感测变化的裕量的预定常数。

图6是本发明的实施例的感测操作的方法600。其包括下述步骤：

S610：控制升压驱动器Vboost以输出第一电压，并且在第一开关T1、第二开关T2和第四开关T4被接通的同时接通第三开关T3；

S620：在控制升压驱动器Vboost以输出第一电压并且接通第三开关T3之后，关断第三开关T3；

S630：在第三开关T3被关断的同时，控制升压驱动器Vboost以输出高于第一电压的第二电压，使得感测节点SO处的电压电平不高于系统电压VDD；

S640：在升压驱动器正在输出高电压的同时，接通第三开关T3；

S650：当在升压驱动器Vboost正在输出第二电压的同时接通第三开关T3之后，关断第三开关T3，并且控制升压驱动器Vboost以输出处于第二电压和第一电压之间的中间电压。

S660：将感测节点SO处的电压电平与感测电压Vtrigger进行比较；如果感测节点SO的电压电平高于感测电压Vtrigger，那么进行至步骤S670，否则进行至步骤680；

S670：确定选定存储单元处于编程状态。

S680：确定选定存储单元处于擦除状态。

总之，本发明的感测电路和感测操作方法应用了一种新的升压方案，使得感测节点处的电压电平不超过系统电压。其能够有效地消除感测电路中的泄漏电流，因此实现更精确的感测，从而以更高的准确度确定选定存储单元的数据状态。

本领域的技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，应当将上文的公开内容解释为仅由所附权利要求的划定范围来限定。

Claims (20)

1.一种操作存储单元的感测电路的方法，所述感测电路包括第一开关、第二开关、第三开关和第四开关，所述第一开关的第一端耦合至输出系统电压的系统电压源，所述第一开关的第二端耦合至感测节点、所述第三开关的第一端和升压驱动器，所述第二开关的第二端耦合至所述第三开关的第二端和所述第四开关的第一端，所述方法包括：

控制所述升压驱动器以输出第一电压，并且在所述第一开关、所述第二开关和所述第四开关被接通的同时接通所述第三开关；

在控制所述升压驱动器以输出所述第一电压并且接通所述第三开关之后，关断所述第三开关；

在所述第三开关被关断的同时，控制所述升压驱动器以输出高于所述第一电压的第二电压，使得所述感测节点处的电压电平不高于所述系统电压；

在所述升压驱动器正在输出所述第二电压的同时，接通所述第三开关；

当在所述升压驱动器正在输出所述第二电压的同时接通所述第三开关之后，关断所述第三开关，并且控制所述升压驱动器以输出处于所述第一电压和所述第二电压之间的中间电压；以及

在所述升压驱动器输出所述中间电压的同时确定所述存储单元的状态。

2.根据权利要求1所述的方法，还包括：

将所述感测节点的电压电平与预定电压进行比较；以及

如果所述感测节点的电压电平高于所述预定电压，那么确定所述存储单元处于编程状态。

3.根据权利要求1所述的方法，还包括：

将所述感测节点的电压电平与预定电压进行比较；以及

如果所述第一开关的第二端的电压电平低于所述预定电压，那么确定所述存储单元处于擦除状态。

4.根据权利要求1所述的方法，其中，所述感测电路具有形成于所述第一开关的第二端和所述升压驱动器之间的寄生电容器。

5.根据权利要求1所述的方法，其中，所述感测电路具有形成于所述第四开关的第二端和地之间的寄生电容器。

6.根据权利要求1所述的方法，其中，所述第四开关的第二端耦合至存储单元串。

7.根据权利要求1所述的方法，其中，所述第一开关是PMOS(P型金属氧化物半导体)晶体管。

8.根据权利要求1所述的方法，其中，所述第二开关、所述第三开关和所述第四开关是NMOS(N型金属氧化物半导体)晶体管。

9.一种感测电路，包括：

耦合至感测节点的升压驱动器，所述升压驱动器被配置为提供升压电压；

第一开关，其包括：

耦合至系统电压源的第一端；以及

耦合至所述感测节点的第二端；

第二开关，其包括：

耦合至所述系统电压源的第一端；以及

第二端；

第三开关，其包括：

耦合至所述感测节点的第一端；以及

耦合至所述第二开关的第二端的第二端；以及

第四开关，其包括：

耦合至所述第二开关的第二端的第一端；以及

耦合至存储单元串的第二端。

10.根据权利要求9所述的感测电路，其中，寄生电容器形成于所述第一开关的第二端和所述升压驱动器之间。

11.根据权利要求9所述的感测电路，其中，寄生电容器形成于所述第四开关的第二端和地之间。

12.根据权利要求9所述的感测电路，其中，所述第一开关是PMOS(P型金属氧化物半导体)晶体管。

13.根据权利要求9所述的感测电路，其中，所述第二开关、所述第三开关和所述第四开关是NMOS(N型金属氧化物半导体)晶体管。

14.一种操作存储单元的感测电路的方法，所述感测电路包括串联耦合的感测节点、开关和存储单元以及耦合至所述感测节点的升压驱动器，所述方法包括：

接通所述开关；

在所述开关被接通之后，所述升压驱动器将第一电压输出至所述感测节点；

在所述开关被接通之后，关断所述开关；

在所述开关已经被关断之后，所述升压驱动器输出高于所述第一电压的第二电压，所述第二电压使得所述感测节点处的电压电平不高于系统电压；

在所述升压驱动器输出所述第二电压的同时接通所述开关；

在已经在所述升压驱动器输出所述第二电压的同时接通了所述开关之后，关断所述开关，并且所述升压驱动器输出介于所述第一电压和所述第二电压之间的中间电压；以及

在所述升压驱动器输出所述中间电压的同时确定所述存储单元的状态。

15.一种存储器件，包括：

多个存储单元；

多个位线晶体管，每个位线晶体管耦合至所述多个存储单元的对应列的一端；

多个源极线晶体管，每个源极线晶体管耦合至所述多个存储单元的所述对应列的另一端；

耦合至所述多个存储单元的每一列的感测电路，所述感测电路包括：

耦合至感测节点的升压驱动器，所述升压驱动器被配置为提供升压电压；

第一开关，其包括：

耦合至系统电压源的第一端；以及

耦合至所述感测节点的第二端；

第二开关，其包括：

耦合至所述系统电压源的第一端；以及

第二端；

第三开关，其包括：

耦合至所述感测节点的第一端；以及

耦合至所述第二开关的第二端的第二端；以及

第四开关，其包括：

耦合至所述第二开关的第二端的第一端；以及

第二端。

16.根据权利要求15所述的存储器件，还包括被配置为向所述存储单元实施编程脉冲的控制电路。

17.根据权利要求15所述的存储器件，其中，所述多个存储单元的每一行耦合至字线。

18.根据权利要求15所述的存储器件，其中，所述多个存储单元的每一列耦合至位线。

19.根据权利要求15所述的存储器件，其中，所述多个存储单元中的每个存储单元包括浮栅晶体管。

20.根据权利要求15所述的存储器件，其中，所述感测电路被配置为检测所述多个存储单元中的存储单元的状态。

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