JP4635068B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲ（Divided bit line ＮＯＲ）セル及びＡＮＤセル型ＥＥＰＲＯＭ等の半導体記憶装置に関し、特に改良された電流検知型のセンスアンプを有する半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。フラッシュメモリでは、１つのメモリセルにおいて２ビット以上の情報を記憶することのできる多値技術により、小さなチップ面積で、より多くの情報を記憶することを可能としている。ＮＡＮＤ型はメモリセルを直列接続したＮＡＮＤストリング構造をとるためセル電流が小さく、少ないセル電流を精度よくセンスする必要がある。

フラッシュメモリ等の半導体記憶装置のセンスアンプは、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検知することにより、データの値を判定する。センスアンプは、通常、多数のメモリセルが接続されたビット線（データ線）に接続されるが、そのセンス方式には、大きく分けて電圧検知型と電流検知型とがある。

電圧検知型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出する。

一方、電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但し、この場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づくセンスノードの電圧の相違を検出することになる。

電圧検知型センスアンプと電流検知型センスアンプは、一般に、次のような利害得失がある。電圧検知型は、ビット線の電荷充放電を利用するため、消費電力が少なくて済むが、ビット線容量が大きい大容量メモリでは、その充放電に時間がかかるため、高速センスが難しくなる。またセルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題になる。

これに対して電流検知型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることで、高速センスが可能である。また、ビット線とセンスノードの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータに応じたビット線電圧の振幅は小さく抑えることができ、ビット線間ノイズが問題となり難い。しかし、この場合でもビット線の読み出しは１つおきであり、データを読み出していないビット線を接地してシールドとして用いることにより、読み出し中のビット線の相互間の影響を排除するようにしている。

一方、センス動作の間中、ビット線電位を常に一定の電圧に固定する制御を行うことにより、隣接ビット線間への影響を排除して、全ビットラインを並列検知可能にしたＡＢＬ（All Bit Line）型のセンスアンプも提案されている（特許文献１）。

このＡＢＬ型のセンスアンプでは、内部のセンスノードとビット線とをプリチャージしたのち、センスノードにチャージされた電荷をビット線側に放出する。そして、センスノードの電位が所定値まで低下したら、別経路でビット線に継続的に電流を流す。このようにビット線に常に電流を流すことにより、ビット線の電位が所定電位に固定されるようにしている。ビット線のプリチャージ電圧やセンスノードの電位変化は、ビット線につながるメモリセルがオンセルであるかオフセルであるかによって変化するので、センスノードの電位を検出することにより、メモリセルのデータ状態を読み出すことができる。

このようなＡＢＬ型のセンスアンプでは、センスノードにプリチャージされた電荷をビット線側に放出する動作に切り替わる際に、ビット線につながる選択セルがオフセルであっても、センスノードの電位は低下する。すなわち、ビット線に接続された選択セルがオフセルの場合、ビット線は、プリチャージによって完全に充電されるのが理想であるが、完全に充電するためには非常に時間がかかるため、通常は僅かな充電不足が生じる。このため、選択セルがオフセルであってもセンスノードはセンス時に、ビット線に対してある程度放電される。このため、オンセルとオフセルの電流差が少なくなり、センスノードに現れる電位差も小さくなってしまうため、センスマージンの低下を招く。
特表２００６−５００７２９号公報、段落００８０〜００８８、図１４

本発明は、センスマージンの低下を防止して、高精度のセンス動作が可能なセンスアンプを備えた半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、ビット線につながる複数のメモリセルと、前記ビット線に接続されて選択されたメモリセルに前記ビット線を介して流れるセル電流の大小を検知することにより前記メモリセルに記憶されたデータの値を判定するセンスアンプとを有し、前記センスアンプが、第１及び第２センスノードを介して前記ビット線に電流を供給するプリチャージ用の第１のトランジスタと、前記第１及び第２のセンスノードの間に介挿された電荷転送用の第２のトランジスタと、前記第１及び第２のセンスノードを介さずに前記ビット線に電流を供給する電流継続供給用の第３のトランジスタと、を有することを特徴とする。

本発明によれば、センスマージンの低下を防止して、高精度のセンス動作が可能なセンスアンプを備えた半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

まず、本実施形態を説明するのに先立ち、従来回路の構成を参考例として説明する。

［参考例］
図１は、従来のＡＢＬ型のセンスアンプの要部を示す回路図である。このセンスアンプは、例えばＮＡＮＤ型フラッシュメモリの読み出し回路として使用され、メモリセルアレイのビット線に接続される。

ＮＡＮＤ型のメモリセルアレイは、例えば図２に示すように、複数のＮＡＮＤセルユニットＮＵをマトリクス状に配置して構成されている。ＮＡＮＤセルユニットＮＵは、複数のメモリセルＭ１〜Ｍｍを、隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続してなるメモリセル列と、このメモリセル列の一端とビット線ＢＬとの間に接続された選択ゲートトランジスタＳ１と、メモリセル列の他端とソース線ＣＥＬＳＲＣとの間に接続された選択ゲートトランジスタＳ２とを備えて構成されている。メモリセルＭ１〜Ｍｍのゲートは、ワード線ＷＬ１〜ＷＬｍによって駆動され、選択ゲートトランジスタＳ１，Ｓ２のゲートは、選択ゲートＳＧＤ，ＳＧＳによって駆動される。

従来のセンスアンプは、図１に示すように、構成されている。

センスノードＳＥＮにはキャパシタＣ１が接続される。また、ゲートにリセット信号ＲＳＴが入力されるＮＭＯＳトランジスタＴ５は、データラッチＬＡＴのＩＮＶノードをリセットする。この回路を用いたセンス動作を次に説明する。

まず、電流供給用のＰＭＯＳトランジスタＴ０のゲートはＬレベルとされる。ＮＭＯＳトランジスタの閾値をＶｔｈＮとすると、プリチャージ用のＮＭＯＳトランジスタＴ１の制御電圧Ｈ００＝ＶＤＤ＋ＶｔｈＮ、電流継続供給用のＮＭＯＳトランジスタＴ２の制御電圧ＢＬＸ＝０．７Ｖ＋ＶｔｈＮ、電荷転送用のＮＭＯＳトランジスタＴ３の制御電圧ＸＸ０＝０．９Ｖ＋ＶｔｈＮ、クランプ用のＮＭＯＳトランジスタＴ４の制御電圧ＢＬＣ＝０．５Ｖ＋ＶｔｈＮに設定する。これにより、センスノードＳＥＮは、ＶＤＤまでプリチャージされる。

また、制御電圧ＢＬＸ＝０．７Ｖ＋ＶｔｈＮ、制御電圧ＸＸ０＝０．９Ｖ＋ＶｔｈＮ、制御電圧ＢＬＣ＝０．５Ｖ＋Ｖｔｈであるため、ビット線ＢＬの電圧は最大で０．５Ｖ程度まで充電され、定常状態となる。

プリチャージ中のビット線ＢＬの電圧波形を図３（ａ）に示す。選択されたメモリセルがオフセルの場合には、基本的にはビット線ＢＬに電流が流れないため、ビット線電圧は最大の０．５Ｖまで充電されるが、選択されたメモリセルがオンセルの場合には、ビット線ＢＬにはセル電流が流れるので、メモリセルの流す電流とセンスアンプから供給する電流がつり合う状態で定常状態となり、ビット線ＢＬの電圧は０．５Ｖと０Ｖの間の中間電圧になる。この状態でのビット線ＢＬへ流れる電流の電流経路は図１のＩである。ビット線電圧が定常状態となった時点で、制御信号Ｈ００＝０ＶにしてセンスノードＳＥＮのキャパシタＣ１への充電をストップさせる。

これにより、ビット線ＢＬへ流れる電流の電流経路は図１のIIとなる。電圧レベルがＸＸ０＞ＢＬＸの関係より、優先的にセンスノードＳＥＮのキャパシタＣ１からビット線ＢＬに電荷が転送される。セル電流に従い、センスノードＳＥＮの電圧は変化する。その変化の様子を図３（ｂ）に示す。センスノードＳＥＮレベルが下がり０．７Ｖまで達した時点で、制御信号ＢＬＸ＝０．７Ｖ＋ＶｔｈＮであるため、それ以後は、トランジスタＴ２を介してビット線ＢＬへ電流が供給されることになる。このときのビット線ＢＬへ流れる電流の電流経路は図１のIIIである。これにより、ビット線ＢＬのレベルは保持される。

一定時間経過後、センスノードＳＥＮの電圧レベルは、セル電流によって決まるレベルになっているので、これをトランジスタＴ５〜Ｔ７からなる弁別回路で弁別し、データラッチＬＡＴでラッチする。

ところで、このセンスアンプの場合、図３（ｂ）に示すように、センスノードにプリチャージされた電荷をビット線側に放出する動作に切り替わる際に、ビット線ＢＬにつながる選択セルがオフセルであっても、センスノードの電位は低下する。その理由は、前述したように、ビット線ＢＬを完全に充電するためには時間がかかるため、通常は僅かな充電不足が生じ、選択セルがオフセルであってもセンスノードＳＥＮはセンス時に、ビット線に対してある程度放電されるからである。

そこで、このようなセンスマージンの低下を防止する本発明の第１の実施形態に係るセンスアンプを以下説明する。

［第１の実施形態］
図４は、第１の実施形態に係るＡＢＬ型のセンスアンプの構成を示す回路図である。このセンスアンプが図１に示した参考例と異なるのは、従来１つであったセンスノードが、本実施形態では第１のセンスノードＳＥＮと第２のセンスノードＳＥＮ２の２つに分けられ、両センスノードＳＥＮ，ＳＥＮ２の間に電荷転送用のトランジスタＴ１１が設けられている点である。

ＰＭＯＳトランジスタＴ１８（第１のトランジスタ）は、第１及び第２センスノードＳＥＮ，ＳＥＮ２を介してビット線ＢＬに電流を供給して、センスノードＳＥＮ，ＳＥＮ２及びビット線ＢＬをプリチャージする。第１及び第２のセンスノードＳＥＮ，ＳＥＮ２の間には、電荷転送用のＮＭＯＳトランジスタＴ１１（第２のトランジスタ）が介挿されている。第２のセンスノードＳＥＮ２にキャパシタＣ１１が接続されている。第２のセンスノードＳＥＮ２とビット線ＢＬ側出力端との間には、ＮＭＯＳトランジスタＴ１３（第４のトランジスタ）とビット線クランプ用のトランジスタＴ１４が直列に接続されている。電源端子と両トランジスタＴ１３，Ｔ１４の接続点の間には、ＰＭＯＳトランジスタＴ１０とＮＭＯＳトランジスタＴ１２（第３のトランジスタ）の直列回路が接続されている。第１のセンスノードＳＥＮには、弁別用のＰＭＯＳトランジスタＴ１６のゲートが接続され、トランジスタＴ１６の電源側にはＰＭＯＳトランジスタＴ１７が、接地側にはＮＭＯＳトランジスタＴ１５が接続されている。トランジスタＴ１５，Ｔ１６の接続点がインバータＩＶ１１，ＩＶ１２からなるデータラッチＬＡＴのＩＮＶノードに接続されている。また、ビット線側出力端と接地端との間には、リセット用のＮＭＯＳトランジスタＴ１９が接続されている。

以上のように構成されたセンスアンプでは、センス動作を大きく３つの期間に分けて行っている。

第１の期間は、図中Ｉの電流経路で電流を流すプリチャージ期間である。トランジスタＴ１８，Ｔ１１をオン状態にして、センスノードＳＥＮ，ＳＥＮ２及びビット線をプリチャージし、更にトランジスタＴ１３、Ｔ１４を介してビット線ＢＬをプリチャージする。

第２の期間は、図中IIの電流経路で電流を流すチャージトランスファー期間であり、トランジスタＴ１８，Ｔ１１をオフ状態にして第２のセンスノードＳＥＮ２からビット線ＢＬへの電荷転送を行った後、トランジスタＴ１１のゲートに所定のセンス電圧ＶSENSE＋ＶｔｈＮを与えて第１のセンスノードＳＥＮから第２のセンスノードＳＥＮ２への選択的な電荷転送を行う。

第３の期間では、トランジスタＴ１２をオン状態としてビット線ＢＬへの電流供給を継続する。

図５は、このセンスアンプの動作を示す各制御信号の波形図である。

まず、制御信号ＦＬＴをＬレベル、制御信号Ｈ００をＶＤＤ＋ＶｔｈＮとし、リセット信号ＲＳＴでラッチ回路ＬＡＴのＩＮＶノードをリセットする。次に、制御信号ＢＬＣを０．５Ｖ＋ＶｔｈＮ、制御信号ＢＬＸを０．７Ｖ＋ＶｔｈＮ、制御信号ＸＸ０を０．９Ｖ＋ＶｔｈＮ、制御信号Ｈ００をＶＤＤ＋ＶｔｈＮに設定すると、ビット線ＢＬは、トランジスタＴ１８、Ｔ１１、Ｔ１３，Ｔ１４を介した点線矢印Ｉで示す経路を流れてプリチャージされる。

ビット線ＢＬの電圧が０．５Ｖ程度まで充電された後、センス動作が開始される。まず、制御信号ＦＬＴをＶＤＤレベルに立ち上げる。これにより、第１のセンスノードＳＥＮおよび第２のセンスノードＳＥＮ２への充電パスは切断される。これと同時に制御信号Ｈ００を０Ｖにする。これにより、ビット線ＢＬに供給される電流の電流経路は、第２のセンスノードＳＥＮ２から放電される図中IIの経路に変わる。センスノードＳＥＮとＳＥＮ２とを接続するトランジスタＴ１１をオフするため、センスノードＳＥＮ２にチャージされた電荷の放電と共に、センスノードＳＥＮの電荷も放電されるのを防ぐことができ、これによりセンスノードＳＥＮのレベル低下を防止することができる。

選択されたメモリセルに電流が流れると、第２のセンスノードＳＥＮ２のノードのレベルは徐々に低くなっていく。そこで所定時間経過後、制御信号Ｈ００をＶSENSE（例えば１Ｖ＋ＶｔｈＮ）に立ち上げる。このとき、選択されたメモリセルがオンセルである場合には、第２のセンスノードＳＥＮ２が１Ｖ以下になるので、トランジスタＴ１１がオン状態を維持し、図６に示すように、第１のセンスノードＳＥＮの電荷は第２のセンスノードＳＥＮ２に転送される。これにより、第１のセンスノードＳＥＮは、図６に示すように大きく低下する。これに対し、選択されたメモリセルがオフセルである場合には、第２のセンスノードＳＥＮ２のレベルが１Ｖ以上になるので、トランジスタＴ１１がオフ状態を維持し、第１のセンスノードＳＥＮのレベルは、図６に示すようにＶＤＤレベルに保たれる。

なお、センス動作において、第１のセンスノードＳＥＮから第２のセンスノードＳＥＮ２にチャージトランスファーがなされた場合（オンセルに電流を流した場合）には、第１及び第２のセンスノードＳＥＮ，ＳＥＮ２のレベルが共に低下するが、このレベルが０．７Ｖ程度になると、トランジスタＴ１３に流れる電流が減少し、トランジスタＴ１２がオンになって、ビット線ＢＬに流れる電流の電流経路は図４のIIIの経路になる。よって、ビット線ＢＬのレベルは変化せず、定常状態を保つことが可能である。

一定時間経過後、センスノードＳＥＮの電圧レベルは、セル電流によって決まるレベルになっている。セル電流が大きいビット線ＢＬに接続されたセンスアンプのセンスノードＳＥＮは、０．７Ｖ程度まで下がっており、ゲートがセンスノードＳＥＮに接続された弁別用のＰＭＯＳトランジスタＴ６の閾値を超えるため、ストローブ信号ＳＴＢ＝ＬレベルとするデータラッチＬＡＴのＩＮＶノードがＶＤＤに充電されラッチされる。また、セル電流の少ないビット線ＢＬに接続されたセンスアンプのセンスノードＳＥＮは０．７Ｖ以上であり、ＰＭＯＳトランジスタＴ６の閾値を超えず、ストローブ信号ＳＴＢ＝Ｌレベルにしても、ＩＮＶノードはグランドレベルＧＮＤのままである。このようにして、メモリセルのデータをセンスすることが可能となる。また、センス期間中は、センスノードＳＥＮまたは、トランジスタＴ２を介してビット線ＢＬへ電流が流れるため、メモリセルが放電した電荷を常に供給することが可能である。よって、すべてのビット線ＢＬを同時にセンスしても、ビット線ＢＬの電圧は定常状態を保つことが可能なため、隣接ビット線ＢＬからの容量結合の影響を受け難い。

本実施形態によれば、制御信号Ｈ００のレベル（センス電圧）を０．９Ｖ＋ＶｔｈＮ以上のレベルで制御することによって、チャージトランスファーを行うレベルを制御することが可能である。また、チャージトランスファーによって、第１のセンスノードＳＥＮのレベルはＶＤＤまたは、チャージトランスファーレベルのどちらかになるため、センスマージンの向上につながる。センスマージンの向上は、それだけプリチャージ時間が短く、オンセルとオフセルの電流差が十分に確保できなくてもセンス可能なことを意味するため、センスの高速化にもつながる。

なお、図６に示すように、トランジスタＴ１１のゲートに与えるセンス電圧ＶSENSEは、選択されたメモリセルがオンセルであるときに第２のセンスノードＳＥＮ２からビット線への電荷転送後に収束する第１の電圧Ｖ１と、選択されたメモリセルがオフセルであるときに第２のセンスノードからビット線ＢＬへの電荷の転送後に収束する第２電圧Ｖ２の中間電圧に設定すれば良い。

［第２の実施形態］
図７は、本発明の第２の実施の形態に係るセンスアンプの回路図である。図４と同一部分は同一符号を付して詳しい説明は省略する。

このセンスアンプが、先の実施形態と異なる点は、第４のトランジスタＴ１２のドレイン側がデータラッチＬＡＴのラッチノードＬＡＴに接続されている点と、ビット線側のリセット用トランジスタＴ１９が省略されている点である。

この実施形態でも、第1の実施形態と同様、センスマージンの拡大が図れる。

なお、以上の実施形態では、ＮＡＮＤ型フラッシュメモリのセンスアンプを例に取って説明したが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、ＮＯＲ型、ＤＩＮＯＲ（Divided bit line ＮＯＲ）型及びＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置にも適用可能である。

参考例に係るＮＡＮＤ型フラッシュメモリのセンスアンプの要部の回路図である。 同センスアンプに接続されるメモリセルアレイを示す回路図である。 同センスアンプのプリチャージ時のビット線波形及びセンス時のセンスノード波形を示す波形図である。 本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのセンスアンプの要部の回路図である。 同センスアンプにおける各制御信号の波形図である。 同センスアンプのセンス時のセンスノード波形を示す波形図である。 本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのセンスアンプの要部の回路図である。

符号の説明

Ｔ０，Ｔ６，Ｔ７，Ｔ１０，Ｔ１６〜Ｔ１８…ＰＭＯＳトランジスタ、Ｔ１〜Ｔ５，Ｔ１１〜Ｔ１５，Ｔ１９…ＮＭＯＳトランジスタ、Ｃ１，Ｃ１１…キャパシタ、ＬＡＴ…データラッチ。

Claims (4)

1. ビット線につながる複数のメモリセルと、
   前記ビット線に接続されて選択されたメモリセルに前記ビット線を介して流れるセル電流の大小を検知することにより前記メモリセルに記憶されたデータの値を判定するセンスアンプと
   を有し、
   前記センスアンプは、
   第１及び第２センスノードを介して前記ビット線に電流を供給するプリチャージ用の第１のトランジスタと、
   前記第１及び第２のセンスノードの間に介挿された電荷転送用の第２のトランジスタと、
   前記第１及び第２のセンスノードを介さずに前記ビット線に電流を供給する電流継続供給用の第３のトランジスタと、
   前記第１のセンスノードに接続されて前記第１のセンスノードの電圧を弁別する第４のトランジスタと、
   前記第４のトランジスタの弁別結果としての出力を保持するデータラッチと
   を有し、
   センス動作を第１〜第３の期間で実行し、
   第１の期間では、前記第１及び第２のトランジスタをオン状態にして前記第１及び第２のセンスノード並びに前記ビット線をプリチャージし、
   第２の期間では、前記第１及び第２のトランジスタをオフ状態にして前記第２のセンスノードから前記ビット線への電荷転送を行った後、前記第２のトランジスタのゲートに所定のセンス電圧を与えて前記第１のセンスノードから前記第２のセンスノードへの選択的な電荷転送を行い、
   第３の期間では、前記第３のトランジスタをオン状態として前記ビット線への電流供給を継続すると共に前記第４のトランジスタの出力を前記データラッチにラッチする
   ことを特徴とする半導体記憶装置。
2. 前記センス電圧は、前記選択されたメモリセルがオンセルであるときに前記第２のセンスノードから前記ビット線への電荷転送後に収束する第１の電圧と、前記選択されたメモリセルがオフセルであるときに前記第２のセンスノードから前記ビット線への電荷の転送後に収束する第２の電圧の中間電圧に設定されていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第３のトランジスタの前記ビット線側の端子と前記第２のセンスノードの間に接続され、前記第２のセンスノードの電圧が前記第２の電圧近傍まで低下したときにオフ状態となる第５のトランジスタを備える
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記第２のセンスノードに接続されたセンスキャパシタを更に含むことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。

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