TWI490879B - 電流感測型感測放大器及其方法 - Google Patents

Description

電流感測型感測放大器及其方法

本發明涉及電流感測型感測放大器(sense amplifier)，尤指一種具較佳效率與較低功率損耗之電流感測型感測放大器。

非揮發性記憶體，例如一NAND快閃記憶體或者一NOR快閃記憶體，其儲存單元中之資料的讀出是由一感測放大器透過一與該儲存單元相連接之位元線來完成的。第一圖(a)所示為一習知之感測放大器與一NAND快閃記憶體之電路圖。

在第一圖(a)中，顯示一NAND快閃記憶體10與包括一箝位電路21之一感測放大器。該NAND快閃記憶體10包括一DGS(drain gate select)、一SGS(source gate select)與複數個儲存單元。該感測放大器包括開關sw1-sw3與sw5-sw8，電容C，以及包括兩個對接反相器IN1與IN2之一栓鎖電路。其中開關sw1-sw3是用於位元線箝位，分別接收一第一至一第三位元線箝位偏壓BLC1、BLC2與BLC3。開關sw5接收一信號LPC。當開關sw5導通時，該 栓鎖電路之第二端節點SENB處之電位值將被轉移至節點SEN處。該感測放大器更包括一感測和預充路徑(sensing and pre-charging path)sw8-sw1-sw3-sw7、一保持路徑(holding path)sw8-sw1-sw2-栓鎖電路與一閘門路徑(strobe path)sw6-sw7-SENB。該感測和預充路徑用於在節點SEN處感測該NAND快閃記憶體中與一位元線相連之一特定的儲存單元的一電位值以顯示該儲存單元是處於一導通狀態(conductive status)或者一關斷狀態(non-conductive status)。當該儲存單元是處於一導通狀態時，其將產生一電流，且其電位值是一相對較低值。而當該儲存單元是處於一關斷狀態時，其將不產生電流，且其電位值是一相對較高值。由於一電荷分享狀態，節點SEN處將顯示該特定被讀出之儲存單元之該電位值。該保持路徑使該位元線被預充至一第一預定電位值。該閘門路徑之SW6接收一電源電壓VDD，而該閘門路徑之SW7則用於判斷該感測電路是處於一導通狀態，還是處於一非導通狀態。第一圖(a)更顯示一金屬位元線(metal bit line)與連接DGS和複數個儲存單元的一位元線及sw8相交於一節點MBL以及顯示一共源極線CSL(common source line)。

第一圖(b)則顯示如第一圖(a)所示電路圖中BLC1、BLC2、BLC3與LPC等訊號以及在節點MBL、SEN與SENA等處之電位值：v(BLC1)、v(BLC2)、v(BLC3)、 v(LPC)、v(MBL)、v(SEN)與v(SENA)等之波形圖。在v(SENA)波形圖的標示區域更顯示一較大之電壓降。此一電壓降是由於如第一圖(a)所示之該電路具有三個位元線之箝位偏壓值BLC1、BLC2、BLC3以及兩條串接路徑(two cascade paths)的設計所造成的。在該標示區域中具較大之電壓降處，由於當VDD不夠大時，需要提升SEN處的電壓，以致於造成額外的昇壓之功率損耗，此為必須設法改進之處。

職是之故，發明人鑒於習知技術之缺失，乃思及改良發明之意念，終能發明出本案之「電流感測型感測放大器及其方法」。

本案之主要目的在於提供一種具較佳效率與較低損耗之電流感測型感測放大器，藉由增加一輔助控制開關以更精確地控制保持路徑，俾提昇效率與降低損耗。

本案之又一主要目的在於提供一種感測放大器，包含一第一開關，具一第一端、一第二端與一接收一第一偏壓之控制端，一第二開關，具一第一端、一第二端與一接收一第二偏壓之控制端，其中該第二開關之該第一端電連接於該第一開關之該第一端，一第三開關，具一第一端、一第二端與一接收一第三偏壓之控制端，其中該第三開關之該第二端電連接於該第一開關之該第一端，一保 持路徑(holding path)，包含該第二開關，以及一第四開關，具一第一端、一第二端與一接收一感測信號之控制端，其中該第四開關用於控制該保持路徑之導通與關斷，且該第四開關之該第一端電連接於該第二開關之該第二端。

本案之下一主要目的在於提供一種用於一感測放大器的方法，包含下列之步驟：當該第二開關與該第四開關導通時，使該保持路徑導通，且透過該保持路徑使該位元線被預充至一第一預定電位值；以及當該第一開關與該第三開關導通時，使該感測和預充路徑導通，其中該感測節點之該電位值即為該儲存單元之一電位值。

本案之再一主要目的在於提供一種感測放大器，具一箝位電路，該箝位電路包含一主控開關具一第一偏壓以決定該箝位電路是否工作，一感測開關電連接於該主控開關，並具一第二偏壓，以及一保持開關電連接於該主控開關以及該感測開關，並具一第三偏壓，其中該第一偏壓不同於該第二偏壓，且該第二偏壓等於該第三偏壓。

本案之另一主要目的在於提供一種感測放大器，包含一開關電路具一主控開關、一感測開關與一保持開關，其中該三開關分別具有一第一偏壓、一第二偏壓與一第三偏壓，以及一輔助控制開關，電連接於該保持開關以控制該保持開關之操作。

本案之又一主要目的在於提供一種用於一感 測放大器的方法，包含：形成一保持路徑，包括一主控開關及一保持開關；以及提供一輔助控制開關，用以控制該保持路徑之導通與關斷。

為了讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10‧‧‧NAND快閃記憶體

21‧‧‧習知感測放大器之箝位電路

22-25‧‧‧依據本發明構想第一至第四較佳實施例之箝位電路

第一圖(a)：其係顯示一習知之感測放大器與一NAND快閃記憶體的電路圖；第一圖(b)：其係顯示一如第一圖(a)所示之位元線箝位訊號BLC1、BLC2和BLC3及節點MBL、SEN與SENA處電位值的模擬波形圖；第二圖(a)：其係顯示一依據本發明第一較佳實施例之感測放大器與一NAND快閃記憶體的電路圖；第二圖(b)：其係顯示一如第二圖(a)所示位元線箝位訊號BLC1、(BLC2)1和(BLC2)2及節點MBL、SEN與SENA處電位值的模擬波形圖；第三圖：其係顯示一依據本發明第二較佳實施例之感測放大器與一NAND快閃記憶體的電路圖；第四圖：其係顯示一依據本發明第三較佳實施例之感測放大器與一NAND快閃記憶體的電路圖；以及 第五圖：其係顯示一依據本發明第四較佳實施例之感測放大器與一NAND快閃記憶體的電路圖。

第二圖(a)顯示一依據本發明第一較佳實施例之感測放大器與一NAND快閃記憶體的電路圖。在第二圖(a)中，其顯示該NAND快閃記憶體10與包括一箝位電路22之一感測放大器，其與前述第一圖(a)所示之包括一箝位電路21之習知的感測放大器的不同處，在於箝位電路22中僅有兩個位元線箝位偏壓，亦即BLC1與BLC2，且增加了一個輔助控制開關sw4。該開關sw4是用以更精確地控制保持路徑sw8-sw1-sw2-sw4-栓鎖電路之導通與關斷。本較佳實施例亦運用不同的通道長度(channel length)以解決開關sw2之門檻電壓VT的補償議題(offset issue)。

第二圖(b)則顯示如第二圖(a)所示電路圖中BLC1、(BLC2)1(開關sw2處)、(BLC2)2(開關sw3處)與LPC等訊號以及在節點MBL、SEN與SENA等處之電位值：v(BLC1)、v(BLC2)1、v(BLC2)2、v(LPC)、v(MBL)、v(SEN)與v(SENA)等之波形圖。在v(SENA)波形圖的標示區域更顯示一電壓降較第一圖(b)中v(SENA)的標示區域之電壓降約小了一個次方，避免了如前述習知感測放大器之由昇壓所引致的額外之功率損耗。

第三圖顯示一依據本發明第二較佳實施例之 感測放大器與一NAND快閃記憶體的電路圖。在第三圖中，其顯示該NAND快閃記憶體10與包括一箝位電路23之一感測放大器，其與前述第二圖(a)所示之包括一箝位電路22之感測放大器的不同處，在於該箝位電路23中更加入了一個開關sw9，俾藉由開關sw9的閘極所接收之偏壓SENBIAS，以更精確地控制保持路徑sw8-sw1-sw2-sw4-sw9-栓鎖電路的導通時間點。

第四圖顯示一依據本發明第三較佳實施例之感測放大器與一NAND快閃記憶體的電路圖。在第四圖中，其顯示該NAND快閃記憶體10與包括一箝位電路24之一感測放大器，其與前述第三圖所示之包括一箝位電路23之感測放大器的不同處，在於該箝位電路24中以一個二極體D來取代開關sw9。二極體D的電壓降是固定的，其效果可能較第三圖中之開關sw9稍差，但一個二極體之成本通常較一個開關低廉，因此是一個可行的替代方案。

第五圖顯示一依據本發明第四較佳實施例之感測放大器與一NAND快閃記憶體的電路圖。在第五圖中，其顯示該NAND快閃記憶體10與包括一箝位電路25之一感測放大器，其與前述第一圖(a)所示之包括一箝位電路21之習知感測放大器的不同處，在於該箝位電路25中增加了一個輔助控制開關sw4，該開關sw4是用以更精確地控制預充電路sw8-sw1-sw2-sw4-栓鎖電路之導通與關斷。

實施例：

1.一種感測放大器，包含：一第一開關，具一第一端、一第二端與一接收一第一偏壓之控制端；一第二開關，具一第一端、一第二端與一接收一第二偏壓之控制端，其中該第二開關之該第一端電連接於該第一開關之該第一端；一第三開關，具一第一端、一第二端與一接收一第三偏壓之控制端，其中該第三開關之該第二端電連接於該第一開關之該第一端；一保持路徑(holding path)，包含該第二開關；以及一第四開關，具一第一端、一第二端與一接收一感測信號之控制端，其中該第四開關用於控制該保持路徑之導通與關斷，且該第四開關之該第一端電連接於該第二開關之該第二端。

2.根據實施例1所述之感測放大器，其中該保持路徑用於預充一記憶體，該第一偏壓不同於該第二偏壓，且該第二偏壓等於該第三偏壓。

3.根據實施例1或2所述之感測放大器，更包括一具一感測節點之一感測和預充路徑(sensing and pre-charging path)與一具一第一端與一第二端之電容器，其中該保持路徑用於預充一記憶體，該第一偏壓與該第二偏 壓分別為一第一位元線偏壓與一第二位元線偏壓，該電容器之該第一端電連接於該感測節點及該第三開關之該第一端，且該電容器之該第二端接地，該記憶體包括一位元線與一連接於該位元線之儲存單元，當該第一開關與該第三開關導通，且該感測節點之一電位值為一相對較低電位時，該儲存單元是處於一導通狀態，而當該第一開關與該第三開關導通，且該感測節點之該電位值為一相對較高電位時，該儲存單元是處於一關斷狀態，該感測節點之該電位值形成該感測信號，當該第二開關與該第四開關導通時，該保持路徑導通，且該保持路徑透過該位元線被預充至一第一預定電位值。

4.根據以上任一實施例所述之感測放大器，更包括各具一第一端、一第二端與一控制端之第五至第八開關、一具一第一端、一第二端與兩個對接反相器之栓鎖電路與一閘門路徑(strobe path)，其中該第五開關之該第一端電連接該感測節點，該第五開關之該第二端電連接該第四開關之該第二端與該栓鎖電路之該第一端，該第六開關之該第一端接收一電源電壓，該第六開關之該第二端電連接該第七開關之該第一端，該第七開關之該第二端電連接該栓鎖電路之該第二端，該第八開關之該第一端電連接該第一開關之該第二端，該第八開關之該第二端電連接該位元線，該第八開關之該控制端接收一位元線選擇訊號，用於 選擇性地連接該第八開關至某一特定之位元線，當該第五開關導通時，該栓鎖電路之該第二端之該電位值被轉移至該感測節點處，該第七開關是用於偵測該感測和預充路徑是否導通，該感測和預充路徑連接該第八開關、該第一開關、該第三開關及該第七開關之該控制端，該保持路徑連接該第八開關、該第一開關、該第二開關、該第四開關及該栓鎖電路，且該閘門路徑連接該第六開關、該第七開關及該栓鎖電路之該第二端。

5.根據以上任一實施例所述之感測放大器，更包括一具一第一端、一第二端與一控制端之第九開關，其中該第九開關之該第一端電連接該第四開關之該第二端，該第九開關之該第二端電連接該第五開關之該第二端，該第九開關之該控制端接收一第四偏壓，用以控制該保持路徑之導通時間，該第四開關、該第六開關與該第七開關各為一P型金氧半場效電晶體(PMOS)，且該第一開關至該第三開關、該第五開關、該第八開關與該第九開關各為一N型金氧半場效電晶體(NMOS)。

6.根據以上任一實施例所述之感測放大器，更包括一具一陽極與一陰極之二極體，用以控制該保持路徑之導通時間，該二極體之該陰極電連接該第四開關之該第二端，且該二極體之該陽極電連接該第五開關之該第二端。

7.根據以上任一實施例所述之感測放大器，其 中該記憶體為一快閃計憶體，該位元線連接於一DGS(drain gate select)、一SGS(source gate select)與複數個儲存單元。

8.根據以上任一實施例所述之感測放大器，其中該快閃計憶體為一NAND快閃記憶體或一NOR記憶體。

9.一種感測放大器，包含：一開關電路具一主控開關、一感測開關與一保持開關，其中該三開關分別具有一第一偏壓、一第二偏壓與一第三偏壓；以及一輔助控制開關，電連接於該保持開關以控制該保持開關之操作。

10.一種用於一感測放大器的方法，包含：形成一保持路徑，包括一主控開關及一保持開關；以及提供一輔助控制開關，用以控制該保持路徑之導通與關斷。

綜上所述，本發明提供一種具較佳效率與較低損耗之電流感測型感測放大器及其方法，藉由增加一輔助控制開關以更精確地控制保持路徑，俾提昇效率與降低損耗，故其確實具有進步性與新穎性。

是以，縱使本案已由上述之實施例所詳細敘述而可由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。

10‧‧‧NAND快閃記憶體

22‧‧‧依據本發明構想第一較佳實施例之箝位電路

Claims (10)

1. 一種感測放大器，包含：一第一開關，具一第一端、一第二端與一接收一第一偏壓之控制端；一第二開關，具一第一端、一為一源極之第二端與一接收一第二偏壓之控制端，其中該第二開關之該第一端電連接於該第一開關之該第一端；一第三開關，具一第一端、一第二端與一接收一第三偏壓之控制端，其中該第三開關之該第二端電連接於該第一開關之該第一端；一保持路徑(holding path)，包含該第二開關；以及一第四開關，具一第一端、一第二端與一接收一感測信號之控制端，其中該第四開關用於控制該保持路徑之導通與關斷，且該第四開關之該第一端直接電連接於該第二開關之該第二端。
2. 如申請專利範圍第1項所述之感測放大器，其中該保持路徑用於預充一記憶體，該第一偏壓不同於該第二偏壓，且該第二偏壓等於該第三偏壓。
3. 如申請專利範圍第1項所述之感測放大器，更包括一具一感測節點之一感測和預充路徑(sensing and pre-charging path)與一具一第一端與一第二端之電容器，其中該保持路徑用於預充一記憶體，該第一偏壓 與該第二偏壓分別為一第一位元線偏壓與一第二位元線偏壓，該電容器之該第一端電連接於該感測節點及該第三開關之該第一端，且該電容器之該第二端接地，該記憶體包括一位元線與一連接於該位元線之儲存單元，當該第一開關與該第三開關導通，且該感測節點之一電位值為一相對較低電位時，該儲存單元是處於一導通狀態，而當該第一開關與該第三開關導通，且該感測節點之該電位值為一相對較高電位時，該儲存單元是處於一關斷狀態，該感測節點之該電位值形成該感測信號，當該第二開關與該第四開關導通時，該保持路徑導通，且該保持路徑透過該位元線被預充至一第一預定電位值。
4. 如申請專利範圍第3項所述之感測放大器，更包括各具一第一端、一第二端與一控制端之第五至第八開關、一具一第一端、一第二端與兩個對接反相器之栓鎖電路與一閘門路徑(strobe path)，其中該第五開關之該第一端電連接該感測節點，該第五開關之該第二端電連接該第四開關之該第二端與該栓鎖電路之該第一端，該第六開關之該第一端接收一電源電壓，該第六開關之該第二端電連接該第七開關之該第一端，該第七開關之該第二端電連接該栓鎖電路之該第 二端，該第八開關之該第一端電連接該第一開關之該第二端，該第八開關之該第二端電連接該位元線，該第八開關之該控制端接收一位元線選擇訊號，用於選擇性地連接該第八開關至某一特定之位元線，當該第五開關導通時，該栓鎖電路之該第二端之該電位值被轉移至該感測節點處，該第七開關是用於偵測該感測和預充路徑是否導通，該感測和預充路徑連接該第八開關、該第一開關、該第二開關及該第七開關之該控制端，該保持路徑連接該第八開關、該第一開關、該第二開關、該第四開關及該栓鎖電路，且該閘門路徑連接該第六開關、該第七開關及該栓鎖電路之該第二端。
5. 如申請專利範圍第4項所述之感測放大器，更包括一具一第一端、一第二端與一控制端之第九開關，其中該第九開關之該第一端電連接該第四開關之該第二端，該第九開關之該第二端電連接該第五開關之該第二端，該第九開關之該控制端接收一第四偏壓，用以控制該保持路徑之導通時間，該第四開關、該第六開關與該第七開關各為一P型金氧半場效電晶體(PMOS)，且該第一開關至該第三開關、該第五開關、該第八開關與該第九開關各為一N型金氧半場效電 晶體(NMOS)。
6. 如申請專利範圍第4項所述之感測放大器，更包括一具一陽極與一陰極之二極體，用以控制該保持路徑之導通時間，該二極體之該陰極電連接該第四開關之該第二端，且該二極體之該陽極電連接該第五開關之該第二端。
7. 如申請專利範圍第3項所述之感測放大器，其中該記憶體為一快閃計憶體，該位元線連接於一DGS(drain gate select)、一SGS(source gate select)與複數個儲存單元。
8. 如申請專利範圍第7項所述之感測放大器，其中該快閃計憶體為一NAND快閃記憶體或一NOR記憶體。
9. 一種感測放大器，包含：一開關電路，包括一具有一第一端之主控開關、一感測開關與一具有一源極和一直接電連接於該第一端之一汲極之保持開關，其中該三開關分別具有一第一偏壓、一第二偏壓與一第三偏壓；以及一輔助控制開關，具有一直接電連接於該源極之第一端，以控制該保持開關之操作。
10. 一種用於一感測放大器的方法，包含：形成一保持路徑，包括一具有一第一端之主控開關及 一具有一源極和一直接電連接於該第一端之一汲極之保持開關；以及提供一具有一直接電連接於該源極之第一端的輔助控制開關，用以控制該保持路徑之導通與關斷。