JP6208895B2 - 低電力ナノメートルフラッシュメモリ装置において使用される改良型感知回路 - Google Patents
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Description
Claims (16)
- メモリデバイスにおいて使用される感知回路であって、
選択されたメモリセルを感知するためのメモリデータ読み込みブロックと、
基準メモリセルを感知するためのメモリ参照読み込みブロックと、
クロス結合されたインバーターペアと、第1の端子と第2の端子を有する第1のキャパシタと、第1の端子と第2の端子を有する第2のキャパシタと、前記第1のキャパシタの前記第2の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第1のNMOSトランジスタと、前記第2のキャパシタの前記第2の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第2のNMOSトランジスタと、前記第1のNMOSトランジスタのソースと前記第2のNMOSトランジスタのソースに接続され、バイアス電圧を前記第1のNMOSトランジスタ及び前記第2のNMOSトランジスタに与える第3のNMOSトランジスタと、感知操作前に前記第1のキャパシタの第1の端子及び第2の端子と前記第2のキャパシタの第2の端子とを充電するためのプリチャージ回路と、及び出力とを含む、差動増幅器ブロックと、を備え、
前記第1のキャパシタの前記第1の端子が、前記メモリデータ読み込みブロックに接続され、前記第2のキャパシタの第1の端子が、前記メモリ参照読み込みブロックに接続され、
前記感知操作中において前記差動増幅器ブロックの前記出力が、前記選択されたメモリセルに記憶される値を示す、感知回路。 - 前記選択されたメモリセルが、スプリットゲートフラッシュメモリセルである、請求項1に記載の感知回路。
- 前記基準メモリセルが、スプリットゲートフラッシュメモリセルである、請求項2に記載の感知回路。
- 前記プリチャージ回路が、前記感知操作の前にオンになり、前記感知操作時にオフになる、複数のスイッチを含む、請求項1に記載の感知回路。
- 前記複数のスイッチの1つが、オンになったときに、前記メモリデータ読み込みブロックの感知ノードを電圧源に接続する、請求項4に記載の感知回路。
- 前記複数のスイッチの1つが、オンになったときに、前記メモリ参照読み込みブロックの感知ノードを電圧源に接続する、請求項5に記載の感知回路。
- 前記メモリデータ読み込みブロックが電流源、キャスケーディング感知NMOSトランジスタ、ビット線クランプNMOSトランジスタ、及びダイオード接続感知負荷PMOSトランジスタを含む、請求項1に記載の感知回路。
- 前記メモリ参照読み込みブロックが電流源、基準ビット線クランプNMOSトランジスタ、キャスケーディング感知NMOSトランジスタ、及びダイオード接続感知負荷PMOSトランジスタを含む、請求項7に記載の感知回路。
- 前記メモリ参照読み込みブロックが、レプリカ基準バイアスを供給する、請求項1に記載の感知回路。
- 選択されたメモリセルに記憶される値を決定する方法であって、
プリチャージ回路を使用して、第1のキャパシタの第1の端子及び第2の端子と第2のキャパシタの第1の端子をプリチャージすることと、
メモリデータ読み込みブロックを使用して、選択されたメモリセルを感知ノードで感知することと、
メモリ参照読み込みブロックを使用して、基準メモリセルを基準ノードで感知することと、
差動増幅器ブロックを使用して、前記感知ノード及び前記基準ノードを比較することであって、前記差動増幅器ブロックは、クロス結合されたインバーターペアと、前記第1の端子と前記第2の端子を有する前記第1のキャパシタと、前記第1の端子と第2の端子を有する前記第2のキャパシタと、前記第1のキャパシタの前記第1の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第1のNMOSトランジスタと、前記第2のキャパシタの前記第1の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第2のNMOSトランジスタと、前記第1のNMOSトランジスタのソースと前記第2のNMOSトランジスタのソースに接続され、バイアス電圧を前記第1のNMOSトランジスタ及び前記第2のNMOSトランジスタに与える第3のNMOSトランジスタと、及び出力とを含み、前記第1のキャパシタの第2の端子は、前記メモリデータ読み込みブロックに接続され、前記第2のキャパシタの第2の端子は前記メモリ参照読み込みブロックに接続される、ことと、
前記差動増幅器ブロックの前記出力で、前記選択されたメモリセルに記憶される値を示すことと、を含む、方法。 - 前記選択されたメモリセルが、スプリットゲートフラッシュメモリセルである、請求項10に記載の方法。
- 前記基準メモリセルが、スプリットゲートフラッシュメモリセルである、請求項11に記載の方法。
- 前記プリチャージ回路が複数のスイッチを含み、前記プリチャージする工程が前記複数のスイッチをオンにすることを含む、請求項10に記載の方法。
- 前記プリチャージする工程が、前記メモリデータ読み込みブロックの前記感知ノードを電圧源に接続することを含む、請求項13に記載の方法。
- 前記メモリデータ読み込みブロックが電流源、キャスケーディング感知NMOSトランジスタ、ビット線クランプNMOSトランジスタ、及びダイオード接続感知負荷PMOSトランジスタを含む、請求項10に記載の方法。
- 前記メモリ参照読み込みブロックが電流源、基準ビット線クランプNMOSトランジスタ、キャスケーディング感知NMOSトランジスタ、及びダイオード接続感知負荷PMOSトランジスタを含む、請求項15に記載の方法。
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