JP2019519059A - 改善されたフラッシュメモリセル及び関連するデコーダ - Google Patents
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Abstract
Description
(関連出願の相互参照)
表1:PEO(正の消去動作)表
表2:PEO(正の消去動作)表
表3:PNEO(正負の消去動作)表
表4:4端子型フラッシュデバイス動作表
Claims (63)
- 不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含み、他の端子は含まない、フラッシュメモリセルのアレイと、
行アドレス信号を受信し、前記行アドレス信号に基づいて、読み出し、プログラム、又は消去動作のために前記フラッシュメモリセルのアレイ内の行を選択するための行デコーダと、
消去ゲート選択信号を受信し、複数の異なる電圧のうちの1つを選択して、消去ゲート電圧を生成し、前記アレイの複数のフラッシュメモリセルの消去ゲート端子に接続された消去ゲート線に対して前記消去ゲート電圧を印加するための消去ゲートデコーダと、
ソース線選択信号を受信し、前記複数の異なる電圧のうちの1つを選択して、ソース線電圧を生成し、前記アレイの複数のフラッシュメモリセルのソース線端子に接続されたソース線に対して前記ソース線電圧を印加するためのソース線デコーダと、
前記複数の異なる電圧のうちの1つを生成するための電圧シフタと、を備える、不揮発性メモリ装置。 - 前記行デコーダは、前記アレイのセクタごとに行デコーダ回路を含み、各セクタは、前記アレイのフラッシュメモリセルのうちの2行を備える、請求項1に記載のメモリ装置。
- 前記消去ゲートデコーダは、前記消去ゲート電圧を前記消去ゲート線に前記印加することにより生成された前記電流を制限するための電流リミッタを備える、請求項1に記載のメモリ装置。
- 前記消去ゲートデコーダは、前記消去ゲート選択信号に応答して、前記消去ゲートデコーダの前記出力を低電圧にプルするための選択解除回路を備える、請求項1に記載のメモリ装置。
- 前記消去ゲートデコーダは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項1に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を含むモニタ線を提供するためのモニタ回路を備える、請求項1に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を、読み出し動作時に低電圧にプルするための読み出し選択解除回路を備える、請求項1に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を、プログラミング動作時に低電圧にプルするためのプログラミング選択解除回路を備える、請求項1に記載のメモリ装置。
- 前記ソース線デコーダは、NMOSトランジスタを備え、PMOSトランジスタを備えない、請求項1に記載のメモリ装置。
- 前記ソース線デコーダは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項1に記載のメモリ装置。
- 前記電圧シフタは、ラッチを備える、請求項1に記載のメモリ装置。
- 前記電圧シフタは、前記アレイの複数のセクタに結合され、各セクタは、前記アレイのフラッシュメモリセルのうちの2行を備える、請求項1に記載のメモリ装置。
- 前記電圧シフタは、消去又はプログラミング動作時に前記複数のセクタから選択されたセクタのために使用される電流リミッタを備える、請求項12に記載のメモリ装置。
- 前記電圧シフタは、前記複数のセクタから前記選択されたセクタのために読み出し動作時又は動作が実行されていない場合に使用される電流リミッタを備える、請求項12に記載のメモリ装置。
- 前記電圧シフタは、NMOSトランジスタを備え、PMOSトランジスタを備えない、請求項1に記載のメモリ装置。
- 前記電圧シフタは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項1に記載のメモリ装置。
- 不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含み、他の端子は含まない、フラッシュメモリセルのアレイと、
行アドレス信号を受信し、前記行アドレス信号に基づいて、読み出し、プログラム、又は消去動作のために前記フラッシュメモリセルのアレイ内の行を選択するための行デコーダと、
消去ゲート選択信号を受信し、複数の異なる電圧のうちの1つを選択して、消去ゲート電圧を生成し、前記アレイの複数のフラッシュメモリセルの消去ゲート端子に接続された消去ゲート線に対して前記消去ゲート電圧を印加するための消去ゲートデコーダと、
ソース線選択信号を受信し、前記複数の異なる電圧のうちの1つを選択して、ソース線電圧を生成し、前記アレイの複数のフラッシュメモリセルのソース線端子に接続されたソース線に対して前記ソース線電圧を印加するためのソース線デコーダと、
前記複数の異なる電圧のうちの1つを生成するための電圧シフタと、
ダミーフラッシュメモリセルの列であって、各ダミーフラッシュメモリセルは、データを記憶するためには使用されず、前記ダミーフラッシュメモリセルのうちの1つ以上は、読み出し又は消去動作中に、ソース線に結合されて、前記ソース線を低電圧又は接地にプルダウンし、各ソース線は、前記アレイのフラッシュメモリセルのうちの2行の前記ソース線端子に結合される、ダミーフラッシュメモリセルの列と、を備える、不揮発性メモリ装置。 - 前記行デコーダは、前記アレイのセクタごとに行デコーダ回路を含み、各セクタは、前記アレイのフラッシュメモリセルのうちの2行を備える、請求項17に記載のメモリ装置。
- 前記消去ゲートデコーダは、前記消去ゲート電圧を前記消去ゲート線に前記印加することにより生成された前記電流を制限するための電流リミッタを備える、請求項17に記載のメモリ装置。
- 前記消去ゲートデコーダは、前記消去ゲート選択信号に応答して、前記消去ゲートデコーダの前記出力を低電圧にプルするための選択解除回路を備える、請求項17に記載のメモリ装置。
- 前記消去ゲートデコーダは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項17に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を含むモニタ線を提供するためのモニタ回路を備える、請求項17に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を、読み出し動作時に低電圧にプルするための読み出し選択解除回路を備える、請求項17に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力をプログラミング動作時に低電圧にプルするためのプログラミング選択解除回路を備える、請求項17に記載のメモリ装置。
- 前記ソース線デコーダは、NMOSトランジスタを備え、PMOSトランジスタを備えない、請求項17に記載のメモリ装置。
- 前記ソース線デコーダは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項17に記載のメモリ装置。
- 前記電圧シフタは、ラッチを備える、請求項17に記載のメモリ装置。
- 前記電圧シフタは、前記アレイの複数のセクタに結合され、各セクタは、前記アレイのフラッシュメモリセルのうちの2行を備える、請求項17に記載のメモリ装置。
- 前記電圧シフタは、消去又はプログラミング動作時に前記複数のセクタから選択されたセクタのために使用される電流リミッタを備える、請求項28に記載のメモリ装置。
- 前記電圧シフタは、前記複数のセクタから前記選択されたセクタのために読み出し動作時又は動作が実行されていない場合に使用される電流リミッタを備える、請求項28に記載のメモリ装置。
- 前記電圧シフタは、NMOSトランジスタを備え、PMOSトランジスタを備えない、請求項17に記載のメモリ装置。
- 前記電圧シフタは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項17に記載のメモリ装置。
- 不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含む、フラッシュメモリセルのアレイと、
選択信号を受信し、前記複数の異なる電圧のうちの1つを選択して、印加電圧を生成し、前記アレイ内の複数のフラッシュメモリセルの端子に前記印加電圧を印加するための高電圧行デコーダと、を備え、
前記高電圧行デコーダは、PMOS型のみのトランジスタを備える、不揮発性メモリ装置。 - 適応型高電圧ラッチレベルシフタを更に備える、請求項33に記載の不揮発性メモリ装置。
- 前記PMOS型のみのトランジスタを含む消去ゲートデコーダを更に備える、請求項33に記載の不揮発性メモリ装置。
- 前記消去ゲートデコーダは、単一のPMOSトランジスタだけを備える、請求項35に記載の不揮発性メモリ装置。
- 電流リミッタを更に備える、請求項33に記載の不揮発性メモリ装置。
- 前記PMOS型のみのトランジスタを含むソース線デコーダを更に備える、請求項33に記載の不揮発性メモリ装置。
- 前記PMOS型のみのトランジスタを含む制御ゲートデコーダを更に備える、請求項33に記載の不揮発性メモリ装置。
- 前記フラッシュメモリセルは、ソース側注入先端部消去メモリセルである、請求項33に記載の不揮発性メモリ装置。
- 不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含み、他の端子は含まない、フラッシュメモリセルのアレイと、
選択信号を受信し、前記複数の異なる電圧のうちの1つを選択して、印加電圧を生成し、前記アレイ内の複数のフラッシュメモリセルの端子に前記印加電圧を印加するための高電圧行デコーダと、
読み出し動作時に1つ以上のソース線をプルダウンするために配置された前記アレイ内の複数のダミーメモリセルと、を備える、不揮発性メモリ装置。 - 前記行デコーダは、前記アレイのセクタごとに行デコーダ回路を含み、各セクタは、前記アレイのフラッシュメモリセルのうちの2行を備える、請求項41に記載のメモリ装置。
- 前記消去ゲートデコーダは、前記消去ゲート電圧を前記消去ゲート線に前記印加することにより生成された前記電流を制限するための電流リミッタを備える、請求項41に記載のメモリ装置。
- 前記消去ゲートデコーダは、前記消去ゲート選択信号に応答して、前記消去ゲートデコーダの前記出力を低電圧にプルするための選択解除回路を備える、請求項41に記載のメモリ装置。
- 前記消去ゲートデコーダは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項41に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を含むモニタ線を提供するためのモニタ回路を備える、請求項41に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力を、読み出し動作時に低電圧にプルするための読み出し選択解除回路を備える、請求項41に記載のメモリ装置。
- 前記ソース線デコーダは、前記ソース線デコーダの前記出力をプログラミング動作時に低電圧にプルするためのプログラミング選択解除回路を備える、請求項41に記載のメモリ装置。
- 前記ソース線デコーダは、NMOSトランジスタを備え、PMOSトランジスタを備えない、請求項41に記載のメモリ装置。
- 前記ソース線デコーダは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項41に記載のメモリ装置。
- 前記電圧シフタは、ラッチを備える、請求項41に記載のメモリ装置。
- 前記電圧シフタは、前記アレイの複数のセクタに結合され、各セクタは、前記アレイのフラッシュメモリセルのうちの2行を備える、請求項41に記載のメモリ装置。
- 前記電圧シフタは、消去又はプログラミング動作時に前記複数のセクタから選択されたセクタのために使用される電流リミッタを備える、請求項52に記載のメモリ装置。
- 前記電圧シフタは、前記複数のセクタから前記選択されたセクタのために読み出し動作時又は動作が実行されていない場合に使用される電流リミッタを備える、請求項52に記載のメモリ装置。
- 前記電圧シフタは、NMOSトランジスタを備え、PMOSトランジスタを備えない、請求項41に記載のメモリ装置。
- 前記電圧シフタは、PMOSトランジスタを備え、NMOSトランジスタを備えない、請求項41に記載のメモリ装置。
- 適応型高電圧ラッチレベルシフタを更に備える、請求項41に記載の不揮発性メモリ装置。
- 前記PMOS型のみのトランジスタを含む消去ゲートデコーダを更に備える、請求項41に記載の不揮発性メモリ装置。
- 前記消去ゲートデコーダは、単一のPMOSトランジスタだけを備える、請求項58に記載の不揮発性メモリ装置。
- 電流リミッタを更に備える、請求項41に記載の不揮発性メモリ装置。
- 前記PMOS型のみのトランジスタを含むソース線デコーダを更に備える、請求項41に記載の不揮発性メモリ装置。
- 前記PMOS型のみのトランジスタを含む制御ゲートデコーダを更に備える、請求項41に記載の不揮発性メモリ装置。
- 前記フラッシュメモリセルは、ソース側注入先端部消去メモリセルである、請求項41に記載の不揮発性メモリ装置。
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